JPH08307240A - 低電源電圧半導体装置の入力バッファー - Google Patents
低電源電圧半導体装置の入力バッファーInfo
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- JPH08307240A JPH08307240A JP8092703A JP9270396A JPH08307240A JP H08307240 A JPH08307240 A JP H08307240A JP 8092703 A JP8092703 A JP 8092703A JP 9270396 A JP9270396 A JP 9270396A JP H08307240 A JPH08307240 A JP H08307240A
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- JP
- Japan
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- transistor
- input buffer
- power supply
- supply voltage
- buffer
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
Abstract
(57)【要約】
【課題】 低電源電圧半導体装置の入力バッファ−を提
供する。 【解決手段】 電源電圧ＬＶｃｃと共通ソ−スノ−ドＮ
１との間に連結された電流ソ−ストランジスタＭ１と、
第１トランジスタＭ２及び第１トランジスタＭ２と直列
に連結された第１負荷トランジスタＭ４と、第２トラン
ジスタＭ３及び第２トランジスタＭ３と直列に連結され
た第２負荷トランジスタＭ５と、第２トランジスタＭ３
のドレイン出力を内部回路に印加するためにバッファリ
ングするバッファ−手段Ｇ１及びＧ２と、入力信号Ｖｉ
ｎがゲートに印加され、ソースが接地され、ドレインが
第２トランジスタＭ３のドレインに連結されたバイパス
トランジスタＭ６とを備えることを特徴とする。したが
って、低電源電圧で入力信号の立ち下り及び立ち上りに
応答する出力信号Ｖｏｕｔを入力信号Ｖｉｎと殆ど同時
に発生できて入力バッファ−の応答特性を改善しうる。
供する。 【解決手段】 電源電圧ＬＶｃｃと共通ソ−スノ−ドＮ
１との間に連結された電流ソ−ストランジスタＭ１と、
第１トランジスタＭ２及び第１トランジスタＭ２と直列
に連結された第１負荷トランジスタＭ４と、第２トラン
ジスタＭ３及び第２トランジスタＭ３と直列に連結され
た第２負荷トランジスタＭ５と、第２トランジスタＭ３
のドレイン出力を内部回路に印加するためにバッファリ
ングするバッファ−手段Ｇ１及びＧ２と、入力信号Ｖｉ
ｎがゲートに印加され、ソースが接地され、ドレインが
第２トランジスタＭ３のドレインに連結されたバイパス
トランジスタＭ６とを備えることを特徴とする。したが
って、低電源電圧で入力信号の立ち下り及び立ち上りに
応答する出力信号Ｖｏｕｔを入力信号Ｖｉｎと殆ど同時
に発生できて入力バッファ−の応答特性を改善しうる。
Description
【０００１】
【発明の属する技術分野】本発明は低電源電圧半導体装
置の入力バッファーに係り、特に差動増幅型入力バッフ
ァーに関する。
置の入力バッファーに係り、特に差動増幅型入力バッフ
ァーに関する。
【０００２】
【従来の技術】最近、電子製品の小型軽量化に伴い半導
体装置の省電力化、高速化及び高集積化が急速に行われ
ている。特に、メモリ素子において５Ｖの使用電圧が
３．３Ｖに立下がる。現在は５Ｖの使用回路と３．３Ｖ
の使用回路が混在されてシステムが構成されている。し
たがって、相異なる使用電圧を有する信号間のインター
フェースが極めて重要である。
体装置の省電力化、高速化及び高集積化が急速に行われ
ている。特に、メモリ素子において５Ｖの使用電圧が
３．３Ｖに立下がる。現在は５Ｖの使用回路と３．３Ｖ
の使用回路が混在されてシステムが構成されている。し
たがって、相異なる使用電圧を有する信号間のインター
フェースが極めて重要である。
【０００３】特に、メモリ素子の高集積化及び微細化工
程が優先的に行われており、メモリ素子では３．３Ｖの
電圧使用を採択しているが、外部回路は５Ｖの電圧をす
ることが大部分なので、低電源電圧メモリ素子において
入力バッファーの特性改善は非常に重要である。図１は
従来の差動増幅型入力バッファーを示した回路図であ
り、これは電源電圧ＬＶccと共通ソースノードＮ１との
間に連結された電流ソーストランジスタＭ１と、共通ソ
ースノードＮ１と接地１０との間に直列に接続された、
ゲートに基準電圧Ｖref が結合された第１トランジスタ
Ｍ２及び第１負荷トランジスタＭ４と、共通ソースノー
ドＮ１と接地１０との間に直列に接続された、ゲートに
入力信号Ｖinが連結された第２トランジスタＭ３及び第
２負荷トランジスタＭ５と、第２トランジスタＭ３のド
レイン出力を内部回路に印加するためにバッファリング
するバッファー手段とから構成される。
程が優先的に行われており、メモリ素子では３．３Ｖの
電圧使用を採択しているが、外部回路は５Ｖの電圧をす
ることが大部分なので、低電源電圧メモリ素子において
入力バッファーの特性改善は非常に重要である。図１は
従来の差動増幅型入力バッファーを示した回路図であ
り、これは電源電圧ＬＶccと共通ソースノードＮ１との
間に連結された電流ソーストランジスタＭ１と、共通ソ
ースノードＮ１と接地１０との間に直列に接続された、
ゲートに基準電圧Ｖref が結合された第１トランジスタ
Ｍ２及び第１負荷トランジスタＭ４と、共通ソースノー
ドＮ１と接地１０との間に直列に接続された、ゲートに
入力信号Ｖinが連結された第２トランジスタＭ３及び第
２負荷トランジスタＭ５と、第２トランジスタＭ３のド
レイン出力を内部回路に印加するためにバッファリング
するバッファー手段とから構成される。
【０００４】かかる差動増幅型入力バッファーは基準電
圧と入力信号を差動増幅してＣＭＯＳレベルに変換する
役割を果たす。このような入力バッファーは特性上、通
常の電圧（３．３Ｖ±０．１Ｖ）では入力信号の立ち下
り及び立ち上りに応答する出力信号は入力信号と殆ど同
時に発生する。しかしながら、低電源電圧下では入力信
号の立ち下り及び立ち上りに応答する出力信号は入力信
号より遅れるので、セットアップ／ホールドタイムの誤
りを誘発する恐れがある。これは、低電源電圧では入力
信号の立ち上り時のノードＮ２の電位をローレベルにす
る負荷トランジスタＭ５が電流ミラーを構成しているか
らである。
圧と入力信号を差動増幅してＣＭＯＳレベルに変換する
役割を果たす。このような入力バッファーは特性上、通
常の電圧（３．３Ｖ±０．１Ｖ）では入力信号の立ち下
り及び立ち上りに応答する出力信号は入力信号と殆ど同
時に発生する。しかしながら、低電源電圧下では入力信
号の立ち下り及び立ち上りに応答する出力信号は入力信
号より遅れるので、セットアップ／ホールドタイムの誤
りを誘発する恐れがある。これは、低電源電圧では入力
信号の立ち上り時のノードＮ２の電位をローレベルにす
る負荷トランジスタＭ５が電流ミラーを構成しているか
らである。
【０００５】すなわち、図５を参照すれば、電源電圧が
４．３Ｖのときはバッファーに流れる電流は２５０μＡ
であるが、２．３Ｖのときは１０μＡに著しく減少す
る。したがって、低電源電圧を有する入力バッファーで
は出力信号の遅れを防止するために入力バッファーに流
れる電流を増加させなければならない。このためには負
荷トランジスタＭ４，Ｍ５のサイズを大きくすればよ
い。
４．３Ｖのときはバッファーに流れる電流は２５０μＡ
であるが、２．３Ｖのときは１０μＡに著しく減少す
る。したがって、低電源電圧を有する入力バッファーで
は出力信号の遅れを防止するために入力バッファーに流
れる電流を増加させなければならない。このためには負
荷トランジスタＭ４，Ｍ５のサイズを大きくすればよ
い。
【０００６】しかしながら、サイズを大きくすると、待
機状態で入力バッファーを流れる電流の量が増えるので
望ましくない。他の方法としては基準電圧を調整するも
のがあるが、これは基準電圧の変動により入力レベルの
入力特性が悪くなる問題がある。
機状態で入力バッファーを流れる電流の量が増えるので
望ましくない。他の方法としては基準電圧を調整するも
のがあるが、これは基準電圧の変動により入力レベルの
入力特性が悪くなる問題がある。
【０００７】
【発明が解決しようとする課題】本発明の目的は、かか
る従来の技術の問題を解消するために、低電源電圧で入
力伝達特性を改善しうる入力バッファーを提供すること
にある。
る従来の技術の問題を解消するために、低電源電圧で入
力伝達特性を改善しうる入力バッファーを提供すること
にある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に本発明による入力バッファーは、電源電圧と共通ソー
スノードとの間に連結された電流ソーストランジスタ
と、前記共通ソースノードと接地との間に第１電流通路
を形成する、ゲートに基準電圧が結合された第１トラン
ジスタ及び前記第１トランジスタと直列に連結された第
１負荷トランジスタと、前記共通ソースノードと接地と
の間に第２電流通路を形成する、ゲートに入力信号が連
結された第２トランジスタ及び前記第２トランジスタと
直列に連結された第２負荷トランジスタと、前記第２ト
ランジスタのドレイン出力を内部回路に印加するために
バッファリングするバッファー手段と、ゲートに入力信
号が印加され、ソースが電流制限手段を通して接地さ
れ、ドレインが前記第２トランジスタのドレインに連結
されたバイパストランジスタとを備えることを特徴とす
る。
に本発明による入力バッファーは、電源電圧と共通ソー
スノードとの間に連結された電流ソーストランジスタ
と、前記共通ソースノードと接地との間に第１電流通路
を形成する、ゲートに基準電圧が結合された第１トラン
ジスタ及び前記第１トランジスタと直列に連結された第
１負荷トランジスタと、前記共通ソースノードと接地と
の間に第２電流通路を形成する、ゲートに入力信号が連
結された第２トランジスタ及び前記第２トランジスタと
直列に連結された第２負荷トランジスタと、前記第２ト
ランジスタのドレイン出力を内部回路に印加するために
バッファリングするバッファー手段と、ゲートに入力信
号が印加され、ソースが電流制限手段を通して接地さ
れ、ドレインが前記第２トランジスタのドレインに連結
されたバイパストランジスタとを備えることを特徴とす
る。
【０００９】前記電流制限手段は、ＭＯＳトランジスタ
または抵抗で構成することが望ましい。
または抵抗で構成することが望ましい。
【００１０】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図２を参照すれば、差動増幅型入
力バッファーは、電源電圧ＬＶccと共通ソースノードＮ
１との間に連結された電流ソーストランジスタＭ１と、
共通ソースノードＮ１と接地１０との間に直列に連結さ
れた、ゲートに基準電圧Ｖref が結合された第１トラン
ジスタＭ２及び第１負荷トランジスタＭ４と、共通ソー
スノードＮ１と接地１０との間に直列に連結された、ゲ
ートに入力信号Ｖinが連結された第２トランジスタＭ３
及び第２負荷トランジスタＭ５と、第２トランジスタＭ
３のドレインの出力を内部回路に印加するためにバッフ
ァリングするバッファー手段Ｇ１，Ｇ２と、ゲートに入
力信号Ｖinが印加され、ソースが電流制限手段の抵抗Ｒ
を通して接地され、ドレインが第２トランジスタＭ３の
ドレインに連結されたバイパストランジスタＭ６とから
構成される。
明を詳細に説明する。図２を参照すれば、差動増幅型入
力バッファーは、電源電圧ＬＶccと共通ソースノードＮ
１との間に連結された電流ソーストランジスタＭ１と、
共通ソースノードＮ１と接地１０との間に直列に連結さ
れた、ゲートに基準電圧Ｖref が結合された第１トラン
ジスタＭ２及び第１負荷トランジスタＭ４と、共通ソー
スノードＮ１と接地１０との間に直列に連結された、ゲ
ートに入力信号Ｖinが連結された第２トランジスタＭ３
及び第２負荷トランジスタＭ５と、第２トランジスタＭ
３のドレインの出力を内部回路に印加するためにバッフ
ァリングするバッファー手段Ｇ１，Ｇ２と、ゲートに入
力信号Ｖinが印加され、ソースが電流制限手段の抵抗Ｒ
を通して接地され、ドレインが第２トランジスタＭ３の
ドレインに連結されたバイパストランジスタＭ６とから
構成される。
【００１１】ここで、前記第１トランジスタＭ２と第１
負荷トランジスタＭ４は第１電流通路を形成し、前記第
２トランジスタＭ３と第２負荷トランジスタＭ５は第２
電流通路を形成する。かつ、前記第１及び第２負荷トラ
ンジスタＭ４，Ｍ５のゲートは前記第１トランジスタＭ
２のドレインに接続する。即ち、本発明では伝達特性を
改善するために、図１に示したように通常の差動増幅型
入力バッファーの構成にバイパストランジスタＭ６と電
流制限手段の抵抗Ｒをさらに備える。このような結合に
より、入力信号の立ち上り及び立ち下りに応答する出力
信号は、入力信号と殆ど同時に発生できて入力バッファ
ーの応答特性を改善しうる。
負荷トランジスタＭ４は第１電流通路を形成し、前記第
２トランジスタＭ３と第２負荷トランジスタＭ５は第２
電流通路を形成する。かつ、前記第１及び第２負荷トラ
ンジスタＭ４，Ｍ５のゲートは前記第１トランジスタＭ
２のドレインに接続する。即ち、本発明では伝達特性を
改善するために、図１に示したように通常の差動増幅型
入力バッファーの構成にバイパストランジスタＭ６と電
流制限手段の抵抗Ｒをさらに備える。このような結合に
より、入力信号の立ち上り及び立ち下りに応答する出力
信号は、入力信号と殆ど同時に発生できて入力バッファ
ーの応答特性を改善しうる。
【００１２】図２乃至図６を参照して本発明の動作を説
明する。本発明の動作は、ＴＴＬレベル（Ｖinのハイ電
圧：２．０Ｖ，Ｖinのロー電圧：０．８Ｖ）の状態で入
力バッファーの基準電圧が１．４Ｖなら、入力信号の立
ち下り時には基準電圧と同一なスレショルド値を有する
第１トランジスタＭ２と０．８Ｖのスレショルド電圧を
有する第２トランジスタＭ３のうち、相対的に低いスレ
ショルド電圧を有する第２トランジスタＭ３が前記第１
トランジスタＭ２より速くターンオンされてノードＮ２
の電位はハイ状態となる。
明する。本発明の動作は、ＴＴＬレベル（Ｖinのハイ電
圧：２．０Ｖ，Ｖinのロー電圧：０．８Ｖ）の状態で入
力バッファーの基準電圧が１．４Ｖなら、入力信号の立
ち下り時には基準電圧と同一なスレショルド値を有する
第１トランジスタＭ２と０．８Ｖのスレショルド電圧を
有する第２トランジスタＭ３のうち、相対的に低いスレ
ショルド電圧を有する第２トランジスタＭ３が前記第１
トランジスタＭ２より速くターンオンされてノードＮ２
の電位はハイ状態となる。
【００１３】入力の立ち上り時には第１トランジスタＭ
２が第２トランジスタＭ３より速くターンオンされる。
これにより、第２負荷トランジスタＭ５は電流ミラーを
構成してターンオンされ、Ｎ２の電位は徐々にロー状態
となる。この際、バイパストランジスタＭ６がＮ２に蓄
積された電荷を速くバイパスさせてＮ２の電位を迅速に
ロー状態とする。
２が第２トランジスタＭ３より速くターンオンされる。
これにより、第２負荷トランジスタＭ５は電流ミラーを
構成してターンオンされ、Ｎ２の電位は徐々にロー状態
となる。この際、バイパストランジスタＭ６がＮ２に蓄
積された電荷を速くバイパスさせてＮ２の電位を迅速に
ロー状態とする。
【００１４】抵抗Ｒは、ノイズに対する免疫を増やし
て、バイパスされる電流量を約３０〜５０μＡ程度に適
切に調整する。抵抗はＭＯＳトランジスタより構成し得
る。入力信号がハイ状態に保たれる場合には図６に示し
たように５μＡ程度の電流が流れ、ロー状態では電流が
殆ど流れない。また、高電源電圧領域ではバッファーの
遅れが少なく、電流量は大きいので、バイパストランジ
スタの影響を殆ど受けない。 図３及び図４において、
従来の場合（ＣＡＳＥ１）には２．４Ｖ（Ｖcc）で入力
信号の立ち下りに応答する出力信号の速度は１．９３ナ
ノ秒であり、入力信号の立ち上りに応答する出力信号の
速度は、４ナノ秒以上であって出力信号が遅れたことが
わかる。しかしながら、本発明（ＣＡＳＥ２）によれ
ば、２．４Ｖ（Ｖcc）で立ち下りに応答する出力信号の
速度は２．５ナノ秒であり、入力信号の立ち上りに応答
する出力信号の速度は２．２６ナノ秒であって、出力信
号が遅れなかったことがわかる。
て、バイパスされる電流量を約３０〜５０μＡ程度に適
切に調整する。抵抗はＭＯＳトランジスタより構成し得
る。入力信号がハイ状態に保たれる場合には図６に示し
たように５μＡ程度の電流が流れ、ロー状態では電流が
殆ど流れない。また、高電源電圧領域ではバッファーの
遅れが少なく、電流量は大きいので、バイパストランジ
スタの影響を殆ど受けない。 図３及び図４において、
従来の場合（ＣＡＳＥ１）には２．４Ｖ（Ｖcc）で入力
信号の立ち下りに応答する出力信号の速度は１．９３ナ
ノ秒であり、入力信号の立ち上りに応答する出力信号の
速度は、４ナノ秒以上であって出力信号が遅れたことが
わかる。しかしながら、本発明（ＣＡＳＥ２）によれ
ば、２．４Ｖ（Ｖcc）で立ち下りに応答する出力信号の
速度は２．５ナノ秒であり、入力信号の立ち上りに応答
する出力信号の速度は２．２６ナノ秒であって、出力信
号が遅れなかったことがわかる。
【００１５】図５に示したように、本発明は、入力バッ
ファーに流れる電流を増やすことにより出力信号の遅れ
を防止しうる。
ファーに流れる電流を増やすことにより出力信号の遅れ
を防止しうる。
【００１６】
【発明の効果】以上、本発明による差動増幅型入力バッ
ファーにおいては、バイパス通路を別途に形成して入力
信号の立ち上り時、これに応答して迅速に出力信号の遷
移を行うことにより誤動作を防止することができる。本
発明は前記の実施例に限らず、多くの変形が本発明の技
術的な思想内において当分野の通常の知識をもつ者によ
り可能なのは明白である。
ファーにおいては、バイパス通路を別途に形成して入力
信号の立ち上り時、これに応答して迅速に出力信号の遷
移を行うことにより誤動作を防止することができる。本
発明は前記の実施例に限らず、多くの変形が本発明の技
術的な思想内において当分野の通常の知識をもつ者によ
り可能なのは明白である。
【図１】従来の入力バッファーの回路図である。
【図２】本発明による入力バッファーの回路図である。
【図３】本発明と従来の入力バッファーにおいて、電源
電圧の変動による信号の立ち下り時の遅れ特性を比較し
たグラフである。
電圧の変動による信号の立ち下り時の遅れ特性を比較し
たグラフである。
【図４】本発明と従来の入力バッファーにおいて、電源
電圧の変動による信号の立ち上り時の遅れ特性を比較し
たグラフである。
電圧の変動による信号の立ち上り時の遅れ特性を比較し
たグラフである。
【図５】本発明と従来の入力バッファーにおいて、電源
電圧の変化に対する第２トランジスタを通して流れる電
流量を比較した電流波形図を示すグラフである。
電圧の変化に対する第２トランジスタを通して流れる電
流量を比較した電流波形図を示すグラフである。
【図６】本発明によるバイパストランジスタを通して流
れる電流量を示す電流波形図である。
れる電流量を示す電流波形図である。
Ｍ１ 電流ソーストランジスタ Ｍ２ 第１トランジスタ Ｍ３ 第２トランジスタ Ｍ４ 第１負荷トランジスタ Ｍ５ 第２負荷トランジスタ Ｍ６ バイパストランジスタ Ｎ１ 共通ソースノード Ｎ２ ノード Ｇ１ バッファー手段 Ｇ２ バッファー手段 ＬＶｃｃ 電源電圧 Ｖｒｅｆ 基準電圧 Ｖｉｎ 入力信号 Ｖｏｕｔ 出力信号 １０ 接地 Ｒ 抵抗
Claims (3)
- 【請求項１】 電源電圧と共通ソースノードとの間に連
結された電流ソーストランジスタと、 前記共通ソースノードと接地との間に第１電流通路を形
成する、ゲートに基準電圧が結合された第１トランジス
タ及び前記第１トランジスタと直列に連結された第１負
荷トランジスタと、 前記共通ソースノードと接地との間に第２電流通路を形
成する、ゲートに入力信号が連結された第２トランジス
タ及び前記第２トランジスタと直列に連結された第２負
荷トランジスタと、 前記第２トランジスタのドレイン出力を内部回路に印加
するためにバッファリングするバッファー手段と、 ゲートに入力信号が印加され、ソースが電流制限手段を
通して接地され、ドレインが前記第２トランジスタのド
レインに連結されたバイパストランジスタとを備えるこ
とを特徴とする低電源電圧半導体装置の入力バッファ
ー。 - 【請求項２】 前記電流制限手段はＭＯＳトランジスタ
で構成することを特徴とする請求項１に記載の低電源電
圧半導体装置の入力バッファー。 - 【請求項３】 前記電流制限手段は抵抗で構成すること
を特徴とする請求項１に記載の低電源電圧半導体装置の
入力バッファー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009639A KR0144900B1 (ko) | 1995-04-24 | 1995-04-24 | 저전원전압 반도체 장치의 입력버퍼 |
| KR1995P9639 | 1995-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307240A true JPH08307240A (ja) | 1996-11-22 |
Family
ID=19412801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8092703A Pending JPH08307240A (ja) | 1995-04-24 | 1996-04-15 | 低電源電圧半導体装置の入力バッファー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5710516A (ja) |
| JP (1) | JPH08307240A (ja) |
| KR (1) | KR0144900B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE509882C2 (sv) * | 1995-11-10 | 1999-03-15 | Ericsson Telefon Ab L M | Mottagarkrets innefattande parallella ingångskretsar |
| US5847581A (en) * | 1996-12-31 | 1998-12-08 | Intel Corporation | Low power CMOS precision input receiver with integrated reference |
| US5907249A (en) * | 1997-02-19 | 1999-05-25 | S3 Incorporated | Voltage tolerant input/output buffer |
| DE19722158C1 (de) * | 1997-05-27 | 1998-11-12 | Siemens Ag | Eingangsschaltung für eine integrierte Schaltung |
| KR100370233B1 (ko) * | 1999-05-19 | 2003-01-29 | 삼성전자 주식회사 | 입력버퍼 회로 |
| US6424177B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Universal single-ended parallel bus |
| US6891763B1 (en) * | 2003-12-23 | 2005-05-10 | Infineon Technologies Ag | Input buffer with differential amplifier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408146A (en) * | 1992-01-31 | 1995-04-18 | Lsi Logic Corporation | High performance backplane driver circuit |
| JP3173247B2 (ja) * | 1993-09-29 | 2001-06-04 | ソニー株式会社 | レベルシフタ |
| US5440248A (en) * | 1994-01-31 | 1995-08-08 | Texas Instruments Incorporated | Power-saver differential input buffer |
-
1995
- 1995-04-24 KR KR1019950009639A patent/KR0144900B1/ko not_active IP Right Cessation
-
1996
- 1996-04-15 JP JP8092703A patent/JPH08307240A/ja active Pending
- 1996-04-24 US US08/639,922 patent/US5710516A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039634A (ko) | 1996-11-25 |
| US5710516A (en) | 1998-01-20 |
| KR0144900B1 (ko) | 1998-08-17 |
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| US5055713A (en) | Output circuit of semiconductor integrated circuit | |
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