KR100515023B1 - 다이나믹회로를구비한집적회로 - Google Patents

Abstract

본 발명에 따른 집적 회로는 적어도 2 개의 직렬로 연결된 다이나믹 회로들과 상기 다이나믹 회로들 사이에 연결된 스태틱 회로를 구비한다. 이로써, 상기 다이나믹 회로들 중 전단 출력이 노이즈 (예컨대, 전원 노이즈 또는 인접한 신호 라인에 의한 커플링)에 의해서 가변되어 다음 단의 다이나믹 회로의 입력에 영향을 미치는 경우, 본 발명에 따른 스태틱 회로에 의해서 방지될 수 있다.

Description

다이나믹 회로를 구비한 논리 회로{LOGIC CIRCUIT HAVING A DYNAMIC CIRCUIT}

본 발명은 반도체 논리 회로에 관한 것으로서, 구체적으로는 다이나믹 회로 (dynamic circuit)들을 구비한 논리 회로에 관한 것이다.

고속 CMOS 설계에서, 논리를 수행하기 위해서 NMOS 소자들을 사용하고 그리고 스탠바이 상태에서 소모되는 전력을 없애기 위해서 로드로서 PMOS 소자들을 사용하는 것이 바람직하다. 다이나믹 MOS 로직에서, 로직 트리 (logic tree)의 내부 노드는 먼저 전원 전압으로 프리 챠아지되고 그 다음에 로직 회로에 인가되는 입력 신호의 상태에 따라 선택적으로 방전된다. 칩 내의 모든 게이트들을 위한 프리 챠아지 동작은 일반적으로 동시에 수행되기 때문에, 프리 챠아지 서어지 전류가 매우 높은 경향이 있다. 자동적으로 리세트되는 다이나믹 MOS 로직은 여러 가지 로직 트리들을 동시에 리세트하지 않음으로써 이러한 문제를 해결함으로써, 로직 트리들을 위한 프리 챠아지 동작이 전시간에 걸쳐 분포된다. 다이나믹 CMOS 로직 트리는 일반적으로 출력을 발생하기 위해서 복수 개의 입력들과 상기 입력들을 조합하기 위한 NMOS 게이트들을 포함한다.

시스템 속도가 점차 빨라짐에 따라 반도체 칩의 속도가 빠른 것이 요구된다. 따라서, 시스템 그 자체가 동기화되어지고, 칩의 설계도 외부 클락 신호 또는 내부에서 발생된 클락 신호를 이용하여서 설계하는 경향이 점차적으로 지배적이다.

일반적으로, 데이터 전달 소자로서 사용되는 CMOS 인버터 회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성됨은 잘 알려진 사실이다. 따라서, 그 입력 데이터가 하이 레벨 또는 로우 레벨이 될 때, CMOS 인버터 회로는 출력 커패시티브 로딩 (capacitive loading)을 챠아지할 뿐만 아니라, PMOS 트랜지스터에서 NMOS 트랜지스터로 즉, 전원 전압 (VCC)에서 접지 전위 (GND)로 직접 전류가 흐르게 된다. 이러한 현상은 데이터를 하이 레벨과 로우 레벨 모두 빠르게 전송하여야 하기 때문에, 인버터 회로의 논리(logic) 드레솔드 전압 (threshold voltage : 이하 Vth라 칭함)을 어느 한쪽 방향으로 기울일 수 없다. 결국, 앞서 설명된 인버터 회로는 빠른 속도로 데이터를 전달하기에 부적합하다.

하지만, 최근 설계 기법에 의하면, 논리 드레솔드 전압을 어느 한쪽 방향으로 치우치게 함과 아울러, PMOS 트랜지스터 및 NMOS 트랜지스터 중에서 어느 하나 의 게이트 커패시턴스를 줄임으로써 전달 속도를 향상시킬 수 있다. 다시 말해서, 논리 드레솔드 전압을 한쪽 방향으로 기울이고, 게이트 커패시턴스를 줄이며, 그리고 DC 전류를 줄임으로써 빠른 속도로 전달할 수 있도록 구현된 것이 다이나믹 회로이다.

앞서 설명된 다이나믹 회로의 경우, 입력 신호가 하이 레벨로 인가될 때 로우 레벨의 데이터를 빠르게 전송하기 위해서 NMOS 트랜지스터의 사이즈가 PMOS 트랜지스터의 사이즈에 비해서 상대적으로 크다고 가정하자. 이러한 가정 하에서, 입력 신호가 로우 레벨로 인가될 때 하이 레벨의 출력 데이터는 빠르게 전송되지 않는다. 이러한 문제를 해결하기 위해서, 일반적으로 다이나믹 회로는 입력 신호가 로우 레벨이 될 때 이를 감지한 펄스 신호로 PMOS 트랜지스터를 제어하거나, 또는 인버터 회로의 출력이 로우 레벨이 될 때를 감지하고, 소정 시간이 경과한 후 PMOS 트랜지스터를 제어함으로써 인버터 회로의 출력이 하이 레벨이 되도록 하는 방법이 사용되고 있다.

도 1은 하이 레벨의 입력 신호를 빠르게 전송하도록 설계된 다이나믹 회로들 (10) 및 (18)을 구비한 종래 기술의 논리 회로를 보여주는 회로도이다. 그리고, 도 2는 도 1의 각 노드에서 발생된 신호들의 파형을 보여주는 도면이다.

도 1을 참조하면, 논리 회로는 직렬로 접속된 두 개의 다이나믹 회로들 (10) 및 (18)을 포함하며, 상기 다이나믹 회로들 (10) 및 (18)은 각각 하나의 PMOS 트랜지스터 (13) 및 (15), 하나의 NMOS 트랜지스터 (11) 및 (17), 그리고 하나의 펄스 발생 회로 (12) 및 (16)을 포함한다. 여기서, 펄스 발생 회로 (12)가 도 4의 회로 (102) 또는 (108)와 동일한 구성으로 이루어지고 그리고 펄스 발생 회로 (16)이 도 4의 노어 게이트 (110)을 낸드 게이트로 구성됨으로써 이루어짐은 이 분야의 통상적인 지식을 습득한 자들에게 자명하기 때문에 도면에는 도시되지 않았다. 입력 단자 (INPUT)를 통해서 인가되는, 외부 클락 신호 (XCLK)에 동기된, 입력 신호 (INPUT)의 레벨이 하이 레벨일 때, 제 1 다이나믹 회로 (10)의 NMOS 트랜지스터 (11)는 도전되며, 그 결과 PMOS 트랜지스터 (13)의 영향없이 단자 (OUT1)로 빠르게 입력 신호를 전달한다. 계속해서, 로우 레벨의 노드 (OUT1)에 제어되는 PMOS 트랜지스터 (15) 역시 NMOS 트랜지스터 (17)의 영향을 받지 않고 단자 (OUT2)로 하이 레벨의 신호를 빠르게 전달한다. 따라서, 데이터 전송 속도는 비동기형에 비해서 빠르다.

하지만, 입력 신호 (INPUT)가 하이 레벨로 인가되지 않더라도 전원 노이즈 또는 인접한 신호 라인의 커플링 (coupling)으로 인해서 노드 (OUT1)의 레벨이 전원 전압 (VCC)에서 전압 (VCC-Vtp)로 낮아지면, 입력 신호 (INPUT)가 입력되지 않은 상태에서 제 2 다이나믹 회로 (18)의 PMOS 트랜지스터 (15)가 도전된다. 즉, 이전 단의 다이나믹 회로로 입력 신호가 인가되지 않는 동안에 무효한 데이터(invalid data)가 전송될 수 있다. 이와 반대로, 로우 레벨의 입력 신호를 빠르게 전송하도록 설계될 경우, 도 1의 다이나믹 회로들의 위치를 바꿈으로써 이루어지며, 이 경우 뒤단의 입력 단자가 NMOS 트랜지스터의 드레솔드 전압보다 높은 레벨로 변화될 경우 전자의 경우와 같이 무효한 데이터가 전달될 것이다.

따라서 본 발명의 목적은 노이즈(예를 들면, 전원 전압 변동 또는 인접한 신호 라인에 의한 커플링)에 의해서 다이나믹 회로가 오동작되는 것을 방지할 수 있는 논리 회로를 제공하는 것이다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 입력 또는 출력 신호에 따라 출력단을 자동적으로 프리 챠아지하는 기능을 갖는 적어도 2 개의 다이나믹 회로들을 갖는 논리 회로에 있어서: 상기 다이나믹 회로들 중 제 1 다이나믹 회로는 제 1 입력 및 출력 단자들을 구비하고, 상기 제 1 입력 단자로 상기 입력 신호가 인가되며; 상기 다이나믹 회로들 중 제 2 다이나믹 회로는 제 2 입력 및 출력 단자들을 구비하고, 상기 제 1 출력 단자에 상기 제 2 입력 단자가 접속되며; 상기 제 1 및 제 2 다이나믹 회로들 사이에 접속되며, 상기 제 1 입력 단자로 데이터가 입력되지 않는 동안에 상기 제 1 출력 단자의 전위가 노이즈에 의해서 변화되더라도 상기 제 2 다이나믹 회로의 제 2 입력 단자의 전위가 변화되는 것을 방지하기 위한 수단을 포함하는 것을 특징으로 한다.

이 실시 예에 있어서, 상기 노이즈 방지 수단은 입력되는 신호에 의해서 출력단이 충전 및 방전되는 스태틱 회로를 포함하는 것을 특징으로 한다.

이 실시 예에 있어서, 상기 스태틱 회로는 인버터 회로, 노어 게이트 회로, 낸드 게이트 회로 및 논리 게이트 회로 중 어느 하나를 포함하는 것을 특징으로 한다.

이와 같은 장치에 의해서, 다이나믹 회로들 사이에 스태틱 회로를 제공하여서 노이즈로 인한 오동작을 방지할 수 있다.

이하 본 발명의 실시 예에 따른 참조도면 도 3 내지 도 6에 의거하여 상세히 설명한다.

도 3을 참조하면, 본 발명의 신규한 논리 회로는 다이나믹 회로들 (100) 및 (140) 사이에 접속된 스태틱 회로 (120)을 제공하며, 상기 스태틱 회로 (120)은 데이터가 입력되지 않는 동안에 상기 회로들 (100) 및 (140) 중 전단의 출력 단자의 전위가 노이즈 (예컨대, 전원 전압 변동 또는 인접한 신호 라인에 의한 커플링)에 의해서 변화되더라도 후단의 입력 단자의 전위가 변화되는 것을 방지하기 위한 것이다. 이로써, 전단의 출력 단자의 전위가 노이즈에 의해서 변화되더라도 본 발명의 스태틱 회로 (120)에 의해서 차단되고, 그 결과 논리 회로가 노이즈로 인해 오동작하는 것을 방지할 수 있다.

다시 도 3을 참조하면, 본 발명의 바람직한 실시 예에 따른 논리 회로를 보여주는 회로도가 도시되어 있다. 본 발명의 논리 회로는 제 1 다이나믹 회로 (100), 스태틱 회로 (120), 그리고 제 2 다이나믹 회로 (140)를 포함하고, 상기 다이나믹 회로들 (100) 및 (140)은 각각 하나의 PMOS 트랜지스터 (103) 및 (106), 하나의 NMOS 트랜지스터 (101) 및 (107) 및 펄스 발생 회로 (102) 및 (108)로 이루어져 있다. 다아이믹 회로는 앞서 설명된 바와 같이 입력되는 신호에 의해서 출력의 충/방전 동작이 동일하게 제어되지 않고, 그 출력의 충전 및 방전 동작이 다르게 제어되는 것으로서, 그것의 논리 드레솔드 비가 어느 한쪽으로 치우친 경우를 말한다.

상기 스태틱 회로 (120)는 일반적으로 사용되는, PMOS 트랜지스터 (104)와 NMOS 트랜지스터 (105)로 구성된, CMOS 인버터 회로로 이루어져 있다. 스태틱 회로(120)의 입력 단자인 노드(OUT1)가 하이(즉, 전원 전압(VCC))이면 NMOS 트랜지스터(105)가 턴 온되고, PMOS 트랜지스터는 턴 오프된다. 따라서, 노드(OUT2)와 접지 노드 사이에 전류 경로가 형성되고, 그 결과 노드(OUT2)는 OV의 안정 상태 값(steady-state value)으로 된다. 반대로, 노드(OUT1)가 로우(OV)이면, NMOS 트랜지스터(105)는 턴 오프, PMOS 트랜지스터(104)는 턴 온된다. 그러므로, 전원 전압(VCC)과 노드(OUT2) 사이에 경로가 형성되어서 노드(OUT2)는 하이로 된다.

도 4는 본 발명의 바람직한 실시 예에 따른 도 3의 펄스 발생 회로를 보여주는 회로도이다.

도 4를 참조하면, 펄스 발생 회로는 2 개의 인버터들 (109) 및 (111)과 하나의 노어 게이트 (110)으로 이루어지며, 입력 신호 (INPUT)이 로우 레벨에서 하이 레벨로 천이되고 하이 레벨 정보가 뒷단으로 완전히 전달된 후, 다시 로우 레벨로 천이될 때 출력 (RS1)은 하이 레벨에서 로우 레벨로 천이되며, 인버터 (109)의 지연에 따라 그 폭이 정해지는 펄스 신호 (RS1)을 발생한다.

도 5는 외부 클락 신호의 한 사이클 동안에 도 3의 각 노드에서 발생된 신호들의 파형을 보여주는 도면이다. 이하, 도 3 내지 도 5을 참조하여서, 본 발명에 따른 논리 회로의 동작이 설명된다.

도 5에 도시된 바와 같이, 외부 클락 신호 (XCLK)에 동기된 입력 신호 (INPUT)가 로우 레벨에서 하이 레벨이 되면, 제 1 다이나믹 회로 (100)의 NMOS 트랜지스터 (101)가 도전됨에 따라 노드 (OUT1)는 하이 레벨에서 로우 레벨이 된다. 이때, 펄스 발생 회로 (102)는 하이 레벨의 입력 신호 (INPUT)에 동기된 펄스 신호 (RS1)을 발생하고, 그 결과 PMOS 트랜지스터 (103)가 도전되어 상기 노드 (OUT1)을 전원 전압의 레벨로 챠아지한다.

도 5에서 알 수 있듯이, 상기 제 1 다이나믹 회로 (100)에 의한 노드 (OUT1)의 프리 챠아지 동작이 수행되기 이전에 스태틱 회로 (120) 즉, 인버터 회로의 PMOS 트랜지스터 (104)가 도전되고 계속해서, 제 2 다이나믹 회로 (140)의 NMOS 트랜지스터 (107) 역시 도전된다. 즉, 하이 레벨의 입력 신호 (INPUT)가 트랜지스터들 (101), (104) 및 (107)을 통해서 빠르게 전달된다. 이때, 앞서 설명된 바와 같이, 각 단의 펄스 발생 회로 (102) 및 (108)은 입력 신호의 상승/하강 에지에 동기된 펄스 신호들 (RS1) 및 (RS2)를 발생함으로서, 각 단의 출력 단자 (OUT1) 및 (OUT2)를 대응하는 레벨, 예컨대 하이 레벨로 프리 챠아지한다.

입력 신호 (INPUT)가 로우 레벨로 유지되는 동안에, 전원 노이즈 또는 인접한 신호 라인의 커플링에 의해서 노드 (OUT1)의 전위가 프리 챠아지된 레벨에서 변화된다고 가정하자. 이때, 노드 (OUT1)의 전압 (Vout1)을 전압 (VCC - Vnoise)로 표기하자. 이때, 전압 (Vnoise)의 레벨이 스태틱 회로 (120)으로 사용된 CMOS 인버터 회로의 논리 드레솔드 전압을 넘지않도록 조정되면, 다음 단의 다이나믹 회로 (140)은 노이즈로 인한 영향을 받지 않는다. 따라서, 노이즈에 대한 면역성을 향상시킬 수 있다. 여기서, 스태틱 회로 (120)에 의해서 유발되는 속도 지연은 그것의 출력단 로딩이 적기 때문에 무시될 수 있다.

도 6을 참조하면, 도 3의 스태틱 회로로서 두 개의 입력 신호들을 받는 노어 게이트 회로가 제공된 논리 회로를 보여주는 회로도이다. 도 6에서, 스태틱 회로 (120)으로 노어 게이트를 사용하는 경우 역시 도 3에서 인버터 회로를 사용하는 경우와 동일한 효과를 얻을 수 있다. 게다가, 상기 스태틱 회로 (120)으로, 도면에는 도시되지 않았지만, 낸드 게이트 회로를 사용할 수도 있음은 자명하다.

상기한 바와 같이, 다이나믹 회로들 사이에 스태틱 회로를 제공함으로써 노이즈 (예컨대, 전원 노이즈 또는 인접한 신호 라인에 의한 커플링)에 의해서 무효한 데이터가 전달되는 것을 방지할 수 있다.

도 1은 종래 기술에 따른 다이나믹 회로들을 구비한 논리 회로를 보여주는 회로도;

도 2는 도 1의 각 노드에서 신호들의 파형을 보여주는 도면;

도 3은 본 발명의 바람직한 실시 예에 따른 다이니믹 회로들을 구비한 논리 회로를 보여주는 회로도;

도 4는 도 3의 펄스 발생 회로를 보여주는 회로도;

도 5는 도 3의 각 노드에서 신호들의 파형을 보여주는 도면;

도 6은 도 3의 스태틱 회로로서 노어 게이트 회로가 제공된 논리 회로를 보여주는 블록도,

*도면의 주요 부분에 대한 부호 설명

10, 18, 100, 140 : 다이나믹 회로 12, 16, 102, 108 : 펄스 발생 회로

120 : CMOS 인버터 회로

Claims (1)

1. 논리 회로에 있어서;

   제 1 입력 단자 및 제 1 출력 단자를 구비하고, 상기 제 1 입력 단자로 입력되는 신호를 상기 제 1 출력 단자로 전달하는 제 1 다이나믹 회로와;

   상기 제 1 다이나믹 회로의 상기 제 1출력 단자와 연결된 입력 노드 및 출력 노드를 갖는 스태틱 회로; 그리고

   상기 스태틱 회로의 상기 출력 노드와 연결된 제 2 입력 단자 및 제 2 출력 단자를 구비하고, 상기 제 2 입력 단자로 입력되는 신호를 상기 제 2 출력 단자로 전달하는 제 2 다이나믹 회로를 포함하되;

   상기 스태틱 회로는,

   전원 전압과 연결된 소스, 드레인 및 게이트를 갖는 PMOS 트랜지스터; 그리고

   상기 PMOS 트랜지스터의 드레인과 연결된 드레인, 접지 전압과 연결된 소스, 및 게이트를 갖는 NMOS 트랜지스터를 포함하며;

   상기 PMOS 트랜지스터의 게이트와 싱기 NMOS 트랜지스터의 게이트는 상기 제 1 다이내믹 회로의 상기 제 1 출력 단자와 공통으로 연결되고, 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 상기 제 2 다이내믹 회로의 상기 제 2 입력 단자와 공통으로 연결되는 것을 특징으로 하는 논리 회로.

Images