KR0167680B1 - 반도체 메모리 장치의 내부전원전압 발생회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야:

본 발명은 반도체 메모리 장치의 내부전원전압 발생회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

본 발명은 칩이 액티브 모드일때 동작하는 제1내부전원전압 발생회로와는 별개로 제2내부전원전압 발생회로를 높은 전원전압에서 동작하여 소정의 표적 내부전원전압을 칩내에 공급하는 제3 내부전원전압 발생회로와 스탠바이모드의 낮은 전원전압영역에서 동작하여 외부전원전압을 칩내의 파워로 공급하는 제6내부전원전압 발생회로로 구성하여 스탠바이 전류의 증가없이 낮은 전원전압 마진확보등의 칩의 안정된 동작을 얻고자하는 내부전원전압 발생회로를 제공한다.

3. 발명의 해결방법의 요지:

본 발명은 칩 내부에 인가되는 외부전원전압을 칩의 액티브 모드나 스탠바이 모드에 관계없이 내부전원전압으로 공급하는 반도체 메모리 장치의 내부전원전압 발생회로에 있어서,상기 칩이 액티브 모드일때 동작하여 칩 내부의 전원공급 장치로 사용하며 인가전압이 소정레벨 이상일때 상기 인가 전압을 소정레벨 감소시켜 내부 전원전압을 공급하는 제1수단과 상기 인가전압이 소정레벨 이하일때 상기 인가전압을 직접 상기 칩 내부로 공급하는 제2수단으로 구성된 다수개의 제1내부전원전압 발생회로와, 상기 칩이 스탠바이 모드일때 동작하여 전원공급장치로 사용하여 상기 인가전압이 소정레벨 이상일때 상기 인가전압을 소정레벨 감소시켜 내부전원전압을 공급하는 제3수단과 상기 인가 전압이 소정레벨 이하일때 동작하여 상기 인가전압을 칩 내부에 직접 공급하는 제4수단으로 구성된 다수개의 제2내부전원전압 발생회로를 포함한다.

4. 발생의 중요한 용도:

본발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치의 내부전원전압 발생회로

제1도는 종래기술에 따른 내부전원전압 발생회로의 구성을 보여주는 블럭도.

제2도는 종래기술에 따른 내부전원전압 발생회로의 동작타이밍도.

제3도는 본 발명에 따른 내부전원전압 발생회로의 구성을 보여주는 블럭도.

제4도는 본 발명에 따른 외부전원전압이 저전원전압일때의 동작타이밍도.

제5도는 본발명에 따를 외부전원전압이 고전원전압일때의 동작타이밍도.

제6도는 본 발명에 따른 제4도의 다른 동작타이밍도.

제7a도는 본 발명에 따른 로우어드레스스트로우브 버퍼회로의 구체적인 회로도.

제7b도는 본 발명에 따른 제1,제2,제3제어펄스신호 발생회로의 구체적인 회로도.

제7c도는 본 발명에 따른 제6제어펄스신호 발생회로의 구체적인 회로도.

제7d도는 본 발명에 따른 외부전원전압 감지회로의 구체적인 회로도.

제7e도는 본 발명에 따른 제5제어펄스신호 발생회로의 구체적인 회로도.

제7f도는 본 발명에 따른 제6내부전원전압 발생회로의 구체적인 회로도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 내부전원전압 발생회로에 관한 것이다.

내부전원전압 발생회로를 칩 내부의 전원공급장치로 사용하는 반도체 메모리장치에 있어서 제1도에서와 같이 칩이 액티브 모드(Active mode)일때 동작하는 제1내부전원전압 발생회로와 스탠바이 모드(Stand-by mode)에서 동작하는 제2내부전원전압 발생회로로 구성하여 스탠바이시 스탠바이 전류를 감소시키고 액티브모드시 충분한 파워(power)를 공급하는 것은 통상의 기술이다. 제1도는 종래기술에 따른 내부전원전압 발생회로의 구성을 보여주는 블럭도이다. 종래기술은 제1도에서와 같이 제1내부전원전압 발생회로 3은 칩이 액티브 모드이거나 스탠바이 모드에 관례없이 소정의 표적 내부전원전압 레벨(Taragt internal Vcc level)을 발생시키는 제3내부전원전압 발생회로 10과, 칩이 액티브 모드이고 외부전원전압(External Vcc:Ext. Vcc)이 소정의 기준전압(reference voltage)레벨보다 높은 영역일때 동작하여 소정의 표적 내부전원전압을 공급하는 제4내부전원전압 발생회로 20과, 칩이 액티브 모드이고 외부전원전압이 소정의 기준전압레벨보다 낮은 영역에서 동작할때 칩 내부전원을 외부전원전압으로 공급하는 제5내부전원전압 발생 회로 30으로 구성되고, 제2내부전원전압 발생회로 5는 칩이 액티브모드이거나 스탠바이 모드에 관계없이 소정의 표적 내부전원전압 레벨을 발생시키는 제3내부전원전압 발생회로 10으로 구성되어 있다. 상기 제1내부전원전압 발생회로 3의 제3내부전원전압 발생회로 10은 상기 제2재부전원전압 발생회로 5의 제3재부전원전압 발생회로 10과 같은 것으로 스탠바이 모드일때와 액티브 모드일때 모두 동작하여 칩내의 파워라인(Power Line) 7에 소정의 내부전원전압을 공급한다. 따라서 종래기술은 칩이 액티브 모드이고 외부전원전압이 소정의 기준전압 레벨보다 낮을때 상기 제5내부전원전압 발생회로 30을 동작시켜 칩내의 내부파워를 외부전원전압으로 공급하여 칩의 저전원전압 마진(Margin)을 향상시켰다. 제2도는 종래기술에 따른 내부전원전압 발생회로의 동작타이밍도이다. 제2도를 참조하면, 칩이 스탠바이 모드 또는 로우어드레스스트로우브 신호 라이징(Row address strobe Rising:RAS Rising)이후에는 상기 제3내부전원전압 발생회로만이 동작하여 칩내의 내부파워전압은 제3내부전원전압 발생회로 10의 출력에 의존한다. 그런데 낮은 전원전압영역에서는 상기 제3내부전원전압 발생회로 10의 출력은 스탠바이 전류에 의해 외부전원전압 레벨에서 전압레벨이 떨어지게 되고 RAS 선층전(Precharge)기간이 길수록 내부파워전압은 전압차 △V가 수백㎷정도로 외부전원전압보다 강하되어 낮은 전원전압영역에서 칩의 동작이 불안정하게 되고, 다음 싸이클의 셋업(Set up) 및 홀드시간의 피해, 속도피해등의 낮은 전원전압 마진 피해등을 유발시키는 문제점이 있다. 칩내의 스탠바이 전류량은 회로를 최적화하여 최소로할수 있으나 공정 마진에 따라 많은 변화가 생길 수 있는 문제점이 있다.

따라서, 본 발명의 목적은 칩이 액티브 모드일때 동작하는 제1내부전원전압 발생회로와는 별개로 제2내부전원전압 발생회로를 높은 전원전압에서 동작하여 소정의 표적 내부전원전압을 칩내에 공급하는 제3내부전원전압 발생회로와 스탠바이 모드의 낮은 전원전압영역에서 동작하여 외부전원전압을 칩내의 파워로 공급하는 제6내부전원전압 발생회로로 구성하여 스탠바이 전류의 증가없이 낮은 전원전압 마진확보등의 칩의 안정된 동작을 얻고자하는 내부전원전압 발생회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 칩 내부에 인가되는 외부전원전압을 칩의 액티브 모드나 스탠바이 모드에 관계없이 내부전원전압으로 공급하는 반도체 메모리 장치의 내부전원전압 발생 회로에 있어서, 상기 칩이 액티브 모드일때 동작하여 칩 내부의 전원공급장치로 사용하며 인가전압이 소정레벨 이상일때 상기 인가전압을 소정레벨 감소시켜 내부전원전압을 공급하는 제1수단과 상기 인가전압이 소정레벨 이하일때 상기 인가전압을 직접 상기 칩 내부로 공급하는 제2수단으로 구성된 다수개의 제1내부전원전압 발생회로와, 상기 칩이 스탠바이 모드일때 동작하여 전원공급장치로 사용하여 상기 인가전압이 소정레벨 이상일때 상기 인가전압을 소정레벨 감소시켜 내부전원전압을 공급하는 제3수단과 상기 인가전압이 소정레벨 이하일때 동작하여 상기 인가전압을 칩내부에 직접 공급하는 제4수단으로 구성된 다수개의 제2내부전원전압 발생회로를 가지는 것을 특징으로 한다.

이하 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제3도는 본 발명에 따른 내부전원전압 발생회로의 구성을 보여주는 블럭도이다. 제3도를 참조하면, 제2내부전원전압 발생회로 5는 외부전원전압이 높은 전원전압일때소정의 표적 레벨인 내부전원전압을 공급하는 제3내부전원전압 발생회로 10과, 칩이 스탠바이 모드의 낮은 전원전압영역에서 동작할때 칩내의 파워를 외부전원전압으로 공급하는 제6내부전원전압 발생회로 40으로 구성되어 낮은 전원전압영역에서의 불완전한 동작을 개선하는 효과가 있다. RAS 라이징을 할때 외부전원전압 레벨을 소정의 기준전압(Vref)과 비교하여 소정의 레벨이하로 외부전원전압이 강하될 경우 이를 감지하여 RAS 선충전구간동안 상기 감지된 Status를 유지하고 상기 RAS 라이징신호와 상기 감지된 신호와의 논리곱으로 제6내부전원전압 발생회로 40을 동작시켜 칩내의 파워라인 7에 외부전원전압을 공급한다. 제4도는 본 발명에 따른 외부전원전압이 저전원전압일때의 동작타이밍도이다. 제5도는 본 발명에 따른 외부전원전압이 고전원전압일때의 동작타이밍도이다. 제6도는 본 발명에 따른 제4도의 다른 동작타이밍도이다. 제4도,제5도,제6도를 참조하면, RAS 라이징이 발생하면 마스터신호인 PIR이 논리 하이(high)가 되고 RAS 폴링(Falling)에 의해 논리 로우(low)로 된다. 또한 제어신호 P1,P2,P3가 마스터신호 PIR에 의해 일정 지연을 갖는 펄스가 발생하고, 제어신호 P3에 의해 외부전원전압 감지기가 동작하게 되며, 외부전원전압이 낮은 전원전압이면 제어신호 P4가 논리 하이가 되고 외부전원전압이 높은 전원전압이면 제어신호 P4는 논리 로우가 된다. 제어신호 P3구간내에서 제어신호 P4가 논리 하이이면 제어신호 P5가 논리 하이가 되고, 마스터신호 PIR에 의해 제어신호 P6는 제어신호 P5보다 앞서 논리 하이가 되어 있어 상기 제6내부전원전압 발생회로가 동작하여 칩의 파워는 외부전원전압으로 공급된다. 또한 제어신호 P4가 제어신호 P3의 펄스구간에서 논리 로우이라면 제5도에서와 같이 칩내부전압은 상기 제3내부전원전압 발생회로에 의해 소정의 내부전원전압을 공급한다. 제7a도는 본 발명에 따른 로우어드레스스트로우브 버퍼회로의 구체적인 회로도이다. 제7a도를 참조하면, 일측이 칩내부 파워전압과 연결되고 타측이 엔모오스트랜지스터 7에 연결되어 서로 직렬로 구성된 피모오스트랜지스터 3,5와 로우스트로우브신호에 의해 제어되고 일측이 상기 피모오스트랜지스터 5와 접속되며 타측이 접지전압 Vss와 접속되어 서로 직렬로 구성된 엔모오스트랜지스터7,9와, 상기 피모오스트랜지스터 5의 드레인과 엔모도스트랜지스터 7의 드레인 사이에 게이트가 접속되어 제어되고 드레인이 상기 칩내부 파워전압에 연결되고 소오스가 상기 접지 전압 Vss에 연결된 엔모오스트랜지스터 10과, 상기 엔모오스트랜지스터 10과 병렬로 접속되어 상기 피모오스트랜지스터 5의 드레인과 엔모오스트랜지스터 7의 드레인 사이에서 출력되는 출력신호를 입력으로 하여 마스터 신호 PIR을 발생시키는 서로 직렬연결된 인버터 11,13으로 구성된다. 제7b도는 본 발명에 따른 제1,제2,제3제어펄스신호 발생회로의 구체적인 회로도이다. 제7b도를 참조하면, 인버터 3을 통하여 마스터 신호 PIR의 반전된 신호를 입력으로 하고 그 입력신호와 인버터 체인 5를 통한 그 입력 신호의 반전되고 시간지연된 신호를 두입력으로 하여 반전논리곱하는 낸드게이트 30과, 인버터 체인 15로서 반전지연된 신호와 상기 마스터 신호PIR의 반전된 신호를 두입력으로 하는 낸드게이트 40과, 상기 낸드게이트 30의 출력신호에 응답하여 반전된 신호 즉, 제1제어펄스신호 P1을 출력하는 인버터 45와, 동시에 상기 낸드게이트 30의 출력신호를 입력으로하여 반전지연된 신호 즉, 제2제어펄스신호 P2를 출력하는 인버터 체인 10과, 상기 낸드게이트 40의 출력신호를 입력으로 하여 반전지연된 신호 즉, 제3제어펄스신호 P3을 출력하는 인버터 체인 20으로 구성된다. 제7c도는 본발명에 따른 제6제어펄스신호 발생회로의 구체적인 회로도이다. 제7c도를 참조하면, 상기 마스터 신호 PIR를 반전하는 인버터 11과, 상기 인버터11을 통한 반전된 신호를 일입력으로 하고 인버터 체인 20에 의해 시간지연된 신호를 타입력으로 하여 반전논리합하는 노아게이트 50과, 상기 노아게이트 50의 출력신호를 입력으로 하여 반전된 신호 예를들면 제6제어 펄스신호 P6을 출력하는 인버터 21로 구성된다. 제7d도는 본 발명에 따른 외부전원전압 감지회로의 구체적인 회로도이다. 기준전압 Vref를 게이트 제어입력으로 하고 외부전원전압 External Vcc를 소어스입력으로 하는 피모오스트랜지스터 11.3과, 상기 피모오스트랜지스터 3의 드레인에 드레인이 접속되고, 상기 기준전압 Vref를 게이트제어입력으로 하는 엔모오스트랜지스터 5와, 상기 엔모오스트랜지스터 7의 소오스에 드레인이 접속되고 제1제어펄스신호 P1을 게이트제어입력으로 하여 소오스가 접지전압 Vss에 접속된 엔모오스트랜지스터 7과, 외부전원전압 External Vcc를 소오스에 공급받고 동시에 상기 피모오스트랜지스터 11의 소오스와 소오스가 접속 도면 엔모오스터랜지스터 17의 드레인및 엔모오스트랜지스터 15의 게이트와 드레인이 접속된 피모오스티랜지스터 13과, 상기 피모오스트랜지스터 11의 드레인이 드레인에 접속되고 상기 엔모오스트랜지스터 17의 소오스와 소오스가 접속된 엔모오스트랜지스터 15와, 제2제어펄스신호 P2를 게이트제어입력으로 하여 드레인이 상기 엔모오스트랜지스터 15,17의 소오스에 접속되고 소오스에 접지전압 Vss이 공급되는 엔모오스트랜지스터 19로 구성되어 있다. 제7e도는 본 발명에 따른 제5제어펄스신호 발생회로의 구체적인 회로도이다. 7e도를 참조하면, 제3제어펄스신호 P3을 입력으로 하는 신호및 인버터 11을 통한 입력신호를 두개의 제어신호로 하여 제어받아 스위치역할을 하는 전송게이트 20과, 상기 전송게이트 20의 출력신호및 인버터 21,31을 통하여 시간지연및 래치된 신호에 응답하여 반전된 신호를 출력하는 인버터 41과, 상기 인버터 41의 출력신호와 마스터신호 PIR을 두입력으로 하여 반전논리합하는 노아게이트 30과, 상기 노아게이트 30의 출력신호에 응답하여 시간지연된 신호 예를을면 제5제어펄스신호 P5를 출력하는 인버터 51,61로 구성되어 있다. 또한, 제4제어펄스신호 P4를 RAS 선충전구간동안 래치하는 논리를 보여준다. 제7f도는 본 발명에 따른 제6내부전원전압 발생회로의 구체적인 회로도이다. 제7f도를 참조하면, 제5제어펄스신호 P5를 게이트제어입력으로 하여 소오스에 내부전원전압 Internal Vcc를 인가받고 드레인에 동일한 게이트제어 입력을 받는 엔모오스트랜지스터 6의 드레인이 접속되는 피모오스트랜지스터 5와, 상기 엔모오스트랜지스터 6의 소오스와 드레인과 게이트가 접속되고 소오스가 같은 형태의 엔모오스트랜지스터 9의 드레인및 게이트에 입력된 엔모오스트랜지스터 7과, 소오스로 접지전압 Vss가 공급되는 엔모오스트랜지스터 7과, 제6제어펄신호 P2와 제5제어펄스신호 P5를 두개의 입력신호로 하여 반전논리곱하는 낸드게이트 30과, 상기 낸드게이트 30의 출력 신호를 반전하는 인버터 31과, 상기 제6제어펄스신호 P6을 게이트제어입력으로 하고 외부전원전압 External Vcc를 소오스로 공급받는 피모오스트랜지스터 50과, 상기 피모오스트랜지스터 5의 드레인및 상기 엔모오스트앤지스터 6의 드레인에 소오스가 접속되고 상기 인버터 31의 출력신호에의해 게이트가 제어받고 상기 피모오스트랜지스터 50의 드레인과 드레인이 접속된 엔모오스트랜지스터 100과, 상기 엔모오스트랜지스터 100의 소오스및 상기 피모오스트랜지스터 50의 드레인이 게이트에 접속되어 게이트가 제어되며 외부전원전압 Extrenal Vcc를 소오스로 공급받아 칩내부파원전압을 출력하는 피모오스트랜지스터 60으로 구성되어 있다. 동작을 살펴보면, 로우어드레스스트로우브 신호 RAS가 선충전상태에 있음을 알리는 제6제어펄스신호 P6와, 외부전원전압 External Vcc가 저전원전압임을 알리는 제5제어펄스신호 P5가 모두 논리하이일때 칩 내부 파워(Power)는 외부전원전압 External Vcc로 공급되게 된다. 제7f도는 제7a, 7b, 7c, 7d,7e, 7f도는 논리회로로서 통상의 지식을 가진 자라면 익히 출력이 주지되는 바 여기서는 설명을 생략하도록 한다.

따라서, 상기한 본 발명에 따르면, 칩이 액티브모드일때 동작하는 제1내부전원전압 발생회로와는 별개로 제2내부전원전압 발생회로를 높은 전원전압에서 동작하여 소정의 표적(Target) 내부전원전압을 칩내에 공급하는 제3내부전원전압 발생회로와 스탠바이 모드의 낮은 전원전압영역에서 동작하여 외부전원전압을 칩내의 파워로 공급하는 제6내부전원전압 발생회로로 구성하여 스탠바이 전류의 증가없이 낮은 전원전압 마진(Margin)확보등의 칩의 안정된 동작을 얻는 효과가 있다. 즉, 본 발명에 따른 내부전원전압 발생회로는 칩내에 인가되는 외부전원전압이 소정의 레벨이하일때 칩내의 내부전원전압을 칩의 특정모드 예를들면 액티브 또는 스탠바이 모드에 관계없이 인가되는 외부전원전압으로 내부전원전압을 공급하는 효과가 있다.

상기한 본 발명을 도면을 중심으로 예를들어 한정되었지만, 그 동일한것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (4)

1. 칩 내부에 인가되는 외부전원전압을 칩의 액티브 모드나 스탠바이 모드에 관계없이 내부전원전압으로 공급하는 반도체 메모리 장치의 내부전원전압 발생회로에 있어서, 상기 칩이 액티브 모드일때 동작하여 칩 내부의 전원공급장치로 사용하며 인가전압이 소정레벨 이상일때 상기 인가전압을 소정레벨 감소 시켜 내부전원전압을 공급하는 제1수단과 상기 인가전압이 소정레벨 이하일때 상기 인가전압을 직접 상기 칩 내부로 공급하는 제2수단으로 구성된 다수개의 제1내부전원전압 발생회로와, 상기 칩이 스탠바이 모드일때 동작하여 전원공급장치로 시용하여 상기 인가전압이 소정레벨 이상일때 상기 인가전압을 소정레벨 감소시켜 내부전원전압을 공급하는 제3수단과 상기 인가전압이 소정레벨 이하일때 동작하여 상기 인가전압을 칩 내부에 직접 공급하는 제4수단으로 구성된 다수개의 제2내부전원전압 발생회로를 구비함을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
2. 제1항에 있어서, 상기 제1내부전원전압 발생회로와 제2내부전원전압 발생회로의 제2수단및 제4수단이, 각각이 칩이 액티브 모드나 스탠바이모드상태임을 알리는 소정의 신호와 외부전원전압이 소정의 레벨보다 낮음을 알리는 소정의 신호를 논리곱한 소정의 노드가 게이트가 되는 제1엔모오스트랜지스터와, 상기 제1엔모오스트랜지스터의 드레인이 게이트에 접속되고 외부전원전압이 소오스에 공급되며 상기 칩내의 파워라인이 드레인에 접속되어 외부전원전압이 상기 칩내부의 내부전원전압으로 공급하는 피모오스트랜지스터와. 소정의 제어신호가 게이트에 인가되며 일측이 상기 내부전원전압단자에 접속되고 타측이 직렬로 접속된 두개의 다이오드 접속 제3, 제4엔모오스트랜지스터를 사이에 둔 접지전압단자에 접속되어 출력단이 상기 피모오스트랜지스터와 제2엔모오스트랜지스터로 구성된 인버터로 구성함을 특징으로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
3. 제2항에 있어서, 상기 피모오스트랜지스터의 게이트가 상기 칩의 액티므 모드에 의해 선충전됨을 특징르로 하는 반도체 메모리 장치의 내부전원전압 발생회로.
4. 제1항에 있어서, 다수개의 상기 제2내부전원전압 발생회로 중 하나의 제2내부전원전압 발생회로의 제4수단이 인가전압이 일정레벨 이하임을 알리는 소정의 신호를 입력으로 하여 구성함을 특징으로 하는 반도체메모리 장치의 내부전원전압 발생회로.