KR100456597B1 - 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 - Google Patents

외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 Download PDF

Info

Publication number
KR100456597B1
KR100456597B1 KR10-2002-0041543A KR20020041543A KR100456597B1 KR 100456597 B1 KR100456597 B1 KR 100456597B1 KR 20020041543 A KR20020041543 A KR 20020041543A KR 100456597 B1 KR100456597 B1 KR 100456597B1
Authority
KR
South Korea
Prior art keywords
voltage
internal voltage
internal
external
control signal
Prior art date
Application number
KR10-2002-0041543A
Other languages
English (en)
Other versions
KR20040006937A (ko
Inventor
이규찬
이상재
최중용
최종현
나종식
김재훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0041543A priority Critical patent/KR100456597B1/ko
Priority to US10/621,165 priority patent/US6930948B2/en
Publication of KR20040006937A publication Critical patent/KR20040006937A/ko
Application granted granted Critical
Publication of KR100456597B1 publication Critical patent/KR100456597B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는 반도체 메모리 장치 및 그 내부 전압 발생 회로가 개시된다. 본 발명의 고전압 또는 저전압의 외부 전압을 혼용하는 반도체 메모리 장치는 내부 전압 패드, 내부 전압 발생 회로, 그리고 내부 전압 제어 신호 발생 회로를 포함한다. 내부 전압 패드는 저전압의 외부 전압을 내부 전압으로 연결하고, 내부 전압 발생 회로는 고전압의 외부 전압을 입력하고 내부 전압 제어 신호에 응답하여 내부 전압을 발생한다. 내부 전압 제어 신호 발생 회로는 외부 전압의 고전압 또는 저전압에 따라 내부 전압 제어 신호를 발생한다. 따라서, 본 발명의 반도체 메모리 장치는 내부 전압 제어 신호에 의해 하나의 데이터 베이스로 관리 가능해지고, 내부 전압 발생 회로는 외부 전압의 전압 레벨에 따라 내부 전압으로 공급되는 차아지를 조절하기 때문에 내부 전압의 전압 레벨이 안정적이다.

Description

외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는 반도체 메모리 장치 및 그 내부 전압 발생 회로{Semiconductor memory device having internal voltage generation circuit for selectively generating internal voltage according to external voltage level}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는 반도체 메모리 장치 및 그 내부 전압 발생 회로에 관한 것이다.
모바일(Mobile) 제품에 적용되는 반도체 메모리 장치들에게 저전압 동작은 가장 중요한 항목이 되고 있다. 저전압 반도체 메모리 장치의 설계에 있어서, 외부전압에 따라 예컨대, 외부 전압이 고전압이면 그 전압레벨을 소정 전압 강하시켜 내부 전압으로 사용하는 내부 전압 발생 회로를 채용하고, 외부 전압이 저전압이면 외부 전압을 내부 전압으로 바로 사용하는 방식으로 설계되고 있다. 이에 따라 설계자는 기본 데이터베이스(database)를 외부 전압의 고전압 또는 저전압에 맞추어 2개의 마스크 셋트(mask set)로 관리한다.
도 1은 종래의 고/저전압 혼용 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 저전압용 반도체 메모리 장치를 구현하는 제1 데이터베이스(100)는 내부 전압 패드(110)에 본딩된 저전압의 외부 전압을 칩 내부 회로(120)와 연결시키고, 액티브 상태의 내부 전압 발생 회로(130)와 스탠바이 상태의 내부 전압 발생 회로(140), 그리고 기준 전압 발생 회로(150)를 디세이블시키도록 레이아웃된다. 고전압용 반도체 메모리 장치를 구현하는 제2 데이터베이스(200)는 내부 전압 패드(110)를 플로팅시키고, 액티브 상태의 내부 전압 발생 회로(130)와 스탠바이 상태의 내부 전압 발생 회로(140), 그리고 기준 전압 발생 회로(150)를 인에이블시켜 고전압의 외부 전압과 기준전압을 비교하여 내부 전압을 발생하도록 레이아웃된다.
이렇게 기본 데이터베이스를 서로 다르게 레이아웃하여 제1 및 제2 데이터베이스로 따로 관리하는 일은 번거로우며 향후 리비젼(revision)시 데이터베이스의 선택에 있어서 오류를 범할 가능성을 내재한다. 그리고 제1 및 제2 데이터베이스에 따라 마스크 셋트도 따로 제작하고 관리해야 하기 때문에 비용이 많이드는 문제점을 지닌다. 그러므로, 데이터베이스의 관리상 간단하고 마스크 제작상 비용 절감할수 있는 반도체 메모리 장치가 요구된다.
한편, 내부 전압 발생 회로들(130, 140)은 외부 전압의 변동에 대하여 안정적으로 내부 전압을 발생하여 칩 내부 회로들(120)에 공급한다. 그런데, 칩 내부 회로 예컨대, 메모리 셀 어레이 블락 내에 위치하는 복수개의 센스앰프의 동작에 의해 내부 전압 레벨이 다소 흔들릴 수 있다. 도 2는 종래의 내부 전압 발생 회로이며 액티브 상태의 내부 전압 발생 회로(130)를 대표적으로 나타낸다. 도 2를 참조하면, 내부 전압 발생 회로(130)는 인에이블 펄스 발생부(134)의 출력에 제어되는 엔모스 트랜지스터의 출력에 응답하는 피모스 트랜지스터(138)에 의해 외부 전압(VEXT)을 내부 전압(VINT)으로 공급한다. 그리고 내부 전압(VINT)은 비교기(132)로 입력되고 기준 전압(VREF)과 비교된 후 비교기(132)의 출력이 다시 피모스 트랜지스터(138)를 제어하여 내부 전압(VINT)을 공급토록 하는 피이드백루프를 형성한다.
그런데, 이러한 내부 전압 발생 회로(130)는 메모리 셀 어레이 블락(120') 내 복수개의 센스앰프들이 동시에 동작되는 경우 내부 전압(VINT) 레벨이 낮아질 수 있는 데, 이 때 내부 전압 발생 회로(130)는 내부 전압(VINT) 레벨을 안정적으로 유지시키기에 부족한 문제점을 지닌다. 따라서, 안정적으로 내부 전압을 발생하는 내부 전압 발생 회로가 필요하다.
본 발명의 목적은 외부 전압 레벨에 상관없이 데이터베이스의 관리가 간단하고 마스크 제작 비용을 줄일 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 외부 전압 레벨에 따라 안정적으로 내부 전압을 발생하는 내부 전압 발생 회로를 제공하는 데 있다.
도 1은 종래 외부 전압의 고/저전압 혼용 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 내부 전압 발생 회로를 대표적으로 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 외부 전압의 고/저전압 혼용 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 도 3의 내부 전압 제어 신호 발생 회로를 나타내는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 도 3의 내부 전압 제어 신호 발생 회로를 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 외부 전압의 고/저전압 혼용 반도체 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 기준 전압 발생 회로를 나타내는 도면이다.
도 8은 본 발명의 제1 실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다.
도 9는 본 발명의 제2 실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다.
도 10은 본 발명의 제3 실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다.
도 11은 본 발명의 제4 실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다.
도 12는 본 발명의 제5 실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다.
도 13은 본 발명의 인에이블 신호 발생부를 나타내는 도면이다.
도 14는 본 발명의 액티브 펄스 발생부를 나타내는 도면이다.
도 15는 도 13 및 도 14의 동작 타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따른 고전압 또는 저전압의 외부 전압을 혼용하는 반도체 메모리 장치에 있어서, 저전압의 외부 전압을 내부 전압으로 연결하는 내부 전압 패드와, 고전압의 외부 전압을 입력하고 내부 전압 제어 신호에 응답하여 내부 전압을 발생하는 내부 전압 발생 회로와, 그리고 외부 전압의 고전압 또는 저전압에 따라 내부 전압 제어 신호를 발생하는 내부 전압 제어 신호 발생 회로를 포함한다. 반도체 메모리 장치는 내부 전압을 레벨을 안정적으로 유지시키기 위해 비교되는 기준 전압을 발생하는 기준 전압 발생 회로를 더 포함한다.
구체적으로, 제1 실시예의 내부 전압 제어 신호 발생 회로는 외부 전압이 저전압일때 상기 외부 전압으로 본딩되는 제1 제어 신호 패드와, 제1 제어 신호 패드로 전원 전압을 공급하는 제1 드라이버와, 외부 전압이 고전압일 때 외부 전압으로 본딩되는 제2 제어 신호 패드와, 그리고 제2 제어 신호 패드로 접지 전압을 공급하는 제2 드라이버를 포함한다. 제2 실시예의 내부 전압 제어 신호 발생 회로는 외부 전압의 전압 레벨에 따라 선택적으로 단락되는 퓨즈와, 전원 전압과 퓨즈 사이에 파워업 셋업 전압에 응답하는 제1 피모스 트랜지스터와, 접지 전압과 퓨즈 사이에 파워업 셋업 신호에 응답하는 제1 엔모스 트랜지스터와, 제1 엔모스 트랜지스터의 출력을 입력하여 내부 전압 제어 신호를 발생하는 인버터 체인과, 그리고 제1 인버터의 출력에 응답하여 제1 엔모스 트랜지스터의 출력을 래치하는 제2 엔모스 트랜지스터를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 따른 고전압 또는 저전압의 외부 전압을 혼용하는 반도체 메모리 장치에 있어서, 외부 전압의 고전압 또는 저전압에 따라 내부 전압 제어 신호를 발생하는 내부 전압 제어 신호 발생 회로와, 내부 전압 제어 신호에 응답하여 외부 전압으로부터 기준 전압을 발생하는 기준 전압 발생 회로와, 그리고 내부 전압 제어 신호에 응답하여 기준 전압과 비교하고 외부 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로를 포함한다. 기준 전압 발생 회로는 외부 전압에 연결되고 내부 전압 제어 신호에 게이팅되는 제1 피모스 트랜지스터와, 제1 피모스 트랜지스터와 일단이 연결되고 다른단이 기준 전압으로 연결되는 제1 저항과, 제1 저항의 다른 단과 일단이 연결되어 기준 전압으로 연결되는 제2 저항과, 제2 저항의 다른 단과 연결되고 기준 전압에 게이팅되는 제1 엔모스 트랜지스터와, 제1 엔모스 트랜지스터와 연결되고 외부 전압에 게이팅되는 제2 엔모스 트랜지스터와, 제2 엔모스 트랜지스터와 연결되고 내부 전압 제어 신호의 반전 신호에 게이팅되는 제3 엔모스 트랜지스터를 포함한다. 제1 실시예의 내부 전압 발생 회로는 내부 전압 제어 신호에 응답하여 기준 전압과 내부 전압을 비교하는 비교기와, 내부 전압 제어 신호에 응답하여 비교기의 출력을 셋팅하는 셋팅부와, 비교기의 출력에 응답하여 내부 전압을 발생하는 드라이버부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제2 실시예의 내부 전압 발생회로는 기준 전압과 내부 전압을 비교하는 비교기와, 제1 인에이블 신호에 응답하여 비교기의 출력을 셋팅하는 셋팅부와, 비교기의 출력에 응답하여 외부 전압을 내부 전압으로 발생하는 제1 드라이버부와, 그리고 제3 인에이블 신호에 응답하여 외부 전압을 내부 전압으로 발생하는 제2 드라이버부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제3 실시예의 내부 전압 발생 회로는 기준 전압과 내부 전압을 비교하는 비교기와, 제1 인에이블 신호에 응답하여 비교기의 출력을 셋팅하는 제1 셋팅부와, 제2 인에이블 신호에 응답하여 소정 시간 지연 후 비교기의 출력을 셋팅하는 제2 셋팅부와, 비교기의 출력에 응답하여 외부 전압을 내부 전압으로 발생하는 제1 드라이버부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제4 실시예의 내부 전압 발생 회로는 기준 전압과 내부 전압을 비교하는 비교기와, 제1 인에이블 신호에 응답하여 비교기의 출력을 셋팅하는 제1 셋팅부와, 제2 인에이블 신호에 응답하여 소정 시간 지연 후 비교기의 출력을 셋팅하는 제2 셋팅부와, 비교기의 출력에 응답하여 외부 전압을 내부 전압으로 발생하는 제1 드라이버부와, 그리고 제3 인에이블 신호에 응답하여 외부 전압을 내부 전압으로 발생하는 제2 드라이버부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제5 실시예의 내부 전압 발생 회로는 기준 전압과 내부 전압을 비교하는 비교기와, 제1 인에이블 신호에 응답하여 비교기의 출력을 셋팅하는 제1 셋팅부와, 제2 인에이블 신호에 응답하여 소정 시간 지연 후 비교기의 출력을 셋팅하는 제2 셋팅부와, 제3 인에이블 신호에 응답하여 비교기의 출력을 전송하는 전송부와, 비교기의 출력에 응답하여 외부 전압을내부 전압으로 발생하는 제1 드라이버부와, 그리고 전송부의 출력에 응답하여 외부 전압을 내부 전압으로 발생하는 제2 드라이버부를 포함한다. 제1 및 제3 인에이블 신호는 상기 외부 전압이 저전압일 때 활성화되고, 제2 인에이블 신호는 상기 외부 전압이 고전압일 때 활성화된다.
따라서, 본 발명에 의하면 외부 전압의 고전압 또는 저전압에 따라 선택적으로 내부 전압 제어 신호가 발생된다. 이에 따라, 반도체 메모리 장치의 데이터 베이스를 종래의 기술처럼 고전압용과 저전압용 데이터 베이스로 구별할 필요없이 하나의 데이터 베이스로 관리가 가능하다. 그리고 내부 전압 발생 회로는 외부 전압의 전압 레벨에 따라 내부 전압으로 공급되는 차아지를 조절하기 때문에, 내부 전압 레벨이 안정적이다.
이하, 본 발명은 외부 전압의 고전압 또는 저전압을 혼용하는 반도체 메모리 장치에 있어서, 하나의 데이터베이스로 관리할 수 있고 하나의 마스크 셋트로 관리할 수 있는 반도체 메모리 장치에 대하여 기술된다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 3을 참조하면, 반도체 메모리 장치(300)는 하나의 데이터베이스로 구성되는 내부 전압 패드(310), 칩 내부 회로(320), 액티브 상태의 내부 전압 발생 회로(330), 스탠바이 상태의 내부 전압 발생 회로(340), 기준 전압 발생 회로(350), 그리고 내부 전압 제어 신호 발생 회로(360)를 포함한다. 반도체 메모리 장치(300)는 도 1의 반도체 메모리 장치(100, 200)와 비교하여 내부 전압 제어 신호 발생 회로(360)를 더 구비한다는 점에서 차이가 있다. 내부 전압 제어 신호발생 회로(360)는 구체적으로 도 4와 도 5에 도시되어 있다.
도 4를 참조하면, 제1 실시예의 내부 전압 제어 신호 발생 회로(360)는 전원 전압(VCC)과 제1 제어 신호 패드(404) 사이에 로우레벨('L')로 게이팅되는 피모스 트랜지스터로 구성되는 제1 드라이버(402)와, 접지 전압(VSS)과 제어 신호 패드2(406) 사이에 하이레벨('H')로 게이팅되는 엔모스 트랜지스터로 구성되는 제2 드라이버(408)를 포함한다. 제1 제어 신호 패드(404)는 턴온된 피모스 트랜지스터에 의해 전원 전압(VCC)으로, 그리고 제2 제어 신호 패드(406)는 턴온된 엔모스 트랜지스터에 의해 접지 전압(VSS)으로 잡힌다.
외부 전압(VEXT)이 고전압일 경우 외부 전압(VEXT)는 제2 제어 신호 패드(406)에 본딩된다. 이 때, 제2 제어 신호 패드(406)는 고전압이 엔모스 트랜지스터를 통해 접지 전압(VSS)으로 단락되는 데, 엔모스 트랜지스터의 채널 길이를 길게 하여 도통된 엔모스 트랜지스터의 저항값을 크게 하여 제2 제어 신호 패드(406)의 전압레벨이 하이레벨로 인식될 정도의 고전압을 유지토록 설정한다. 고전압의 제2 제어 신호 패드(406)는 하이레벨의 내부 전압 제어 신호(CTRL)로 전달된다. 하이레벨의 내부 전압 제어 신호(CRTL)는 도 3의 액티브 상태의 내부 전압 발생 회로(330)와 스탠바이 상태의 내부 전압 발생 회로(340), 그리고 기준 전압 발생 회로(350)를 인에이블시킨다. 내부 전압 발생 회로들(330, 340)은 기준 전압(VREF)과 고전압의 외부 전압(VEXT)을 수신하여 소정의 내부 전압(VINT)을 발생시키고, 내부 전압(VINT)은 칩 내부 회로(320)로 공급된다.
외부 전압(VEXT)이 저전압일 경우, 외부 전압(VEXT)은 제1 제어 신호패드(404)에 본딩된다. 이 때, 외부 전압(VEXT)은 전원 전압(VCC)보다 낮은 전압레벨을 갖는 데, 내부 전압 제어 신호(CTRL)는 로우레벨로 인식된다. 로우레벨의 내부 전압 제어 신호(CTRL)는 다시 도 3으로 돌아가서, 액티브 상태의 내부 전압 발생 회로(330)와 스탠바이 상태의 내부 전압 발생 회로(340), 그리고 기준 전압 발생 회로(350)를 디세이블시킨다. 저전압의 외부 전압(VEXT)은 내부 전압 패드(310)로 본딩되어 내부 전압(VINT)으로 바로 연결된다.
도 5는 본 발명의 제2 실시예에 따른 내부 전압 제어 신호 발생 회로를 나타내는 도면이다. 도 5를 참조하면, 내부 전압 제어 신호 발생 회로(360')는 파워업시 소정의 전압 레벨을 갖는 펄스로 발생되는 파워업 셋업 전압(VPWRUP)에 응답하는 제1 피모스 트랜지스터(502)와 제1 엔모스 트랜지스터(504), 제1 피모스 트랜지스터(502)와 제1 엔모스 트랜지스터(504) 사이에 연결되는 퓨즈(506), 제1 엔모스 트랜지스터(510)의 출력에 직렬 연결되는 제1 내지 제3 인버터들(508, 512, 514)과 제1 인버터(508)의 출력에 응답하여 제1 엔모스 트랜지스터(510)의 출력을 래치하는 제2 엔모스 트랜지스터(510)를 포함한다.
외부 전압이 고전압이면, 퓨즈(506)는 끊어지도록 설정된다. 파워업 셋업 전압의 펄스에 의해 A 노드는 로우레벨이 된다. 로우레벨의 A 노드에 의해 제3 인버터(514)의 출력인 내부 전압 제어 신호(CTRL)는 하이레벨로 발생된다. 하이레벨의 내부 전압 제어 신호(CTRL)는 도 3의 액티브 상태의 내부 전압 발생 회로(330)와 스탠바이 상태의 내부 전압 발생 회로(340), 그리고 기준 전압 발생 회로(350)를 인에이블시키고, 이들을 통해 내부 전압(VINT)이 발생된다.
반면, 외부 전압이 저전압일 경우, 퓨즈(506)는 연결된 상태이며 파워업 셋업 전압의 펄스에 의해 A 노드는 하이레벨이 된다. 하이레벨의 A 노드에 의해 내부 전압 제어 신호(CTRL)는 로우레벨이 된다. 로우레벨의 내부 전압 제어 신호(CTRL)는 액티브 상태의 내부 전압 발생 회로(330)와 스탠바이 상태의 내부 전압 발생 회로(340), 그리고 기준 전압 발생 회로(350)를 디세이블시키고, 내부 전압 패드(310)에 본딩된 저전압의 외부 전압(VEXT)이 내부 전압(VINT)으로 바로 연결된다.
도 6은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 6을 참조하면, 반도체 메모리 장치(600)는 칩 내부 회로(620), 액티브 상태의 내부 전압 발생 회로(630), 스탠바이 상태의 내부 전압 발생 회로(640), 기준 전압 발생 회로(650), 그리고 내부 전압 제어 신호 발생 회로(660)를 포함한다. 반도체 메모리 장치(600)는 도 3의 반도체 메모리 장치(300)와 비교하여 내부 전압 패드(310)가 존재하지 않는다. 내부 전압 제어 신호 발생 회로(660)는 도 4의 내부 전압 제어 신호 발생 회로(360)와 거의 동일하다. 기준 전압 발생 회로(650)는 도 7에 도시되어 있다.
도 7을 참조하면, 기준 전압 발생 회로(650)는 외부 전압(VEXT)과 접지 전압 사이에 직렬 연결되는 제1 피모스 트랜지스터(702), 제1 및 제2 저항들(704, 706), 그리고 제1 내지 제3 엔모스 트랜지스터들(708, 710, 712)과, 내부 전압 제어 신호(CTRL)를 반전하는 인버터(714)를 포함한다. 제1 피모스 트랜지스터(702)와 제3 엔모스 트랜지스터(712)는 내부 전압 제어 신호(CTRL)와 반전 내부 전압 제어신호(/CTRL)에 각각 게이팅되고, 제1 엔모스 트랜지스터(708)는 기준 전압(VREF)에, 그리고 제2 엔모스 트랜지스터(710)는 외부 전압(VEXT)에 게이팅된다.
외부 전압(VEXT)이 고전압이면, 로우레벨의 내부 전압 제어 신호(CTRL)에 의해 제1 피모스 트랜지스터(702)와 제3 엔모스 트랜지스터(712)가 턴온되어 기준 전압 발생 회로(650)가 인에이블된다. 이 후, 기준 전압(VREF)은 턴온된 제1 피모스 트랜지스터와 제1 내지 제3 엔모스 트랜지스터(708, 710, 712) 그리고 제1 및 제2 저항(704, 706)에 의한 전압 분배를 통해 소정의 전압 레벨로 발생된다. 반면, 외부 전압(VEXT)이 저전압이면, 하이레벨의 내부 전압 제어 신호(CTRL)에 의해 턴오프되는 제1 피모스 트랜지스터(702)와 제3 엔모스 트랜지스터(712)로 인해 기준 전압 발생 회로(650)는 디세이블되어 기준전압(VREF)은 발생되지 않는다.
도 8은 제1 실시예에 따른 내부 전압 발생 회로(630)를 나타내는 도면이다. 도 8을 참조하면, 내부 전압 발생 회로(630)는 내부 전압 제어 신호(CTRL)와 반전 내부 전압 제어 신호(/CTRL)에 응답하여 기준 전압(VREF)과 내부 어레이 전원 전압(AIVCC)을 비교하는 비교기(810)와, 내부 전압 제어 신호(CTRL)에 응답하여 비교기(810)의 출력을 셋팅하는 셋팅부(820), 그리고 비교기(810)의 출력에 응답하여 내부 전압(VINT)을 발생하는 드라이버부(830)를 포함한다. 내부 어레이 전원 전압(AIVCC)은 내부 전압(VINT)의 일종이며, 이상적으로 기준 전압(VREF)과 동일한 전압 레벨을 갖는다.
외부 전압이 고전압이면, 로우레벨의 내부 전압 제어 신호(CTRL)에 의해 셋팅부(820)의 엔모스 트랜지스터가 턴오프된다. 로우레벨의 내부 전압 제어신호(CTRL)와 하이레벨의 반전 내부 전압 제어 신호(/CTRL)에 응답하여 비교기(810)가 인에이블된다. 비교기(810) 출력 B 노드는 기준 전압(VREF)과 내부 어레이 전원 전압(AIVCC)이 같을 때 ½외부 전압(VEXT)으로 설정된다. ½외부 전압(VEXT)의 B 노드에 의해 드라이버부(830)의 피모스 트랜지스터가 약하게 도통되어 외부 전압(VEXT)의 차아지가 내부 전압(VINT)으로 전달된다. 이에 따라 내부 전압(VINT)이 고전압의 외부 전압(VEXT) 보다 낮은 전압으로 발생된다.
외부 전압(VEXT)가 저전압일 때, 하이레벨의 내부 전압 제어 신호(CTRL)에 응답하여 셋팅부(820)의 엔모스 트랜지스터가 턴온되어 비교기(810)의 출력 B노드는 로우레벨이 된다. 이 때 비교기(810)는 디세이블된다. 로우레벨의 B 노드에 응답하여 드라이버부(830)의 피모스 트랜지스터가 턴온되어 외부 전압(VEXT)이 내부 전압(VINT)으로 공급된다. 이는 저전압의 외부 전압(VEXT)을 내부 전압(VINT)으로 사용하는 데 있어서 드라이버부(830)의 피모스 트랜지스터를 통해 외부 전압(VEXT)을 내부 전압(VINT)으로 전달시키기 때문에 정전하 방전(ESD) 효과가 생긴다.
한편, 기준 전압(VREF)이 내부 어레이 전원 전압(AIVCC) 보다 낮으면, 비교기(810) 출력 B 노드 전압이 낮아지고, 낮아진 B 노드에 의해 드라이버부(830)의 피모스 트랜지스터가 더 도통되면서 외부 전압(VEXT)의 차아지가 더 많이 내부 전압(VINT)으로 전달된다. 그리하여 낮아진 내부 어레이 전원 전압(AIVCC)을 보충하기 위해 내부 전압(VINT) 레벨이 올라간다. 반대로, 기준 전압(VREF)이 내부 어레이 전원 전압(AIVCC) 보다 높으면, B 노드 전압이 높아져 드라이버부(830)를 턴오프시켜 외부 전압(VEXT)의 차아지는 내부 전압(VINT)으로 더이상 공급되지 않는다.
도 9는 제2 실시예의 내부 전압 발생 회로를 나타내는 도면이다. 도 9를 참조하면, 내부 전압 발생 회로(900)는 기준 전압(VREF)과 내부 전압(VINT)을 비교하는 비교기(902), 제1 인에이블 신호(Enpuls1)에 응답하여 비교기(902) 출력 C 노드를 셋팅하는 셋팅부(904), 비교기(902) 출력 C 노드에 응답하여 외부 전압(VEXT)을 내부 전압(VINT)으로 전달하는 제1 드라이버부(906), 제3 인에이블 신호(Enpuls3)의 반전 신호(/Enpuls3)에 응답하여 외부 전압(VEXT)을 내부 전압(VINT)으로 전달하는 제2 드라이버부(908)를 포함한다. 제1 및 제3 인에이블 신호(Enpuls1, Enpuls3)는 이후에 설명될 인에이블 신호 발생 회로에 의해 발생된다.
외부 전압(VEXT)이 고전압이면 제1 및 제3 인에이블 신호(Enpuls1, Enpuls3)는 로우레벨로 발생된다. 로우레벨의 제1 인에이블 신호(Enpuls1)에 응답하여 셋팅부(904)가 디세이블된다. 기준 전압(VREF)이 내부 전압(VINT)보다 높으면 비교기(902)의 출력 C 노드의 전압이 낮아져 제1 드라이버부(906)를 통해 외부 전압(VEXT)의 차아지가 내부 전압(VINT)으로 전달된다. 제2 드라이버부(908)는 반전된 제3 인에이블 신호(/Enpuls3)의 하이레벨에 의해 디세이블된다. 따라서, 내부 전압(VINT)은 턴온되는 제1 드라이버부(908)의 피모스 트랜지스터의 저항값에 의해 외부 전압(VEXT)으로부터 소정 전압 강하된 전압레벨로 결정된다. 기준 전압(VREF)이 내부 전압(VINT)보다 낮으면 비교기(902)의 출력은 하이레벨이 되어 제1 드라이버부(906)를 디세이블시켜 외부 전압(VEXT)은 내부 전압(VINT)으로 공급되지 않는다.
외부 전압(VEXT)이 저전압이면 제1 인에이블 신호(Enpuls1)는 하이레벨의 펄스로 발생되고 제3 인에이블 신호(Enpuls3)는 하이레벨로 발생된다. 제1 인에이블 신호(Enpuls1)의 하이레벨 펄스 구간동안 비교기(902)의 출력 C 노드가 로우레벨이 되어 제1 드라이버부(906)를 통해 외부 전압(VEXT)의 차아지가 내부 전압(VINT)으로 전달된다. 그리고 로우레벨의 제3 인에이블 신호(Enpuls3)의 반전 신호(/Enpuls3)에 응답하여 제2 드라이버부(908)가 구동되어 외부 전압(VEXT)이 내부 전압(VINT)으로 연결된다. 이는 저전압의 외부 전압(VEXT)을 내부 전압(VINT)으로 사용할 때, 내부 전압(VINT)이 저전압으로 설정되어 있는데다가 메모리 셀 어레이 블락(320') 내 복수개의 센스앰프등이 구동되면서 내부 전압(VINT) 레벨이 더 낮아질 경우 외부 전압(VEXT)의 차아지를 내부 전압(VINT)으로 많이 공급하기 위해서이다.
도 10은 제3 실시예의 내부 전압 발생 회로를 나타내는 도면이다. 도 10을 참조하면, 내부 전압 발생 회로(1000)는 기준 전압(VREF)과 내부 전압(VINT)을 비교하는 비교기(1002), 제1 인에이블 신호(Enpuls1)에 응답하여 비교기(1002)의 출력 D 노드를 접지 전압(VSS)으로 셋팅하는 제1 셋팅부(1004), 제2 인에이블 신호(Enpuls2)에 응답하여 소정시간 지연후 비교기(1002)의 출력 D 노드를 일정 전압 레벨 예컨대, 0.7V 정도로 셋팅하는 제2 셋팅부(1006), 그리고 비교기(1002)의 출력 D 노드에 응답하여 외부 전압(VEXT)을 내부 전압(VINT)으로 전달하는 드라이버부(1010)를 포함한다. 제2 인에이블 신호(Enpuls2)는 제1 인에이블 신호(Enpuls1)와 마찬가지로 인에이블 신호 발생 회로를 통해 발생된다. 제1 인에이블 신호(Enpuls1)는 외부 전압(VEXT)이 낮으면 하이레벨의 펄스로 발생되고 제2인에이블 신호(Enpuls2)는 외부 전압(VEXT)이 높으면 하이레벨의 펄스로 발생되는 신호이다.
외부 전압(VEXT)이 고전압이면, 로우레벨의 제1 인에이블 신호(Enpuls1)에 응답하여 제1 셋팅부(1004)는 디세이블된다. 비교기(1002)의 출력 D 노드의 전압레벨에 따라, 그리고 하이레벨 펄스 구간의 제2 인에이블 신호(Enpuls2)에 응답하는 제2 셋팅부(1006)에 의한 D 노드의 전압레벨에 따라 드라이버부(1010)가 턴온된다. 턴온되는 드라이버부(1010)의 저항값에 따라 외부 전압(VEXT)의 전하량이 조정되어 내부 전압(VINT)으로 전달된다. 이 때 제2 셋팅부(1006) 내 다이오드형의 엔모스 트랜지스터(1007)는 소정의 로드(load) 역활을 하는 것으로 외부 전압(VEXT)이 높아졌을 때 내부 전압(VINT)으로 너무 많은 전하의 공급을 방지하기 위한 것이다.
반면, 외부 전압(VEXT)이 저전압이면, 제1 인에이블 신호(Enpuls1)의 하이레벨 구간에 응답하여 비교기(1002)의 출력 D 노드가 로우레벨이 되어 제1 드라이버부(1010)를 통해 외부 전압(VEXT)이 내부 전압(VINT)으로 전달된다.
도 11은 본 발명의 제4 실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다. 도 11을 참조하면, 내부 전압 발생 회로(1100)는 도 9의 내부 전압 발생 회로(900)와 도 10의 내부 전압 발생 회로(1000)를 결합한 것으로, 기준 전압(VREF)과 내부 전압(VINT)을 비교하는 비교기(1102), 제1 인에이블 신호(Enpuls1)에 응답하여 비교기 출력 E 노드를 접지 전압(VSS)로 셋팅하는 제1 셋팅부(1104), 제2 인에이블 신호(Enpuls2)에 응답하여 소정 시간 지연후 E 노드를 일정 전압 레벨로 셋팅하는 제2 셋팅부(1106), 비교기 출력 E 노드에 응답하여 외부 전압(VEXT)을 내부전압(VINT)으로 전달하는 제1 드라이버부(1110), 제3 인에이블 신호(Enpuls3)를 입력하는 인버터(1114), 그리고 인버터(1114)의 출력에 응답하여 외부 전압(VEXT)을 내부 전압(VINT)으로 전달하는 제2 드라이버부(1112)를 포함한다.
외부 전압(VEXT)이 고전압이면, 로우레벨의 제1 인에이블 신호(Enpuls1)에 의해 제1 셋팅부(1104)가 디세이블되고 로우레벨의 제3 인에이블 신호(Enpuls3)를 입력하는 인버터(1114)의 출력 하이레벨에 응답하여 제2 드라이버부(1112)가 디세이블된다. 비교기(1102)의 출력 E 노드의 전압레벨에 따라, 그리고 하이레벨 펄스 구간의 제2 인에이블 신호(Enpuls2)에 응답하는 제2 셋팅부(1106)에 의한 E 노드의 전압레벨에 따라 제1 드라이버부(1110)가 턴온된다. 턴온되는 드라이버부(1110)의 저항값에 따라 외부 전압(VEXT)의 전하량이 조정되어 내부 전압(VINT)으로 전달된다.
외부 전압(VEXT)이 저전압이면, 하이레벨의 제1 인에이블 신호(Enpuls1)에 응답하여 제1 셋팅부(1104)가 인에이블되어 E 노드는 로우레벨이 된다. 로우레벨의 E 노드에 의해 제1 드라이버부(1110)가 인에이블되어 외부 전압(VEXT)이 내부 전압(VINT)으로 전달된다. 그리고 하이레벨의 제3 인에이블 신호(Enpuls3)에 따라 인버터(1114)의 출력이 로우레벨이 되어 제2 드라이버부(112)를 인에이블시켜 외부 전압(VEXT)이 내부 전압(VINT)으로 전달된다. 따라서, 제1 및 제2 드라이버부(1110, 1112)를 통해 외부 전압(VEXT)이 내부 전압(VINT)으로 충분히 전달된다.
도 12는 본 발명의 제5 실시예에 따른 내부 전압 발생 회로를 나타내는 도면이다. 도 12를 참조하면, 내부 전압 발생 회로(1120)는 도 1의 내부 전압 발생 회로(1100)와 비교하여, 도 3의 인버터(1114) 대신에 제3 인에이블 신호(Enpuls3)에 응답하여 비교기 출력 F 노드의 전압 레벨을 전송하는 전송부(1214)를 구비하여 제2 드라이버부(1212)가 전송부(1214)의 출력에 따라 외부 전압(VEXT)을 내부 전압(VINT)으로 전달한다는 점에서 차이가 있다.
외부 전압(VEXT)이 고전압이면, 로우레벨의 제1 인에이블 신호(Enpuls1)에 의해 제1 셋팅부(1104)가 디세이블되고 로우레벨의 제3 인에이블 신호(Enpuls3)에 의해 전송부(1214)가 차단되어 제2 드라이버부(1112)가 디세이블된다. 비교기(1202)의 출력 F 노드의 전압레벨에 따라, 그리고 하이레벨 펄스 구간의 제2 인에이블 신호(Enpuls2)에 응답하는 제2 셋팅부(1106)에 의한 F 노드의 전압레벨에 따라 제1 드라이버부(1210)가 턴온된다. 턴온되는 드라이버부(1110)의 저항값에 따라 외부 전압(VEXT)의 전하량이 조정되어 내부 전압(VINT)으로 전달된다. 반면, 외부 전압(VEXT)이 저전압일 때 하이레벨의 제1 인에이블 신호(Enpuls1)에 의해 제1 셋팅부(1204)가 인에이블되어 F 노드가 접지전압이 된다. 하이레벨의 제3 인에이블 신호(Enpuls3)에 의해 전송부(1214)가 턴온되어 접지 전압(VSS)의 F 노드에 의해 제2 드라이버부(1212)가 인에이블되어 외부 전압(VEXT)이 내부 전압(VINT)으로 전달된다.
도 13 내지 도 15는 앞서 설명한 제1 내지 제3 인에이블 신호(Enpuls1, Enpuls2, Enpuls3)를 발생하는 인에이블 신호 발생부와 액티브 펄스 발생부, 그리고 동작 타이밍도를 나타내는 도면이다. 도 13을 참조하면, 인에이블 신호발생부(1300)는 외부 전압 정보 제공부(1302)와, 액티브 펄스 발생부(1304), 외부 전압 정보 제공부(1302)의 출력(VEXT_INFO)을 입력하는 제1 인버터(1306), 액티브 펄스 발생부(1304)의 출력(PSE)을 입력하는 제2 인버터(1308), 제1 인버터(1306)의 출력과 액티브 펄스 신호(PSE)를 입력하여 제1 인에이블 신호(Enpuls1)를 발생하는 제1 인에이블 신호 발생부(1310), 액티브 펄스 신호(PSE)와 제2 인버터(1308)의 출력을 입력하여 제2 인에이블 신호(Enpuls2)를 발생하는 제2 인에이블 신호 발생부(1312), 그리고 제2 인버터(1308)의 출력을 입력하여 제3 인에이블 신호(Enpuls3)를 발생하는 제3 인에이블 신호 발생부(1314)를 포함한다. 외부 전압 정보 제공부(1302)는 외부 전압(VEXT)의 전압 레벨에 따라 소정의 로직레벨로 제공되는 것으로, 퓨즈(fuse)의 단락/오픈 여부에 의해, 본딩 옵션(bonding option)에 의해, 그리고 모드 레지스터(MRS)에 저장된 정보에 의해 설정된다. 외부 전압 정보 제공부(1302)는 외부 전압(VEXT)이 고전압이면 로직 하이레벨로, 외부 전압(VEXT)이 저전압이면 로직 로우레벨로 발생된다.
도 14의 액티브 펄스 발생부(1304)는 칩 선택 신호(CSB)를 입력하는 제1 인버터(1402), 로우 어드레스 스트로브 신호(RASB)를 입력하는 제2 인버터(1404), 제1 인버터(1402)의 출력과 칼럼 어드레스 스트로브 신호(CASB), 기입 신호(WEB), 그리고 제2 인버터(1404)의 출력을 조합하는 코딩부(1406), 그리고 코딩부(1406)의 출력을 입력하여 액티브 펄스 신호(PSE)로 발생하는 자동 펄스 발생부(1408)를 포함한다. 도 15는 도 13의 인에이블 신호 발생부(1300)와 도 14의 액티브 펄스 발생부(1304)의 동작 타이밍을 나타내는 도면이다. 도 15를 참조하면, 칼럼 어드레스스트로브 신호(CASB)와 기입 신호(WEB)의 하이레벨인 상태에서 칩 선택 신호(CSB)와 로우 어드레스 스트로브 신호(RASB)의 로우레벨 구간에 응답하여 액티브 펄스 신호(PSE)가 하이레벨 펄스로 발생된다. 이 때, 외부 전압(VEXT)이 고전압이면 외부 전압 정보 제공부(1302, 도 13)의 출력이 로직 하이레벨이 되어 제1 인에이블 신호(Enpuls1)와 제3 인에이블 신호(Enpuls3)는 로직 로우레벨로, 그리고 제2 인에이블 신호(Enpuls2)는 액티브 펄스 신호(PSE)의 하이레벨 펄스 구간에 해당하는 하이레벨 펄스로 발생된다. 그리고 외부 전압(VEXT)이 저전압이면 외부 전압 정보 제공부(1302, 도 13)의 출력이 로직 로우레벨이 되어 제1 인에이블 신호(Enpuls1)는 액티브 펄스 신호(PSE)의 하이레벨 펄스 구간에 해당하는 하이레벨 펄스로, 제2 인에이블 신호(Enpuls2)는 로우레벨로, 그리고 제3 인에이블 신호(Enpuls3)는 하이레벨로 발생된다.
따라서, 인에이블 신호 발생부(1300, 도 13)에 의해 발생되는 제1 내지 제3 인에이블 신호(Enpuls1, Enpuls2, Enpuls3)는 앞서 설명된 도 9, 도 10, 도 11, 그리고 도 12의 내부 전압 발생 회로의 제어 신호로 사용되어 외부 전압(VEXT)의 고전압 또는 저전압에 따라 내부 전압(VINT)을 발생시킨다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 본 발명은 외부 전압의 고전압 또는 저전압에 따라 선택적으로 발생되는 내부 전압 제어 신호에 의해, 반도체 메모리 장치의 데이터 베이스를 종래의 기술처럼 고전압용과 저전압용 데이터 베이스로 구별할 필요없이 하나의 데이터 베이스로 관리가 가능하다. 그리고 외부 전압의 전압 레벨에 따라 내부 전압으로 공급되는 차아지가 조절되기 때문에 내부 전압 레벨이 안정적이다.

Claims (17)

  1. 고전압 또는 저전압의 외부 전압을 혼용하는 반도체 메모리 장치에 있어서,
    상기 저전압의 외부 전압을 내부 전압으로 연결하는 내부 전압 패드;
    상기 고전압의 외부 전압을 입력하고 내부 전압 제어 신호에 응답하여 상기 내부 전압을 발생하는 내부 전압 발생 회로; 및
    상기 외부 전압의 고전압 또는 저전압에 따라 상기 내부 전압 제어 신호를 발생하는 내부 전압 제어 신호 발생 회로를 포함하며,
    상기 내부 전압 발생 회로는,
    상기 내부 전압 제어 신호에 응답하여 소정의 기준 전압과 상기 내부 전압을 비교하는 비교기, 상기 내부 전압 제어 신호에 응답하여 상기 비교기의 출력을 셋팅하는 셋팅부, 및 상기 비교기의 출력에 응답하여 상기 내부 전압을 발생하는 드라이버부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 내부 전압을 레벨을 안정적으로 유지시키기 위해 상기 내부 전압과 비교되는 상기 기준 전압을 발생하는 기준 전압 발생 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 내부 전압 제어 신호 발생 회로는
    상기 외부 전압이 저전압일때 상기 외부 전압으로 본딩되는 제1 제어 신호 패드;
    상기 제1 제어 신호 패드로 전원 전압을 공급하는 제1 드라이버;
    상기 외부 전압이 고전압일 때 상기 외부 전압으로 본딩되는 제2 제어 신호패드; 및
    상기 제2 제어 신호 패드로 접지 전압을 공급하는 제2 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 내부 전압 제어 신호 발생 회로는
    상기 외부 전압의 전압 레벨에 따라 선택적으로 단락되는 퓨즈;
    전원 전압과 상기 퓨즈 사이에, 파워업 셋업 전압에 응답하는 제1 피모스 트랜지스터;
    접지 전압과 상기 퓨즈 사이에, 상기 파워업 셋업 신호에 응답하는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 출력을 입력하여 상기 내부 전압 제어 신호를 발생하는 인버터 체인; 및
    상기 제1 인버터의 출력에 응답하여 상기 제1 엔모스 트랜지스터의 출력을 래치하는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 고전압 또는 저전압의 외부 전압을 혼용하는 반도체 메모리 장치에 있어서,
    상기 외부 전압의 고전압 또는 저전압에 따라 내부 전압 제어 신호를 발생하는 내부 전압 제어 신호 발생 회로;
    상기 내부 전압 제어 신호에 응답하여 상기 외부 전압으로부터 기준 전압을 발생하는 기준 전압 발생 회로; 및
    상기 내부 전압 제어 신호에 응답하여 상기 기준 전압과 비교하고 상기 외부 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로를 포함하며,
    상기 내부 전압 발생 회로는,
    상기 내부 전압 제어 신호에 응답하여 상기 기준 전압과 상기 내부 전압을 비교하는 비교기, 상기 내부 전압 제어 신호에 응답하여 상기 비교기의 출력을 셋팅하는 셋팅부, 및 상기 비교기의 출력에 응답하여 상기 내부 전압을 발생하는 드라이버부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 내부 전압 제어 신호 발생 회로는
    상기 외부 전압이 저전압일때 상기 외부 전압이 본딩되는 제1 제어 신호 패드;
    상기 제1 제어 신호 패드로 전원 전압을 공급하는 제1 드라이버;
    상기 외부 전압이 고전압일 때 상기 외부 전압이 본딩되는 제2 제어 신호 패드; 및
    상기 제2 제어 신호 패드로 접지 전압을 공급하는 제2 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 내부 전압 제어 신호 발생 회로는
    상기 외부 전압의 전압 레벨에 따라 선택적으로 단락되는 퓨즈;
    전원 전압과 상기 퓨즈 사이에, 파워업 셋업 전압에 응답하는 제1 피모스 트랜지스터;
    접지 전압과 상기 퓨즈 사이에, 상기 파워업 셋업 신호에 응답하는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 출력을 입력하여 상기 내부 전압 제어 신호를 발생하는 인버터 체인; 및
    상기 제1 인버터의 출력에 응답하여 상기 제1 엔모스 트랜지스터의 출력을 래치하는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 기준 전압 발생 회로는
    상기 외부 전압에 연결되고 상기 내부 전압 제어 신호에 게이팅되는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터와 일단이 연결되고 다른단이 상기 기준 전압으로 연결되는 제1 저항;
    상기 제1 저항의 상기 다른 단과 일단이 연결되어 상기 기준 전압으로 연결되는 제2 저항;
    상기 제2 저항의 다른 단과 연결되고 상기 기준 전압에 게이팅되는 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터와 연결되고 상기 외부 전압에 게이팅되는 제2 엔모스 트랜지스터; 및
    상기 제2 엔모스 트랜지스터와 연결되고 상기 내부 전압 제어 신호의 반전 신호에 게이팅되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 삭제
  10. 기준 전압과 내부 전압을 비교하는 비교기;
    제1 인에이블 신호에 응답하여 상기 비교기의 출력을 셋팅하는 셋팅부;
    상기 비교기의 출력에 응답하여 외부 전압을 상기 내부 전압으로 발생하는 제1 드라이버부; 및
    제3 인에이블 신호에 응답하여 상기 외부 전압을 상기 내부 전압으로 발생하는 제2 드라이버부를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.
  11. 제10항에 있어서, 상기 제1 및 제3 인에이블 신호는
    상기 외부 전압이 저전압이면 활성화되는 것을 특징으로 하는 내부 전압 발생 회로.
  12. 기준 전압과 내부 전압을 비교하는 비교기;
    제1 인에이블 신호에 응답하여 상기 비교기의 출력을 셋팅하는 제1 셋팅부;
    제2 인에이블 신호에 응답하여 소정 시간 지연 후 상기 비교기의 출력을 셋팅하는 제2 셋팅부; 및
    상기 비교기의 출력에 응답하여 외부 전압을 상기 내부 전압으로 발생하는 제1 드라이버부를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.
  13. 제12항에 있어서,
    상기 제1 인에이블 신호는 상기 외부 전압이 저전압일 때 활성화되고,
    상기 제2 인에이블 신호는 상기 외부 전압이 고전압일 때 활성화되는 것을 특징으로 하는 내부 전압 발생 회로.
  14. 기준 전압과 내부 전압을 비교하는 비교기;
    제1 인에이블 신호에 응답하여 상기 비교기의 출력을 셋팅하는 제1 셋팅부;
    제2 인에이블 신호에 응답하여 소정 시간 지연 후 상기 비교기의 출력을 셋팅하는 제2 셋팅부;
    상기 비교기의 출력에 응답하여 외부 전압을 상기 내부 전압으로 발생하는 제1 드라이버부; 및
    상기 제3 인에이블 신호에 응답하여 상기 외부 전압을 상기 내부 전압으로 발생하는 제2 드라이버부를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.
  15. 제14항에 있어서,
    상기 제1 및 제3 인에이블 신호는 상기 외부 전압이 저전압일 때 활성화되고,
    상기 제2 인에이블 신호는 상기 외부 전압이 고전압일 때 활성화되는 것을 특징으로 하는 내부 전압 발생 회로.
  16. 기준 전압과 내부 전압을 비교하는 비교기;
    제1 인에이블 신호에 응답하여 상기 비교기의 출력을 셋팅하는 제1 셋팅부;
    제2 인에이블 신호에 응답하여 소정 시간 지연 후 상기 비교기의 출력을 셋팅하는 제2 셋팅부;
    상기 제3 인에이블 신호에 응답하여 상기 비교기의 출력을 전송하는 전송부;
    상기 비교기의 출력에 응답하여 외부 전압을 상기 내부 전압으로 발생하는 제1 드라이버부; 및
    상기 전송부의 출력에 응답하여 상기 외부 전압을 상기 내부 전압으로 발생하는 제2 드라이버부를 구비하는 것을 특징으로 하는 내부 전압 발생 회로.
  17. 제14항에 있어서,
    상기 제1 및 제3 인에이블 신호는 상기 외부 전압이 저전압일 때 활성화되고,
    상기 제2 인에이블 신호는 상기 외부 전압이 고전압일 때 활성화되는 것을 특징으로 하 ㅍ는 내부 전압 발생 회로.
KR10-2002-0041543A 2002-07-16 2002-07-16 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 KR100456597B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0041543A KR100456597B1 (ko) 2002-07-16 2002-07-16 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로
US10/621,165 US6930948B2 (en) 2002-07-16 2003-07-15 Semiconductor memory device having an internal voltage generation circuit for selectively generating an internal voltage according to an external voltage level

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0041543A KR100456597B1 (ko) 2002-07-16 2002-07-16 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로

Publications (2)

Publication Number Publication Date
KR20040006937A KR20040006937A (ko) 2004-01-24
KR100456597B1 true KR100456597B1 (ko) 2004-11-09

Family

ID=30768130

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0041543A KR100456597B1 (ko) 2002-07-16 2002-07-16 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로

Country Status (2)

Country Link
US (1) US6930948B2 (ko)
KR (1) KR100456597B1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734076B1 (ko) * 2001-10-23 2007-07-02 매그나칩 반도체 유한회사 초기화 및 파워업 신호 발생 회로
JP4386619B2 (ja) * 2002-05-20 2009-12-16 株式会社ルネサステクノロジ 半導体装置
JP2005071556A (ja) * 2003-08-28 2005-03-17 Renesas Technology Corp 半導体記憶装置および半導体集積回路装置
KR100591759B1 (ko) * 2003-12-03 2006-06-22 삼성전자주식회사 반도체 메모리의 전원 공급장치
KR100587072B1 (ko) * 2004-04-19 2006-06-08 주식회사 하이닉스반도체 내부 전압 발생기의 동작을 제어하는 장치
KR100615596B1 (ko) * 2004-12-22 2006-08-25 삼성전자주식회사 반도체 장치
KR100754328B1 (ko) * 2005-02-15 2007-08-31 삼성전자주식회사 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치
US7800429B2 (en) * 2006-01-20 2010-09-21 Aeroflex Colorado Springs Inc. Temperature insensitive reference circuit for use in a voltage detection circuit
JP4267006B2 (ja) * 2006-07-24 2009-05-27 エルピーダメモリ株式会社 半導体記憶装置
KR100776762B1 (ko) * 2006-08-11 2007-11-19 주식회사 하이닉스반도체 반도체 메모리 장치
US7474582B2 (en) * 2006-12-12 2009-01-06 Texas Instruments Incorporated Systems and methods for managing power
KR100911865B1 (ko) * 2007-06-27 2009-08-11 주식회사 하이닉스반도체 입력장치를 구비하는 반도체메모리소자
KR100943115B1 (ko) * 2007-07-25 2010-02-18 주식회사 하이닉스반도체 전압 변환 회로 및 이를 구비한 플래시 메모리 소자
JP2010176731A (ja) * 2009-01-27 2010-08-12 Toshiba Corp 不揮発性半導体メモリ
US8289798B2 (en) * 2010-03-17 2012-10-16 International Business Machines Corporation Voltage regulator bypass in memory device
JP5727211B2 (ja) * 2010-12-17 2015-06-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101874408B1 (ko) 2011-11-09 2018-07-05 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US9411406B2 (en) 2013-06-19 2016-08-09 Apple Inc. SRAM regulating retention scheme with discrete switch control and instant reference voltage generation
KR102665270B1 (ko) * 2016-11-09 2024-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102467461B1 (ko) * 2018-05-15 2022-11-17 에스케이하이닉스 주식회사 내부 전압 생성 회로 및 이를 포함하는 메모리 장치
US11271566B2 (en) * 2018-12-14 2022-03-08 Integrated Device Technology, Inc. Digital logic compatible inputs in compound semiconductor circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07234735A (ja) * 1994-02-24 1995-09-05 Fujitsu Ltd 内部電源回路
KR970017589A (ko) * 1995-09-06 1997-04-30 김광호 반도체 메모리 장치의 내부전원전압 발생회로
JPH1186544A (ja) * 1997-09-04 1999-03-30 Mitsubishi Electric Corp 半導体集積回路装置
US6275100B1 (en) * 1996-09-13 2001-08-14 Samsung Electronics Co., Ltd. Reference voltage generators including first and second transistors of same conductivity type and at least one switch
US20010043493A1 (en) * 1999-11-09 2001-11-22 Fujitsu Limited Semiconductor memory device, and method of controlling the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5483152A (en) * 1993-01-12 1996-01-09 United Memories, Inc. Wide range power supply for integrated circuits
US5912856A (en) * 1996-12-30 1999-06-15 Hyundai Electronics Industries Co., Ltd. Internal voltage generating circuit in semiconductor memory device
KR100272508B1 (ko) * 1997-12-12 2000-11-15 김영환 내부전압(vdd) 발생회로
KR100266650B1 (ko) * 1997-12-27 2000-09-15 김영환 반도체 소자의 내부전압 발생회로
US6661279B2 (en) * 2001-04-11 2003-12-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage
JP3524531B2 (ja) * 2001-11-21 2004-05-10 株式会社ルネサステクノロジ 半導体装置
JP3759069B2 (ja) * 2002-05-14 2006-03-22 Ｎｅｃマイクロシステム株式会社 内部電圧制御回路
US6861872B2 (en) * 2003-02-05 2005-03-01 Infineon Technologies Ag Voltage down converter for low voltage operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07234735A (ja) * 1994-02-24 1995-09-05 Fujitsu Ltd 内部電源回路
KR970017589A (ko) * 1995-09-06 1997-04-30 김광호 반도체 메모리 장치의 내부전원전압 발생회로
US6275100B1 (en) * 1996-09-13 2001-08-14 Samsung Electronics Co., Ltd. Reference voltage generators including first and second transistors of same conductivity type and at least one switch
JPH1186544A (ja) * 1997-09-04 1999-03-30 Mitsubishi Electric Corp 半導体集積回路装置
US20010043493A1 (en) * 1999-11-09 2001-11-22 Fujitsu Limited Semiconductor memory device, and method of controlling the same

Also Published As

Publication number Publication date
KR20040006937A (ko) 2004-01-24
US6930948B2 (en) 2005-08-16
US20040017690A1 (en) 2004-01-29

Similar Documents

Publication Publication Date Title
KR100456597B1 (ko) 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로
KR100648537B1 (ko) 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압발생 방법
US5457407A (en) Binary weighted reference circuit for a variable impedance output buffer
KR100276399B1 (ko) 반도체장치
KR100660907B1 (ko) 스탠바이 전류를 감소시키는 내부 기준전압 발생회로 및이를 구비하는 반도체 메모리장치
JP4546333B2 (ja) メモリ装置及びその動作方法
US7298200B2 (en) Voltage generation circuits for supplying an internal voltage to an internal circuit and related methods
KR100566302B1 (ko) 파워업 신호 발생 장치
US8248882B2 (en) Power-up signal generator for use in semiconductor device
KR100724564B1 (ko) 반도체 메모리 장치
KR100361658B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
JPH11232869A (ja) 半導体回路装置
KR100332114B1 (ko) 플래쉬 메모리 소자의 바이어스 레벨 생성회로
KR100676552B1 (ko) 전압 발생기
KR20070079111A (ko) 반도체 메모리 장치의 기준 전압 생성 회로
CN110853684B (zh) 用于向半导体芯片供应电力供应电压的设备
US8000160B2 (en) Semiconductor device and cell plate voltage generating apparatus thereof
KR0152957B1 (ko) 반도체 메모리장치
KR101153793B1 (ko) 내부 전압 발생 장치
US7012840B2 (en) Semiconductor memory device having voltage driving circuit
US7619946B2 (en) Active driver for use in semiconductor device
KR0125079Y1 (ko) 칩 내부소자에 안정된 전원전압을 공급하기 위한 반도체 장치
US20210295897A1 (en) Memory device including data input/output circuit
KR100656426B1 (ko) 반도체 메모리 장치의 내부 전원 생성 회로
KR20230116275A (ko) 전원 배선의 수를 저감하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091016

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee