KR100734076B1 - 초기화 및 파워업 신호 발생 회로 - Google Patents

초기화 및 파워업 신호 발생 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 초기화 및 파워업 신호 발생회로에 관한 것으로, 메모리에 전원이 인가되었을 때 내부적으로 만들어지는 전원 회로들을 안정적으로 초기화 시켜서 내부 회로 동작을 최적화 시킬 수 있다. 상기 목적을 달성하기 위한 본 발명에 의한 파워업 신호 발생 회로는 전원전압(VDD) 전송노드와 파워업신호(pwrup) 전송노드 사이에 접속되며 전원전압검출신호(det)에 의해 상기 전원 전압을 상기 파워업 신호로 스위칭하는 제 1 모스 트랜지스터와, 상기 파워업신호 전송노드와 접지 전압(Vss) 사이에 접속되며 전원전압검출바신호(detb)에 의해 상기 파워업 신호를 상기 접지 전압으로 스위칭하는 제 2 모스 트랜지스터를 구비한 것을 특징으로 한다.

Description

초기화 및 파워업 신호 발생 회로{INITIALIZE AND POWER UP SIGNAL GENERATOR}
도 1은 종래 기술에 따른 파워업 신호 발생회로를 나타낸 회로도
도 2는 본 발명에 의한 파워업 신호 발생회로를 나타낸 회로도
도 3은 도 2에 도시된 각 신호의 동작 파형도
도 4는 본 발명에 의한 고전압(VPP) 초기화 신호 발생회로를 나타낸 회로도
도 5는 본 발명에 의한 백 바이어스 전압(VBB) 초기화 신호 발생회로를 나타낸 회로도
도 6은 도 4 및 도 5에 도시된 각 신호의 동작 파형도
도 7은 본 발명에서 사용한 전원전압검출신호(det)(detb)를 발생하기 위한 전원전압 검출회로를 나타낸 블록도
도 8은 본 발명에서 사용한 클램프 신호(clamp)를 발생하기 위한 백바이어스전압 클램프회로를 나타낸 블록도
도 9는 도 7 및 도 8에 도시된 각 신호의 동작 파형도
* 도면의 주요부분에 대한 부호의 설명 *
20 : 전원전압 레벨 검출부 21 : 인버터
30 : 백 바이어스 전압 클램프부
본 발명은 반도체 메모리 장치의 초기화(Initialize) 및 파워업(Power-up) 신호 발생회로에 관한 것으로, 특히 메모리에 전원이 인가되었을 때 내부적으로 만들어지는 전원 회로들을 안정적으로 초기화 시켜서 내부 회로 동작을 최적화 시킨 초기화 및 파워업 신호 발생회로에 관한 것이다.
일반적으로, 파워업(power up) 신호 발생 회로는 반도체 디바이스에서 파워업(power up)시 회로를 초기화시키는 파워업 신호를 발생하는 회로이다.
도 1은 종래 기술에 따른 파워업 신호 발생회로를 나타낸 회로도이다.
종래의 파워업 신호 발생회로는 도 1에 도시된 바와 같이, 전원 전압(Vdd)을 입력하여 그 전위 레벨을 검출한 신호를 발생하는 레벨 검출부(10)와, 레벨 검출부(10)의 출력단(Nd2)과 파워업 신호(PWRUP)를 출력하는 단자(Nd3) 사이에 접속된 인버터(IN2)로 구성되어 있다.
상기 레벨 검출부(10)는 전원 전압(Vdd) 및 노드(Nd1) 사이에 다이오드 구조로 접속되며 상기 노드(Nd1)로 전원 전압(Vdd)을 공급하는 PMOS 트랜지스터(P1)와, 노드(Nd1)와 접지 전압(Vss) 사이에 접속되며 노드(Nd2)의 신호('하이')에 의해 상기 노드(Nd1)의 전압을 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(N1)와, 상기 노드(Nd2)의 신호('로우')에 의해 상기 전원 전압(Vdd)을 상기 노드(Nd1)로 스위칭하는 PMOS 트랜지스터(P2)와, 상기 노드(Nd1) 및 접지전압(Vss) 사이에 접속된 캐 패시터(C1)와, 상기 노드(Nd1)의 신호를 반전시켜 노드(Nd2)로 전송하는 인버터(IN1)로 구성되어 있다.
먼저, 전원(Power)이 인가(ON) 되었을 때 전원 전압(Vdd)이 일정 기울기를 가지고 상승하게 되면, 상기 캐패시터(C1)와 상기 캐패시터(C2)의 커플링(coupling) 작용으로 인하여 상기 노드(Nd1)는 '로우(Vss)', 상기 노드(Nd2)는 '하이(Vdd)'로 프리차지 된다.
상기 노드(Nd2)의 신호는 상기 NMOS 트랜지스터(N1)의 게이트로 피드백되어 상기 노드(Nd1)를 접지 전압(Vss)으로 풀 다운(pull down) 하게 되고, 다이오드 구조로 접속된 상기 PMOS 트랜지스터(P1)는 전원 전압(Vdd)이 PMOS 트랜지스터(P1)의 문턱 전압(Vth) 이상이 되면 턴온되어 상기 노드(Nd1)를 '하이'로 만든다. 그러므로, 상기 노드(Nd2)는 인버터(IN1)에 의해 '로우' 상태가 되어 상기 NMOS 트랜지스터(N1)를 턴오프시키고 상기 PMOS 트랜지스터(P2)를 턴온시켜 파워업 신호(PWRUP)를 '하이'로 래치(latch)한다. 이때, 파워업 신호(PWRUP)가 '로우'인 구간 동안에 내부 회로를 리세트(reset)하여 준다.
그런데, 상기 구성을 갖는 종래의 파워업 신호 발생회로는 파워업 신호(PWRUP)의 전압레벨이 낮으면 내부 회로가 리세트(reset)되지 않을 수 있으며, 반대로 파워업 신호(PWRUP)의 전압레벨이 높으면 저전압 동작시에 파워업 신호(PWRUP)가 생성되지 않아서 내부 회로를 계속 리세트 할 수가 있다. 그러므로, 종래의 파워업 신호 발생 회로는 적절한 파워업 신호(PWRUP)를 구현하기 위해 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 사이징(sizing)하게 된다. 그럼에도 불구하고, 종래의 파워업신호 발생회로는 온도와 공정 변화에 따라 파워업 신호(PWRUP)가 민감하게 변하되어 불안정한 동작을 유발하는 문제점이 있었다. 또한, 종래의 파워업신호 발생회로는 다수개의 모스(MOS) 트랜지스터와 인버터가 사용되어져서 래이아웃(Layout) 면적을 많이 차지하는 문제점이 있었다.
또한, 종래의 고전압(VPP) 펌핑 회로는 초기화 없이 낮은 레벨(0V)에서부터 펌핑을 시작하기 때문에 전력 소모가 많은 단점이 있었다. 마찬가지로, 백 바이어스 전압(VBB) 클램프 회로의 경우도 초기화 없이 높은 레벨에서부터 펌핑을 시작하기 때문에 펌핑 속도도 길어지고 동작 전류도 많이 소모하게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리에 전원이 인가되었을 때 내부적으로 만들어지는 전원 회로들을 안정적으로 초기화 시켜서 내부 회로 동작을 최적화 시킨 초기화 및 파워업 신호 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 파워업 신호 발생 회로는, 전원전압(VDD) 전송노드와 파워업신호(pwrup) 전송노드 사이에 접속되며 전원전압검출신호(det)에 의해 상기 전원 전압을 상기 파워업 신호로 스위칭하는 제 1 모스 트랜지스터와, 상기 파워업신호 전송노드와 접지 전압(Vss) 사이에 접속되며 전원전압검출바신호(detb)에 의해 상기 파워업 신호를 상기 접지 전압으로 스위칭하는 제 2 모스 트랜지스터를 구비한 것을 특징으로 한다.
상기 제 1 및 제 2 모스 트랜지스터는 N모스 트랜지스터로 각각 구성된 것을 특징으로 한다.
상기 전원전압검출신호(det)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 일정 기울기를 가지고 포지티브 값으로 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때 '로우(0V)' 값을 갖고, 상기 전원전압검출바신호(detb)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 '로우(0V)' 값을 가지다가 상기 전원 전압이 목표값에 도달하였을 때 '하이(VDD)' 값을 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 초기화 신호 발생회로는, 전원전압(VDD) 전송노드와 고전압(VPP) 전송노드 사이에 접속되며 전원전압검출신호(det)에 의해 상기 전원 전압을 상기 고전압 전송노드로 스위칭하여 상기 고전압 전송노드를 '전원전압(VDD) - 문턱전압(Vt)' 값으로 초기화시키는 모스 트랜지스터를 구비한 것을 특징으로 한다.
상기 모스 트랜지스터는 N모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 전원전압검출신호(det)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 일정 기울기를 가지고 포지티브 값으로 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때 '로우(0V)' 값을 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 초기화 신호 발생회로는, 전원전압검출신호(det) 전송노드와 백 바이어스 전압(VBB) 전송노드 사이에 커패시터 구 조로 접속되며 전원전압검출신호(det)에 의해 상기 백 바이어스 전압(VBB) 전송노드를 '네가티브(-) 문턱전압(Vt)' 값으로 초기화시키는 제 1 모스 트랜지스터와, 상기 백 바이어스 전압(VBB) 전송노드와 접지 전압(Vss) 사이에 접속되며 클램프 신호(clamp)에 의해 상기 백 바이어스 전압(VBB)을 상기 접지 전압으로 스위칭하는 제 2 모스 트랜지스터를 구비한 것을 특징으로 한다.
상기 제 1 및 제 2 모스 트랜지스터는 N모스 트랜지스터로 각각 구성된 것을 특징으로 한다.
상기 전원전압검출신호(det)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 일정 기울기를 가지고 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때 '로우' 값을 갖는 것을 특징으로 한다.
상기 클램프 신호(clamp)는 상기 전원 전압이 목표값에 도달하기 직전 일정 구간동안에는 일정 기울기를 가지고 포지티브 값으로 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때에는 일정 기울기를 가지고 네가티브 값으로 서서히 감소하다가 일정 레벨 이후부터는 일정한 네가티브 전압을 갖는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 파워업 신호 발생회로를 나타낸 회로도이다. 상기 파워업 신호 발생회로는 도시된 바와 같이, 전원전압(VDD) 전송노드와 파워업신호(pwrup) 전송노드 사이에 접속되며 전원전압검출신호(det)에 의해 스위칭되는 N모스 트랜지스터(N1)와, 상기 파워업신호(pwrup) 전송노드와 접지 전압(Vss) 사이에 접속되며 전원전압검출바신호(detb)에 의해 스위칭되는 N모스 트랜지스터(N2)로 구성된다.
도시된 바와 같이, 상기 N모스 트랜지스터(N1)는 상기 전원전압검출신호(det)가 '하이' 레벨을 가질 때 전원 전압(VDD)을 파워업 신호(pwrup)에 전달하는 역할을 한다. 그리고, 상기 N모스 트랜지스터(N2)는 상기 전원전압검출신호(detb)가 '하이' 레벨을 가질 때 상기 파워업 신호(pwrup)를 접지 전압(Vss)으로 방출하는 역할을 한다.
즉, 전원 전압(VDD)이 목표값에 도달할 때 상기 전원전압검출신호(det)는 '로우' 레벨이 되어 전원 전압(VDD)이 파워업 신호(pwrup)에 전달되는 것을 막아준다. 이때, 상기 전원전압검출바신호(detb)는 '하이'가 되어 상기 N모스 트랜지스터(N2)를 통해 상기 파워업 신호(perup)를 접지 전압(Vss)으로 방출시킨다.
도 3은 도 2에 도시된 각 신호의 동작을 파형도로 나타낸 것이다. 도시된 바와 같이, 전원전압검출신호(det)에 의해 파워업 신호(pwrup)는 상기 N모스 트랜지스터(N1)를 통해 전달된 전원 전압(VDD)에 의해 'VDD - Vt'값을 가지게 된다. 상기 전원전압검출신호(det)가 '로우'가 되면 상기 파워업 신호(pwrup)는 더이상 전원 전압(VDD)의 영향을 받지 않으며, 상기 전원전압검출바신호(detb)에 의해 턴온된 상기 N모스 트랜지스터(N2)를 통해 접지 전압(Vss)으로 방출된다.
도 4는 본 발명에 의한 고전압(VPP) 초기화 신호 발생회로를 나타낸 것이다. 상기 VPP 초기화 신호 발생회로는 전원전압(VDD) 전송노드와 고전압(VPP) 전송노드 사이에 접속되며 전원전압검출신호(det)에 의해 스위칭되는 N모스 트랜지스터(N3)로 구성된다.
도시된 바와 같이, 상기 N모스 트랜지스터(N3)는 상기 전원전압검출신호(det)가 '하이' 레벨을 가질 때 전원 전압(VDD)을 고전압(VPP)에 전달하는 역할을 한다.
도 6에 나타낸 동작 파형도와 같이, 전원 전압(VDD)이 목표값에 도달할 때까지 상기 전원전압검출신호(det)는 상기 전원 전압(VDD)과 동일한 기울기로 상승하여 상기 N모스 트랜지스터(N3)를 턴온시킴으로써, 고전압(VPP) 레벨을 'VDD - Vt' 전압으로 공급하여 초기화시켜 준다.
도 5는 본 발명에 의한 백 바이어스 전압(VBB) 초기화 신호 발생회로를 나타낸 회로도이다. 상기 백 바이어스 전압(VBB) 초기화 신호 발생회로는 도시된 바와 같이, 상기 전원전압검출신호(det)와 백바이어스전압 전송노드(VBB) 사이에 커패시터 구조로 접속되며 전원전압검출신호(det)에 의해 상기 백바이어스전압(VBB)을 네가티브(-) 문턱 전압(Vt)만큼 펌핑시켜 초기화하는 P모스 트랜지스터(P1)와, 상기 백 바이어스 전압(VBB) 전송노드와 접지 전압(Vss) 사이에 접속되며 클램프 신호(clamp)에 의해 스위칭되는 N모스 트랜지스터(N4)로 구성된다.
도 6에 나타낸 동작 파형도와 같이, 상기 P모스 트랜지스터(P1)는 상기 전원전압검출신호(det)가 '로우' 레벨을 가질 때 상기 백 바이어스 전압(VBB)을 네가티브(-) 문턱 전압(Vt)으로 펌핑시켜 초기화한다. 그리고, 상기 N모스 트랜지스터(N4)는 상기 클램프 신호(clamp)가 '하이' 레벨을 가질 때 상기 파워업 신호(pwrup)를 접지 전압(Vss)으로 방출하는 역할을 한다.
즉, 전원 전압(VDD)이 목표값에 도달할 때 상기 전원전압검출신호(det)는 '로우' 레벨이 되어 상기 백 바이어스 전압(VBB)을 더 이상 펌핑하지 못하도록 막아준다. 이때, 상기 클램프 신호(clamp)는 '하이'가 되어 상기 N모스 트랜지스터(N4)를 통해 상기 백 바이어스 전압(VBB)을 접지 전압(Vss)으로 방출시킨다.
도 7은 본 발명에서 사용한 전원전압검출신호(det)(detb)를 발생하기 위한 전원전압 검출회로를 나타낸 블록도이다.
상기 전원전압(VDD) 검출회로는 전원 전압(VDD)을 수신하여 전압 레벨을 검출한 신호(det)를 발생하는 VDD 레벨 검출부(20)와, 상기 VDD 레벨 검출부(20)로부터 출력된 검출 신호(det)를 반전시켜 출력 신호(detb)를 발생하는 인버터(21)로 구성된다. 상기 전원전압(VDD) 검출회로는 도 9에 도시된 바와 같이, 전원 전압(VDD)이 목표값에 도달할 때 '로우'로 전이되는 검출 신호(det)와, '하이'로 전이되는 검출 신호(detb)를 발생한다.
도 8은 본 발명에서 사용한 클램프 신호(clamp)를 발생하기 위한 백바이어스전압 클램프회로를 나타낸 블록도이다.
상기 백 바이어스 전압(VBB) 클램프 회로는 도 9에 도시된 바와 같이, 상기 전원전압검출신호(det)(detb)에 의해 동작되며 백 바이어스 전압(VBB)의 전압 레벨이 일정 레벨 이하로 떨어지는 것을 검출한 신호(clamp)를 발생한다.
이상에서 설명한 바와 같이, 본 발명의 초기화 및 파워업 신호 발생 회로에 의하면, 메모리에 전원이 인가되었을 때 내부적으로 만들어지는 전원 회로들을 안정적으로 초기화 시켜서 내부 회로 동작을 최적화 시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 반도체 메모리 장치의 파워업 신호 발생회로에 있어서,
    전원전압(VDD) 전송노드와 파워업신호(pwrup) 전송노드 사이에 접속되며 전원전압검출신호(det)에 의해 상기 전원 전압을 상기 파워업 신호로 스위칭하는 제 1 모스 트랜지스터와,
    상기 파워업신호 전송노드와 접지 전압(Vss) 사이에 접속되며 전원전압검출바신호(detb)에 의해 상기 파워업 신호를 상기 접지 전압으로 스위칭하는 제 2 모스 트랜지스터를 구비한 것을 특징으로 하는 파워업 신호 발생회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 모스 트랜지스터는 N모스 트랜지스터로 각각 구성된 것을 특징으로 하는 파워업 신호 발생회로.
  3. 제 1 항에 있어서,
    상기 전원전압검출신호(det)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 일정 기울기를 가지고 포지티브 값으로 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때 '로우(0V)' 값을 갖고,
    상기 전원전압검출바신호(detb)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 '로우(0V)' 값을 가지다가 상기 전원 전압이 목표값에 도달하였을 때 ' 하이(VDD)' 값을 갖는 것을 특징으로 하는 파워업 신호 발생회로.
  4. 반도체 메모리 장치의 초기화 신호 발생회로에 있어서,
    전원전압(VDD) 전송노드와 고전압(VPP) 전송노드 사이에 접속되며 전원전압검출신호(det)에 의해 상기 전원 전압을 상기 고전압 전송노드로 스위칭하여 상기 고전압 전송노드를 '전원전압(VDD) - 문턱전압(Vt)' 값으로 초기화시키는 모스 트랜지스터를 구비한 것을 특징으로 하는 초기화 신호 발생회로.
  5. 제 4 항에 있어서,
    상기 모스 트랜지스터는 N모스 트랜지스터로 구성된 것을 특징으로 하는 초기화 신호 발생회로.
  6. 제 4 항에 있어서,
    상기 전원전압검출신호(det)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 일정 기울기를 가지고 포지티브 값으로 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때 '로우(0V)' 값을 갖는 것을 특징으로 하는 초기화 신호 발생회로.
  7. 반도체 메모리 장치의 초기화 신호 발생회로에 있어서,
    전원전압검출신호(det) 전송노드와 백 바이어스 전압(VBB) 전송노드 사이에 커패시터 구조로 접속되며 전원전압검출신호(det)에 의해 상기 백 바이어스 전압(VBB) 전송노드를 '네가티브(-) 문턱전압(Vt)' 값으로 초기화시키는 제 1 모스 트랜지스터와,
    상기 백 바이어스 전압(VBB) 전송노드와 접지 전압(Vss) 사이에 접속되며 클램프 신호(clamp)에 의해 상기 백 바이어스 전압(VBB)을 상기 접지 전압으로 스위칭하는 제 2 모스 트랜지스터를 구비한 것을 특징으로 하는 초기화 신호 발생회로.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 모스 트랜지스터는 N모스 트랜지스터로 각각 구성된 것을 특징으로 하는 초기화 신호 발생회로.
  9. 제 7 항에 있어서,
    상기 전원전압검출신호(det)는 상기 전원 전압이 목표값에 도달하기 전 구간에서는 일정 기울기를 가지고 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때 '로우' 값을 갖는 것을 특징으로 하는 초기화 신호 발생회로.
  10. 제 7 항에 있어서,
    상기 클램프 신호(clamp)는 상기 전원 전압이 목표값에 도달하기 직전 일정 구간동안에는 일정 기울기를 가지고 포지티브 값으로 서서히 증가하다가 상기 전원 전압이 목표값에 도달하였을 때에는 일정 기울기를 가지고 네가티브 값으로 서서히 감소하다가 일정 레벨 이후부터는 일정한 네가티브 전압을 갖는 것을 특징으로 하는 초기화 신호 발생회로.
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