KR100240423B1 - 반도체 장치의 레벨 검출 회로 - Google Patents

반도체 장치의 레벨 검출 회로 Download PDF

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KR100240423B1 KR1019970003589A KR19970003589A KR100240423B1 KR 100240423 B1 KR100240423 B1 KR 100240423B1 KR 1019970003589 A KR1019970003589 A KR 1019970003589A KR 19970003589 A KR19970003589 A KR 19970003589A KR 100240423 B1 KR100240423 B1 KR 100240423B1
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Abstract

파워-업시 반도체 장치를 안정적으로 동작시키기 위한 반도체 장치의 레벨 검출 회로는, 입력 신호의 전압 레벨이 소정의 기준 전압 레벨보다 낮은 때 소정의 제 1 전압 레벨의 검출 신호를 발생하고 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮지 않을 때 소정의 제 2 전압 레벨의 상기 검출 신호를 발생하는 레벨 검출 회로 및; 상기 레벨 검출 회로로부터 상기 제 1 전압 레벨의 상기 검출 신호가 인가될 때 소정의 제 2 전압 레벨의 출력 신호를 발생하고, 상기 레벨 검출 회로로부터 상기 제 2 전압 레벨의 상기 검출 신호가 인가될 때 상기 입력 신호의 파형과 동일한 파형의 상기 출력 신호를 발생시키는 출력 구동 회로를 포함한다.

Description

반도체 장치의 레벨 검출 회로
본 발명은 반도체 장치레벨 검출 회로에 관한 것으로서, 더 구체적으로는 반도체 장치에 내장되며 파워-업시 반도체 장치를 안정적으로 동작시키기 위한 반도체 장치의 파워-업 검출 회로에 관한 것이다.
반도체 메모리 장치에 파워가 인가되면 칩의 보다 안정적인 동작을 위해 전원전압이 미리 설정된 기준 전압 레벨 이상이 될 때 칩이 동작하도록 하고 있다. 이러한 역할을 하는 파워-업 검출 회로의 출력 신호(VCCH)는 입력/출력 회로로 인가되어 전원전압 인가시 발생할 수 있는 불필요한 동작에 의한 과다전류(In-Rush current)를 막아준다. 그리고, 칩 내부의 다양한 신호발생기들 및 래치단들에 상기 검출 회로의 출력 신호(VCCH)가 인가되어 초기 상태를 설정하는 등 전원전압 인가시 유발될 수 있는 칩의 불안정한 동작을 막아준다.
반도체 메모리 장치의 파워-업 검출 회로는 내부 전원전압이 미리 설정된 기준전압 이상이 되면 상기 출력 신호(VCCH)가 활성화되어 칩이 동작을 시작하게 된다. 그리고, 상기 내부 전원전압이 상기 기준전압 레벨 이하가 되면 상기 출력 신호(VCCH)가 비활성화된다. 상기 출력 신호(VCCH)가 활성화되는 기준 전압 레벨(Va)이 내부 전원전압의 클램프 레벨(clamp level)에 너무 가깝게 되면 상기 출력 신호(VCCH)가 칩의 저전압 마진(Low Vcc margin)에 제한을 주게된다. 그리고, 상기 출력 신호(VCCH)가 활성화되는 기준 전압 레벨(Va)이 상기 내부 전원전압의 클램프 레벨보다 너무 낮게 설정되면 전원전압 인가시 칩의 안정적인 동작을 보장하지 못하게 된다.
도 1A 내지 도 1B에는 종래 기술에 따른 동작 특성 및 문제점을 보여주는 도면이 도시되어 있다.
종래 파워-업 검출 회로에서, 출력 신호(VCCH)가 활성화되는 기준 전압 레벨(Va)보다 내부 전원전압 레벨(VINT)이 낮게 되면 칩의 안정적인 동작을 보장하지 못하게 된다. 특히, 저전압(Low Vcc)에서 셀프 리플레쉬(self reflesh) 동작이 요구되는 저전압 반도체 메모리 장치에 있어서 상기 출력 신호(VCCH)가 활성화되는 상기 기준 전원 전압 레벨(Va)을 적정 레벨까지 높게 설정할 수 없게된다. 칩이 동작하는 동안 활성화 상태를 유지해야 하는 상기 출력 신호(VCCH)가 셀프 리플레쉬 동작시 전력 소모를 줄이기 위해 낮추어진 내부 전원전압(VINT)에 의해 비활성화되어 마스터 클럭(Master clock,
Figure kpo00001
)을 비활성화시켜 셀프 리플레쉬 동작을 빠져나오는 오동작이 발생하는 문제점이 생겼다.
도 2A 내지 도 2B에는 도 1의 이전 기술을 개선한 종래의 동작 특성 및 문제점을 보여주는 도면이 도시되어 있다. 종래의 반도체 장치의 파워-업 검출 회로에 따르면, 파워-업 검출 회로의 출력 신호(VCCH)는 내부 전원전압(VINT)이 제 1 기준 전압 레벨(Va)보다 높은 전압 레벨에서 활성화된다. 그리고, 상기 출력 신호(VCCH)가 제 2 기준 전압 레벨(Vi)보다 낮은 내부 전원전압 레벨에서 비활성화되도록 구현되었다.
그러나, 상술한 바와같은 종래 반도체 장치의 파워-업 검출 회로에 의하면, 내부 전원전압(VINT)이 특정 노이즈에 의해 변동이 생기거나 셀프 리플레쉬 모드와 같은 저전압 동작시 상기 내부 전원전압(VINT)이 하강하게 된다. 이러한 경우, 상기 내부 전원전압(VINT)이 일시적으로 상기 제 2 기준 전압 레벨(Vi)보다 낮게 되어 셀프 리플레쉬 동작을 빠져나오는 오동작이 발생하는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 내부 전원 전압 레벨이 기준 전압 레벨로 상승하는 동안 초기 상태가 설정되어야만하는 회로들의 초기 상태를 설정하고, 이후 상기 내부 전원 전압의 파형과 동일한 출력신호를 발생하며 상기 전원전압이 인가되지 않을 경우에만 상기 출력 신호가 비활성화되는 반도체 장치의 파워-업시 전원 전압의 레벨을 검출하는 회로를 제공하는데 있다.
도 1A 내지 도 1B는 종래 기술에 따른 동작 특성 및 문제점을 보여주는 도면;
도 2A 내지 도 2B는 도 1의 이전 기술을 개선한 종래 반도체 장치의 레벨 검출 회로에 따른 동작 특성 및 문제점을 보여주는 도면;
도 3는 본 발명에 따른 반도체 장치의 레벨 검출 회로를 보여주는 회로도;
도 4은 본 발명에 따른 동작 특성을 보여주는 도면;
도 5A 내지 도 5B는 내부 전원전압 레벨의 변화에 따른 도 3의 기준 전압 발생 수단의 출력단과 반전 수단의 출력단의 전압 레벨의 변화를 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
100 : 레벨 검출부 120 : 제 1 스위칭부
140 : 기준 전압 발생부 160 : 반전부
200 : 출력 구동부 240 : 제 2 스위칭부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 입력 신호의 전압 레벨이 소정의 기준 전압 레벨보다 낮은 때 소정의 제 1 전압 레벨의 검출 신호를 발생하고 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮지 않을 때 소정의 제 2 전압 레벨의 상기 검출 신호를 발생하는 레벨 검출 수단 및; 상기 레벨 검출 수단으로부터 상기 제 1 전압 레벨의 상기 검출 신호가 인가될 때 소정의 제 2 전압 레벨의 출력 신호를 발생하고, 상기 레벨 검출 수단으로부터 상기 제 2 전압 레벨의 상기 검출 신호가 인가될 때 상기 입력 신호의 파형과 동일한 파형의 상기 출력 신호를 발생시키는 출력 구동 수단을 포함한다.
이 실시예에 있어서, 상기 레벨 검출 수단은; 전원 전압이 인가되는 제 1 입력 단자에 일단이 접속되고, 소정의 전압 신호가 게이팅되는 제 1 스위칭 수단과, 상기 제 1 스위칭 수단에 접속되는 액티브 로드 수단과, 상기 액티브 로드 수단과 접지 전압이 인가되는 제 2 입력 단자 사이에 접속되는 저항 수단과, 상기 액티브 로드 수단의 일단에 게이팅되며 상기 제 1 스위칭 수단의 타단에 접속되는 반전 수단을 포함한다.
이 실시예에 있어서, 상기 반전 수단(140)은; 제 1 노드에 접속되는 게이트와, 상기 제 1 스위칭 수단에 접속되는 소오스 및, 제 2 노드에 접속된 드레인을 갖는 제 1 풀업 트랜지스터와, 상기 제 1 노드에 접속되는 게이트와, 상기 제 2 노드에 접속되는 드레인 및, 상기 제 2 입력 단자에 접속되는 소오스를 갖는 제 1 풀다운 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 풀업 트랜지스터는, 인헨스먼트형 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 풀다운 트랜지스터는, 인헨스먼트형 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 출력 구동 수단은; 상기 반전 수단의 출력 단자에 게이팅되는 구동 수단과, 상기 구동 수단의 출력단자에 게이팅되며 상기 반전 수단의 출력단자에 일단이 접속되는 제 2 스위칭 수단으로 구성된다.
이 실시예에 있어서, 상기 구동 수단은; 상기 반전 수단의 출력 단자에 접속되는 게이트와, 상기 제 1 입력 단자에 접속되는 소오스 및, 상기 출력 신호의 출력을 위한 출력 단자에 접속되는 드레인을 갖는 제 2 풀업 트랜지스터와, 상기 반전 수단의 출력 단자에 접속되는 게이트와, 상기 출력 신호의 출력을 위한 상기 출력 단자에 접속되는 드레인 및, 상기 제 2 입력 단자에 접속되는 소오스를 갖는 제 2 풀다운 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 2 풀업 트랜지스터는, 인헨스먼트형 PMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 2 풀다운 트랜지스터는, 인헨스먼트형 NMOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 2 스위칭 수단은, 인헨스먼트형 NMOS 트랜지스터로 구성된다.
본 발명의 다른 특징에 의하면, 입력 신호의 전압 레벨과 소정의 기준 전압 레벨을 비교하고, 그 결과에 따라 출력 신호를 발생하는 반도체 장치의 레벨 검출 회로에 있어서, 상기 입력 신호가 인가될 때 상기 출력 신호에 응답하여 소정의 전류를 흘려주는 제 1 스위칭 수단과; 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮은 때 소정의 제 1 전압 레벨의 기준 전압 신호를 발생하고, 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮지 않을 때 소정의 제 2 전압 레벨의 상기 기준 전압 신호를 발생하는 기준 전압 발생 수단과; 상기 기준 전압 발생 수단으로부터 제 1 전압 레벨의 상기 기준 전압 신호가 인가될 때 제 2 전압 레벨의 반전 신호를 발생하고, 상기 기준 전압 발생 수단으로부터 제 2 전압 레벨의 상기 기준 전압 신호가 인가될 때 상기 제 1 전압 레벨의 상기 반전 신호를 발생하는 반전 수단과; 상기 반전 수단으로부터 제 2 전압 레벨의 상기 반전 신호가 인가될 때 제 1 전압 레벨의 상기 출력 신호를 발생하고, 상기 반전 수단으로부터 제 1 전압 레벨의 상기 반전 신호가 인가될 때 상기 입력 신호의 파형과 동일한 파형의 상기 출력 신호를 발생함과 아울러 상기 제 1 스위칭 수단을 비활성화시키는 구동 수단과; 상기 입력 신호의 파형과 동일한 파형의 상기 출력 신호가 출력될 때 상기 구동 수단의 입력단을 제 1 전압 레벨로 유지시키는 스위칭 수단을 포함한다.
이와같은 회로에 의해서, 동작이 안정되고 노이즈 면역성이 뛰어나며 출력신호가 활성화된 후 전류 패스를 차단하여 전류 소모를 줄일 수 있을 뿐만아니라 입력 전압의 파형과 동일한 출력신호를 발생하여 입력 전압이 저전압 레벨로 하강하더라도 출력 신호가 계속해서 활성화 상태를 유지할 수 있도록 함으로써 칩의 저전력 동작을 보장할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 상세히 설명한다.
도 3를 참조하면, 본 발명의 신규한 반도체 장치의 파워-업 검출 회로는 입력 전압(VINT, 또는 내부 전원전압)이 미리 설정된 기준 전압 레벨(Va)로 도달하기 이전에 논리 '로우' 레벨의 출력 신호(VCCH)를 발생한다. 상기 출력 신호(VCCH)가 논리 '로우' 레벨로 유지되는 동안에는 파워-업시 초기 상태가 설정되어야만 하는 소정 회로들의 초기 상태를 설정하게 된다. 그리고, 상기 입력 전압(VINT)이 상기 기준전압 레벨(Va)로 도달한 이후 상기 입력 전압(Va)의 파형과 동일한 상기 출력 신호(VCCH)를 발생한다. 이때 상기 입력 전압(VINT)의 파형과 동일한 레벨(또는 파형으)로 활성화된 상기 출력 신호(VCCH)가 궤환(피드백, feedback)되는 레벨 검출부(100)는 비활성화(disable)되어 전류 소모를 줄이게 된다.
반면 상기 입력 전압(VINT)의 파형과 동일한 파형의 상기 출력 신호(VCCH)가 피드백되어 인가되는 NMOS 트랜지스터(240)는 활성화되어 구동부(220)의 입력단을 논리 '로우' 레벨로 유지시킨다. 이로써, 상기 구동부(220)와 상기 NMOS 트랜지스터(240)는 상기 출력 신호(VCCH)가 계속해서 상기 입력 전압(VCCH)의 파형과 동일한 파형으로 출력되도록 래치를 구성하게 된다. 상기 출력 신호(VCCH)가 상기 입력 전압(VINT)의 파형을 따라 움지이기 때문에 상기 출력 신호(VCCH)는 상기 입력 전압(VINT) 오프시에만 비활성화된다. 따라서, 상기 입력 전압(VINT)이 셀프 리플레쉬 동작시 저전압 레벨로 하강하더라도 마스터 클럭이 비활성화되어 셀프 리플레쉬 동작을 빠져나오게 되는 오동작(malfunction)을 방지할 수 있다.
도 3에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 파워-업 검출 회로의 구성을 보여주는 회로도가 도시되어 있다.
도 3에 도시된 반도체 장치의 파워-업 검출 회로는 레벨 검출부(100)와 출력 구동부(200)로 구성되어 있다. 상기 레벨 검출 수단(100)은 입력 전압(VINT 이하, 내부 전원전압으로 칭한다.)이 소정의 기준 전압 레벨(Va)보다 낮은 때 논리 '하이' 레벨의 검출 신호(S_DET)를 발생한다. 그리고, 상기 내부 전원전압(VINT)이 상기 기준 전압 레벨(Va)보다 낮지 않을 때 논리 '로우' 레벨의 상기 검출 신호(S_DET)를 출력한다. 상기 레벨 검출부(100)는 스위칭부(120), 기준 전압 발생부(140), 그리고 반전부(160)로 이루어졌다.
상기 스위칭부(120)는 상기 내부 전원전압(VINT)이 인가될 때 상기 출력 구동부(200)로부터 인가되는 소정 레벨의 출력 신호(VCCH)에 응답하여 소정의 전류를 흘려준다. 상기 출력 신호(VCCH)가 논리 '로우' 레벨로 인가되면 상기 스위칭부(120)는 활성화되고 상기 출력 신호(VCCH)가 논리 '하이' 레벨로 인가되면 상기 스위칭부(120)는 비활성화된다. 그리고, 상기 스위칭부(120)는 인헨스먼트형 PMOS 트랜지스터들(40, 41)로 이루어졌다.
상기 기준 전압 발생부(140)는 상기 스위칭부(120)를 통해 공급되는 소정의 전류량에 따라 상기 내부 전원전압(VINT)을 분배한 소정의 기준 전압 신호(S_VREF)를 발생한다. 상기 기준 전압 발생부(140)는 액티브 로드(42)와 저항(43)으로 이루어졌다. 상기 액티브 로드(42)는 노드 (N1)에 게이트와 드레인이 상호 접속되고 소오스로 소정의 전류가 공급되는 PMOS 트랜지스터로 구성되어 있다. 상기 내부 전원전압(VINT)이 인가될 때 상기 액티브 로드(42)의 턴-온 저항은 매우 크기 때문에 상기 기준 전압 신호(S_VREF)는 논리 '로우' 레벨로 발생된다.
반면, 상기 내부 전원전압(VINT)이 점차 증가함에 따라 상기 액티브 로드(42)의 턴-온 저항은 점차 작아져 상기 내부 전원전압(VINT)이 대부분 상기 저항(43)에 분배된다. 이로인해, 상기 기준 전압 발생부(140)는 논리 '하이' 레벨의 상기 기준 전압 신호(S_VERF)를 발생한다.
상기 반전부(160)는 상기 기준 전압 신호(S_VREF)가 논리 '로우' 레벨로 인가되면 하이 레벨이 반전 신호(S_DET 또는 검출신호)를 발생한다. 그리고, 상기 기준 전압 신호(S_VREF)가 논리 '하이' 레벨로 인가되면 상기 반전부(160)는 논리 '로우' 레벨의 상기 반전 신호(S_DET)를 발생한다. 상기 반전부(160)는 풀업용 PMOS 트랜지스터(44)와 풀다운용 NMOS 트랜지스터(45)로 이루어진 CMOS 인버터로 구비되어 있다.
상기 출력 구동부(200)는 상기 레벨 검출부(100)로부터 논리 '하이' 레벨의 상기 검출 신호(S_DET, 또는 반전 신호)가 인가될 때 논리 '로우' 레벨의 상기 출력 신호(VCCH)를 발생한다. 상기 레벨 검출부(100)로부터 논리 '로우' 레벨의 상기 검출 신호(S_DET, 또는 반전 신호)가 인가될 때 상기 내부 전원전압(VINT)의 파형과 동일한 파형의 상기 출력 신호(VCCH)를 발생함과 아울러 상기 레벨 검출부(100)를 비활성화시킨다. 상기 출력 구동부(200)는 구동부(220)와 NMOS 트랜지스터(240)로 이루어진 래치단으로 구성되어 있다.
상기 구동부(220)는 풀업용 PMOS 트랜지스터(46)와 풀다운용 NMOS 트랜지스터(47)로 이루어진 CMOS 인버터로 구비되어 있다. 상기 NMOS 트랜지스터(240)는 상기 내부 전원전압(VINT)의 파형과 동일한 파형의 상기 출력 신호(VCCH)가 인가될 때 상기 구동부(220)의 입력단을 접지전압(Vss)이 인가되는 접지단자(2)로 연결한다. 이로인해, 상기 구동부(220)와 상기 NMOS 트랜지스터(240)는 상기 출력 신호(VCCH)가 상기 내부 전원전압(VINT)의 파형과 동일할 경우 래치를 이루게 된다.
도 4에는 본 발명에 따른 동작 특성을 보여주는 도면이 도시되어 있다.
도 5A 내지 도 5B에는 내부 전원전압 레벨의 변화에 따른 도 3의 기준 전압 발생 수단의 출력단과 반전 수단의 출력단의 전압 레벨의 변화를 시뮬레이션한 도면이 도시되어 있다. 도 3 내지 도 5를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.
도 4에 도시된 바와같이, 외부로부터 전원전압(VINT)이 인가될 때 출력 구동부(200)로부터 발생되는 출력 신호(VCCH)는 논리 '로우' 레벨이며 이에 따라 레벨 검출부(100)가 활성화된다. 즉, 논리 '로우' 레벨의 상기 출력 신호(VCCH)가 스위칭부(120)의 PMOS 트랜지스터들(40, 41)로 인가되면 상기 트랜지스터들(40, 41)은 턴-온되어 상기 내부 전원전압(VINT)으로부터 소정량의 전류를 흘려주게 된다. 상기 내부 전원전압(VINT) 인가시 상기 스위칭 수단(120)을 통해 소정량의 전류가 기준 전압 발생부(140)로 공급되면 상기 기준 전압 발생부(140)의 액티브 로드(42)의 턴-온 저항이 크기 때문에 기준 전압 신호(S_VREF)는 논리 '로우' 레벨로 발생된다.
그리고, 논리 '로우' 레벨의 상기 기준 전압 신호(VREF)가 반전부(160)에 인가되면 상기 반전부(160)의 풀업용 PMOS 트랜지스터(44)가 턴-온된다. 이로인해, 상기 반전부(160)으로부터 발생되는 검출 신호(S_DET, 또는 반전 신호)는 내부 전원전압(VINT)의 파형을 따라 이동하여 구동부(220)의 NMOS 트랜지스터(47)를 턴-온시키게 된다. 이로써 상기 출력 신호(VCCH)는 논리 '로우' 레벨이 된다.
점차적으로 상기 내부 전원전압(VINT)이 증가함에 따라 상기 액티브 로드(42)의 턴-온 저항이 작아져 노드 1은 논리 '하이' 레벨이 된다. 즉 상기 내부 전원전압(VINT)이 미리 설정된 기준 전압 레벨(Va)에 도달하게 되면 상기 기준 전압 발생부(140)를 통해 노드 1의 전압 레벨이 상기 반전부(160)의 NMOS 트랜지스터(45)의 문턱전압보다 높게 되어 상기 트랜지스터(45)가 턴-온된다. 상기 트랜지스터(45)를 통해 구동부(220)의 입력단은 논리 '로우' 레벨이 되며, 이에따라 상기 구동부(220)의 PMOS 트랜지스터(46)가 턴-온된다.
따라서, 상기 출력 신호(VCCH)는 상기 내부 전원전압(VINT)의 파형과 동일한 파형으로 발생된다. 논리 '하이' 레벨의 상기 출력 신호(VINT)가 피드백되는 상기 스위칭부(120)는 비활성되며 이에따라 레벨 검출부(100) 역시 비활성화되어 전류 소모가 줄어든다. 그리고, 상기 내부 전원전압(VINT)의 파형과 동일한 파형의 상기 출력 신호(VCCH)가 인가되는 NMOS 트랜지스터(240)는 턴-온된다. 이로인해, 상기 구동부(220)의 입력단은 접지전압(Vss) 즉, 논리 '로우' 레벨이 된다.
다시말해서, 상기 출력 신호(VCCH)가 상기 내부 전원신호(VINT)의 파형과 동일한 파형이 되면 상기 구동부(220)외 상기 NMOS 트랜지스터(240)는 래치를 구성하여 상기 구동부(220)의 입력단을 논리 '로우' 레벨로 래치시킨다. 따라서, 상기 내부 전원전압(VINT)이 노이즈 또는 셀프 리플레쉬 동작과 같은 저전압 레벨로 떨어지더라도 상기 출력 신호(VCCH)는 비활성화되지 않는다. 결국, 저전압 레벨로 내부 전원전압(VINT)이 감압되더라도 상기 출력 신호(VCCH)는 계속 활성화 상태로 유지되어 칩의 저전력 동작을 보장하게 된다.
상기한 바와같이, 종래의 파워-업 검출 회로에 있어서, 내부 전원전압이 미리 설정된 기준 전압 레벨로 도달하기 이전에 논리 '로우' 레벨의 출력 신호를 발생함으로써 초기 상태가 설정되어야만 하는 회로들의 초기 상태를 설정한다. 이후 노이즈 또는 셀프 리플레쉬 모드와 같은 저전압 동작시 상기 내부 전원전압이 상기 기준 전압 레벨보다 낮아지게 되어 셀프 리플레쉬 동작을 빠져나와 오동작하였다.
본 발명의 파워-업 검출 회로에 있어서, 내부 전원전압이 미리 설정된 기준 전압 레벨보다 낮은 구간에서는 논리 '로우' 레벨의 출력 신호에 따라 파워-업시 초기 상태가 설정되어야만 하는 회로들의 초기 상태를 설정하게 된다. 그리고, 인가되는 내부 전원전압이 상기 기준 전압 레벨로 도달하게 되면 이후 상기 내부 전원전압의 파형과 동일한 출력 신호를 발생하며 상기 출력 신호를 레벨 검출부로 피드백시켜 상기 레벨 검출부를 비활성화시킨다. 이로인해, 상기 레벨 검출부에 의해 소모되는 전류를 방지할 수 있다.
그리고, 상기 내부 전원전압의 파형과 동일한 출력 신호가 피드백되어 인가되는 스위칭부가 활성화되어 상기 구동부의 입력단을 논리 '로우' 레벨로 래치시킨다. 이로써 상기 내부 전원전압이 노이즈 또는 셀프 리플레쉬 동작과 같은 저전압 레벨로 하강하더라도 상기 출력 신호는 계속 활성화되어 셀프 리플레쉬 동작을 빠져나오는 오동작을 방지할 수 있다.

Claims (11)

  1. 입력 신호의 전압 레벨이 소정의 기준 전압 레벨보다 낮은 때 소정의 제 1 전압 레벨의 검출 신호를 발생하고 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮지 않을 때 소정의 제 2 전압 레벨의 상기 검출 신호를 발생하는 레벨 검출 수단 및;
    상기 레벨 검출 수단으로부터 상기 제 1 전압 레벨의 상기 검출 신호가 인가될 때 소정의 제 2 전압 레벨의 출력 신호를 발생하고, 상기 레벨 검출 수단으로부터 상기 제 2 전압 레벨의 상기 검출 신호가 인가될 때 상기 입력 신호의 파형과 동일한 파형의 상기 출력 신호를 발생시키는 출력 구동 수단을 포함하는 반도체 장치의 레벨 검출 회로.
  2. 제 1 항에 있어서,
    상기 레벨 검출 수단은;
    전원 전압이 인가되는 제 1 입력 단자에 일단이 접속되고, 소정의 전압 신호가 게이팅되는 제 1 스위칭 수단과,
    상기 제 1 스위칭 수단에 접속되는 액티브 로드 수단과,
    상기 액티브 로드 수단과 접지 전압이 인가되는 제 2 입력 단자 사이에 접속되는 저항 수단과,
    상기 액티브 로드 수단의 일단에 게이팅되며 상기 제 1 스위칭 수단의 타단에 접속되는 반전 수단을 포함하는 반도체 장치의 레벨 검출 회로.
  3. 제 2 항에 있어서,
    상기 반전 수단(140)은;
    제 1 노드에 접속되는 게이트와, 상기 제 1 스위칭 수단에 접속되는 소오스 및, 제 2 노드에 접속된 드레인을 갖는 제 1 풀업 트랜지스터와,
    상기 제 1 노드에 접속되는 게이트와, 상기 제 2 노드에 접속되는 드레인 및, 상기 제 2 입력 단자에 접속되는 소오스를 갖는 제 1 풀다운 트랜지스터로 구성되는 반도체 장치의 레벨 검출 회로.
  4. 제 3 항에 있어서,
    상기 제 1 풀업 트랜지스터는, 인헨스먼트형 PMOS 트랜지스터로 구성되는 반도체 장치의 레벨 검출 회로.
  5. 제 3 항에 있어서,
    상기 제 1 풀다운 트랜지스터는, 인헨스먼트형 NMOS 트랜지스터로 구성되는 반도체 장치의 레벨 검출 회로.
  6. 제 3 항에 있어서,
    상기 출력 구동 수단은;
    상기 반전 수단의 출력 단자에 게이팅되는 구동 수단과,
    상기 구동 수단의 출력단자에 게이팅되며 상기 반전 수단의 출력단자에 일단이 접속되는 제 2 스위칭 수단으로 구성되는 반도체 장치의 레벨 검출 회로.
  7. 제 6 항에 있어서,
    상기 구동 수단은;
    상기 반전 수단의 출력 단자에 접속되는 게이트와, 상기 제 1 입력 단자에 접속되는 소오스 및, 상기 출력 신호의 출력을 위한 출력 단자에 접속되는 드레인을 갖는 제 2 풀업 트랜지스터와,
    상기 반전 수단의 출력 단자에 접속되는 게이트와, 상기 출력 신호의 출력을 위한 상기 출력 단자에 접속되는 드레인 및, 상기 제 2 입력 단자에 접속되는 소오스를 갖는 제 2 풀다운 트랜지스터로 구성되는 반도체 장치의 레벨 검출 회로.
  8. 제 7 항에 있어서,
    상기 제 2 풀업 트랜지스터는, 인헨스먼트형 PMOS 트랜지스터로 구성되는 반도체 장치의 레벨 검출 회로.
  9. 제 7 항에 있어서,
    상기 제 2 풀다운 트랜지스터는, 인헨스먼트형 NMOS 트랜지스터로 구성되는 반도체 장치의 레벨 검출 회로.
  10. 제 6 항에 있어서,
    상기 제 2 스위칭 수단은, 인헨스먼트형 NMOS 트랜지스터로 구성되는 반도체 장치의 레벨 검출 회로.
  11. 입력 신호의 전압 레벨과 소정의 기준 전압 레벨을 비교하고, 그 결과에 따라 출력 신호를 발생하는 반도체 장치의 레벨 검출 회로에 있어서,
    상기 입력 신호가 인가될 때 상기 출력 신호에 응답하여 소정의 전류를 흘려주는 제 1 스위칭 수단과;
    상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮은 때 소정의 제 1 전압 레벨의 기준 전압 신호를 발생하고, 상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮지 않을 때 소정의 제 2 전압 레벨의 상기 기준 전압 신호를 발생하는 기준 전압 발생 수단과;
    상기 기준 전압 발생 수단으로부터 제 1 전압 레벨의 상기 기준 전압 신호가 인가될 때 제 2 전압 레벨의 반전 신호를 발생하고, 상기 기준 전압 발생 수단으로부터 제 2 전압 레벨의 상기 기준 전압 신호가 인가될 때 상기 제 1 전압 레벨의 상기 반전 신호를 발생하는 반전 수단과;
    상기 반전 수단으로부터 제 2 전압 레벨의 상기 반전 신호가 인가될 때 제 1 전압 레벨의 상기 출력 신호를 발생하고, 상기 반전 수단으로부터 제 1 전압 레벨의 상기 반전 신호가 인가될 때 상기 입력 신호의 파형과 동일한 파형의 상기 출력 신호를 발생함과 아울러 상기 제 1 스위칭 수단을 비활성화시키는 구동 수단과;
    상기 입력 신호의 파형과 동일한 파형의 상기 출력 신호가 출력될 때 상기 구동 수단의 입력단을 제 1 전압 레벨로 유지시키는 스위칭 수단을 포함하는 반도체 장치의 레벨 검출 회로.
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