JP4528254B2 - 電源電圧検出回路 - Google Patents

Description

本発明は、電源電圧検出回路に関する。

電源電圧検出回路は、電源電圧がある所定の電圧以上に達した時点で何らかの明瞭なレベル検出信号を出力する回路、あるいは電源電圧が所定の電圧以上の期間だけ何らかの明瞭なレベル検出信号を出力する回路であり、低電源電圧による動作不良を防止する為に、広く半導体装置に搭載されている。

図９は、電源電圧検出回路の構成例を示す回路図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。Ｐチャネルトランジスタ８は、ソースが電源電圧端子ＶＤＤに接続され、ゲートがグランド端子（基準電位端子）に接続され、ドレインがノード端子Ｎ１１に接続される。Ｎチャネルトランジスタ９は、ソースがＮチャネルトランジスタ１０のドレインに接続され、ゲートが電源電圧端子ＶＤＤに接続され、ドレインがノード端子Ｎ１１に接続される。Ｎチャネルトランジスタ１０は、ソースがグランド端子に接続され、ゲートがノード端子Ｎ１２に接続され、ドレインが前述の通りＮチャネルトランジスタ９のソースに接続される。なお、Ｐチャネルトランジスタ８は、Ｎチャネルトランジスタ９に比べて、導通時の抵抗値が高い様に予めトランジスタの大きさを設定しておく。Ｎチャネルトランジスタ１７は、ゲート及びソースがノード端子Ｎ１２に接続され、ドレインが電源電圧端子ＶＤＤに接続される。

Ｐチャネルトランジスタ４は、ソースが電源電圧端子ＶＤＤに接続され、ゲート及びドレインがＮチャネルトランジスタ５のドレインに接続される。Ｎチャネルトランジスタ５は、ソースがノード端子Ｎ１２に接続され、ゲートが電源電圧端子ＶＤＤに接続され、ドレインが前述の通りＰチャネルトランジスタ４のゲート及びドレインに接続される。Ｎチャネルトランジスタ６は、ソースがグランド端子に接続され、ゲート及びドレインがノード端子Ｎ１２に接続される。ノード端子Ｎ１１は、インバータ１２、インバータ１４及びインバータ１６を介して、電源電圧検出信号端子Ｂ１に接続される。電源電圧検出信号端子Ｂ１は、電源電圧が所定値以上であることを検出した時点でハイレベルとなる電源電圧検出信号を出力する。

Ｐチャネルトランジスタ１１、Ｎチャネルトランジスタ１３及びＰチャネルトランジスタ１５は、それぞれゲートがインバータ１２、１４及び１６の各入力に接続される。Ｐチャネルトランジスタ１１及び１５は、ドレイン及びソースが電源電圧端子ＶＤＤに接続され、キャパシタとして機能する。Ｎチャネルトランジスタ１３は、ドレイン及びソースがグランド端子に接続され、キャパシタとして機能する。キャパシタ１１、１３及び１５は、ノード端子Ｎ１１の信号の変動を遅らせるためのものである。

この電源電圧検出回路において、電源電圧端子ＶＤＤの電源電圧を０Ｖから所定の電源電圧レベルまで上昇させた場合について動作を説明する。電源電圧が上昇した直後からトランジスタ８を通じて電源電圧端子ＶＤＤ及びノード端子Ｎ１１は導通状態（接続状態）となり、ノード端子Ｎ１１はほぼ電源電圧に等しくなる。この時点で、トラジスタ５は、既に導通状態になっているが、ノード端子Ｎ１２はトランジスタ４のドレイン及びゲートが短絡されていることにより、電源電圧に比べ電圧が少なくとも閾値電圧分下がること、さらにトランジスタ６により電流がグランド端子に流れることにより、電源電圧の電圧に従って電圧は上昇するが、トランジスタ１０の閾値電圧を超えるほど上昇しない。この結果、ノード端子Ｎ１１は電源電圧のままであり、電源電圧検出信号端子Ｂ１はグランドレベルのままである。

さらに、電源電圧端子ＶＤＤの電源電圧が上昇することによって、ノード端子Ｎ１２の電位がさらに上がり続け、ついにトランジスタ１０の閾値電圧を超える値になる。こうなると、ノード端子Ｎ１１において、トランジスタ８による電源電圧端子ＶＤＤからの電圧上昇と、トランジスタ１０によるグランド端子への電圧降下が同時に起こる。しかし、トランジスタ８に比べ、トランジスタ９及び１０の方が低抵抗なため、最終的にノード端子Ｎ１１はグランドへ向けて下がる。この結果、電源電圧検出信号端子Ｂ１は、電源電圧と等しいハイレベルを出力する。これ以降、電源電圧検出信号端子Ｂ１の電圧は、電源電圧レベルに追従する。電源電圧検出信号端子Ｂ１が電源電圧検出信号を出力した時点の電源電圧の電圧値が電源電圧検出信号の電圧値となる。

電源電圧を下げていった場合については、電源電圧を上げた場合と全く逆の動作をする。すなわち、電源電圧の電圧値が所定値から０Ｖに下がるとすると、初期状態は、電源電圧が検出され、電源電圧検出信号端子Ｂ１の電圧値は電源電圧レベルで、トランジスタ１０はオン状態である。しかし、電源電圧の電圧値が下がるとそれに伴いノード端子Ｎ１２の電圧は低下し、ついに電源電圧検出電圧に達した時点でノード端子Ｎ１２の電圧はトランジスタ１０の閾値電圧以下になり、トランジスタ１０はオフする。この結果、ノード端子Ｎ１１の電圧をグランドへ向けて下げるパスが切断されるが、一方でノード端子Ｎ１１には電源電圧端子ＶＤＤからの電源供給パスが存在する為、ノード端子Ｎ１１は電源電圧レベルになる。この結果、電源電圧検出信号端子Ｂ１の信号は、グランドレベルになる。

前記電源電圧検出回路では、一旦電源電圧を検出すると、電源電圧検出を終了するまで電源電圧端子ＶＤＤからグランド端子までのパスは、トランジスタ４、トランジスタ５及びトランジスタ６を通じるパスと、トランジスタ８、トランジスタ９及びトランジスタ１０を通じるパスとで、電流を流し続けることにより、電源電圧端子ＶＤＤの電源電圧レベルを監視している。すなわち、電力消費が常に行われていることを意味している。

図１０は、他の電源電圧検出回路の構成例を示す回路図である。図１０の回路は、図９の回路に対して、トランジスタ２３，２６及びインバータ３７を追加したものである。Ｐチャネルトランジスタ２６は、ソースが電源電圧端子ＶＤＤに接続され、ゲートが電源電圧検出信号端子Ｂ１に接続され、ドレインがＰチャネルトランジスタ８のソースに接続される。Ｎチャネルトランジスタ２３は、ソースがＮチャネルトランジスタ６のドレイン及びゲートに接続され、ゲートがインバータ３７を介して電源電圧検出信号端子Ｂ１に接続され、ドレインがノード端子Ｎ１２に接続される。

図１０の回路動作が図９の回路動作と異なる点を説明する。電源電圧が所定値以上になると、電源電圧検出信号端子Ｂ１の信号は、電源電圧と同じ電圧値になる。この際、トランジスタ２６のゲート電圧も、電源電圧と同じになる。トランジスタ２３のゲート電圧は、グランドレベルになる。そのため、トランジスタ２３及びトランジスタ２６は共にオフしてしまい、電源電圧端子ＶＤＤ及びグランド端子間のパスが完全に切断される。

この結果、電源電圧検出回路は電源電圧の電圧値が所定値未満になったとしても、漏れ電流でフローティングになるノード端子Ｎ１１及びノード端子Ｎ１２から電荷が抜けきらない限り、電源電圧検出信号端子Ｂ１の信号は、電源電圧レベルに追従し、電源電圧検出の機能を果たせない。すなわち、電源電圧検出回路は、電源電圧が０Ｖから所定値に立ち上がる場合にしかその動作を行わないことを意味する。その原理を説明する。電源電圧検出回路が電圧電圧を監視するためには、電源電圧の電圧値によってノード端子Ｎ１２の電圧を調整してトランジスタ１０のオン／オフを制御できると共に、ノード端子Ｎ１１には常に電源電圧端子ＶＤＤからの電圧供給を行い、トランジスタ１０がオフした場合にはノード端子Ｎ１１の電圧を電源電圧レベルに引き上げることができなければならない。しかし、電源電圧検出信号端子Ｂ１の電圧が一旦電源電圧になると、ノード端子Ｎ１１は電源電圧端子ＶＤＤからの電源電圧供給パスが切断されてしまい、ローレベルでフローティングになり、ただキャパシタ１１によって電源電圧の電圧値に比例したカップリング効果による電圧降下を受けるだけになる。したがって、インバータ１２の入力としてのノード端子Ｎ１１は、電源電圧レベルから見て常にローレベルと見えてしまい、電源電圧検出信号端子Ｂ１の電圧は、電源電圧の電圧値によらず常に電源電圧レベルに追従してしまう。これを解消するには、電源電圧が一旦０Ｖになった上、漏れ電流などによりフローティングノード端子Ｎ１１及びＮ１２の電荷が完全に抜けきらないといけない。さらに、ノード端子Ｎ１２の電圧がトランジスタ１０の閾値電圧以下になってトランジスタ１０をオフさせることが必要である。なお、ノード端子Ｎ１２は、トランジスタ１７によりトランジスタの閾値電圧までは電圧を引き抜くパスが用意されていている。

また、下記の特許文献１には、パワーアップ期間中に特別テストモードへのエンタ等のような機能を禁止するために使用することが可能であるパワーオンリセット回路が記載されている。

特許第３５７１７２９号公報

上記の電源電圧検出回路では、次の問題が存在する。図９の電源電圧検出回路は、常に電源電圧の状態を把握できる、すなわち、常時電源電圧監視が可能であるが、電源電圧が所定値以上になった後も常に電源電圧端子ＶＤＤ及びグランド端子間のパスが接続状態になってしまい、常に電力消費されてしまう。このことは半導体装置に求められている低消費電力と言う観点から問題である。

また、図１０の電源電圧検出回路は、電源電圧が０Ｖから初めて立ち上がった時点で、電源電圧検出信号が電源電圧端子ＶＤＤ及びグランド端子間のパスを全て切断するため、電力消費は電源電圧の立ち上げ時にのみしか発生しない。しかし、一旦電源電圧が立ち上がると、この後に再び電源電圧検出を行う為には、電源電圧が一旦０Ｖになり、フローティングのノード端子Ｎ１１及びＮ１２の電荷が完全に抜けきらないといけないことから、例えば電源電圧が所定値より下がった状態については電源電圧の検出が不可能になる。これでは半導体装置の動作中に電源電圧が０Ｖに瞬間電圧低下した場合なども電源電圧検出回路はそれを検出できず、例えば電源電圧低下の保護対策を全くとれなく問題である。

ところで、一般的に半導体装置において電源電圧検出回路が必要な場合は、半導体装置が何らかの動作中である場合であって、電源が入っていても待機中は特に電源電圧検出回路が動作していなくとも実用上の障害はない場合がある。半導体装置は、必ずしも電源が入っている場合だけでなく、場合によっては待機中の期間の割合が大きい場合もある。

本発明の目的は、電源電圧の立ち上がり及び立ち下がりを検出することができ、かつ電力消費を抑制することができる電源電圧検出回路を提供することである。

本発明の一観点によれば、電源電圧検出信号及び外部信号に応じて電源電圧端子及び第１の端子間を接続するための第１のスイッチと、電源電圧検出信号及び外部信号に応じて基準電位端子及び第２の端子間を接続するための第２のスイッチと、前記第２の端子及び電源電圧端子間に接続される第１の抵抗と、前記第２の端子の電圧に応じて前記第１の端子及び基準電位端子間を接続するための第３のスイッチと、前記第１の端子の信号を基に前記電源電圧検出信号を出力する出力回路とを有することを特徴とする電源電圧検出回路が提供される。

外部信号を用いることにより、電源電圧の立ち上がり及び立ち下がりを検出することができ、かつ電力消費を抑制することができる。

（第１の実施形態）
図１は、本発明の第１の実施形態による電源電圧検出回路の構成例を示す回路図である。この電源電圧検出回路は、半導体装置である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。Ｐチャネルトランジスタ４６は、ソースが電源電圧端子ＶＤＤに接続され、ゲートが電源電圧検出信号端子Ａ１に接続され、ドレインがＰチャネルトランジスタ４８のソースに接続される。Ｐチャネルトランジスタ４７は、ソースが電源電圧端子ＶＤＤに接続され、ゲートが外部信号端子Ａ２に接続され、ドレインがＰチャネルトランジスタ４８のソースに接続される。Ｐチャネルトランジスタ４８は、ソースが前述の通りＰチャネルトランジスタ４６のドレイン及びトランジスタ４７のドレインに接続され、ゲートがグランド端子（基準電位端子）に接続され、ドレインがノード端子Ｎ１に接続され、抵抗として機能する。Ｎチャネルトランジスタ４９は、ソースがＮチャネルトランジスタ５０のドレインに接続され、ゲートが電源電圧端子ＶＤＤに接続され、ドレインがノード端子Ｎ１に接続され、抵抗として機能する。Ｎチャネルトランジスタ５０は、ソースがグランド端子に接続され、ゲートがノード端子Ｎ２に接続され、ドレインが前述の通りＮチャネルトランジスタ４９のソースに接続される。なお、Ｐチャネルトランジスタ４８は、Ｎチャネルトランジスタ４９に比べて導通時の抵抗が高い様に予めトランジスタの大きさを設定しておく。Ｎチャネルトランジスタ５７は、ゲート及びソースがノード端子Ｎ２に接続され、ドレインが電源電圧端子ＶＤＤに接続される。

Ｐチャネルトランジスタ４０は、ソースが電源電圧端子ＶＤＤに接続され、ゲート及びドレインがＮチャネルトランジスタ４１のドレインに接続される。Ｎチャネルトランジスタ４１は、ソースがノード端子Ｎ２に接続され、ゲートが電源電圧端子ＶＤＤに接続され、ドレインが前述の通りＰチャネルトランジスタ４０のゲート及びドレインに接続され、抵抗として機能する。Ｎチャネルトランジスタ４２は、ソースがＮチャネルトランジスタ４３のドレイン及びゲートに接続され、ゲートがインバータ５８を介して電源電圧検出信号端子Ａ１に接続され、ドレインがノード端子Ｎ２に接続される。Ｎチャネルトランジスタ４３は、ソースがグランド端子に接続され、ゲート及びドレインが前述の通りＮチャネルトランジスタ４２のソースに接続される。Ｎチャネルトランジスタ４４は、ソースがＮチャネルトランジスタ４３のドレイン及びゲートに接続され、ゲートがインバータ５９を介して外部信号端子Ａ２に接続され、ドレインがノード端子Ｎ２に接続される。ノード端子Ｎ１は、インバータ５２、インバータ５４及びインバータ５６を介して、電源電圧検出信号端子Ａ１に接続される。インバータ５２、５４及び５６は、それぞれ入力信号を反転増幅させて出力する。その結果、電源電圧検出信号端子Ａ１の電圧レベルは、ノード端子Ｎ１の電圧レベルを反転したレベルになる。

Ｐチャネルトランジスタ５１、Ｎチャネルトランジスタ５３及びＰチャネルトランジスタ５５は、それぞれゲートがインバータ５２、５４及び５６の各入力に接続される。Ｐチャネルトランジスタ５１及び５５は、ドレイン及びソースが電源電圧端子ＶＤＤに接続され、キャパシタとして機能する。Ｎチャネルトランジスタ５３は、ドレイン及びソースがグランド端子に接続され、キャパシタとして機能する。キャパシタ５１、５３及び５５は、ノード端子Ｎ１の信号の変動を遅らせるためのものである。

図２は、図１の電源電圧検出回路の動作例を示すタイミングチャートであり、電源電圧端子ＶＤＤの電圧、電源電圧検出信号端子Ａ１の電圧、外部信号端子Ａ２の電圧、電源電圧検出回路の状態ＳＴを示す。

第１の期間Ｔ１は、時刻ｔ０〜ｔ２の期間であり、電源電圧端子ＶＤＤの電源電圧を０Ｖから所定の電圧Ｖｄｄまで上昇させた場合である。第１の期間Ｔ１では、外部信号端子Ａ２にハイレベルの外部信号が入力される。初期状態の時刻ｔ０では、回路中の全てのノードがグランドレベルである。電源電圧端子ＶＤＤの電圧が上昇した直後から、電源電圧検出信号端子Ａ１の電圧はグランドであり、トランジスタ４２及び４６が導通状態になる。トランジスタ４６及びトランジスタ４８を通じて電源電圧端子ＶＤＤ及びノード端子Ｎ１間は導通状態となる。ノード端子Ｎ１は、ほぼ電源電圧端子ＶＤＤの電圧に等しくなる。この時点で、トラジスタ４１は既に導通状態になっているが、ノード端子Ｎ２はトランジスタ４０のドレイン及びゲートが短絡されていることにより電源電圧端子ＶＤＤの電圧に比べ電圧が少なくとも閾値電圧分下がり、さらにトランジスタ４２は導通している。トランジスタ４３により電流がグランド端子に流れることにより、電源電圧端子ＶＤＤの電圧に従って、ノード端子Ｎ２の電圧は上昇するが、トランジスタ５０の閾値電圧を超えるほど上昇しない。この結果、ノード端子Ｎ２は電源電圧端子ＶＤＤと同じ電圧のままであり、電源電圧検出信号端子Ａ１はグランドレベルのままである。さらに、電源電圧端子ＶＤＤの電圧が上昇することによって、ノード端子Ｎ２の電位がさらに上がり続ける。ついに時刻ｔ１において、電源電圧端子ＶＤＤが検出電圧Ｖ１に達すると、ノード端子Ｎ２の電位はトランジスタ５０の閾値電圧を超える値になる。こうなると、ノード端子Ｎ１は、トランジスタ４６及びトランジスタ４８を介した電源電圧端子ＶＤＤからのパスによる電圧上昇と、トランジスタ４９及びトランジスタ５０を介したグランド端子へのパスによる電圧降下が同時に起こる。しかし、ノード端子Ｎ１及びグランド端子間のパスの抵抗は、電源電圧端子ＶＤＤ及びノード端子Ｎ１間の抵抗よりも低いため、最終的にノード端子Ｎ１の電圧はグランドへ向けて下がる。この結果、電源電圧検出信号端子Ａ１の電圧は、電源電圧端子ＶＤＤの電圧に追従する。また、電源電圧検出信号端子Ａ１の電源電圧レベルは、トランジスタ４６のゲートに供給される。インバータ５８は、電源電圧検出信号端子Ａ１の電源電圧レベルを反転し、グランドレベルをトランジスタ４２のゲートに供給する。これにより、トランジスタ４２及び４６はオフし、電源電圧検出回路内の電源電圧端子ＶＤＤ及びグランド端子間のパスは完全に切断され、電力消費がなされなくなる。電源電圧検出回路は、時刻ｔ０〜ｔ１では電源電圧検出動作状態ＳＴ１になり、時刻ｔ１〜ｔ２では電源電圧検出動作を行わずに電力消費なしの状態ＳＴ２になる。

次に、第２の期間Ｔ２に移る。第２の期間Ｔ２は、時刻ｔ２〜ｔ３の期間であり、外部信号端子Ａ２にローレベルの外部信号が入力される。外部信号端子Ａ２がローレベルになると、インバータ５９は外部信号端子Ａ２のローレベルを反転し、ハイレベルをトランジスタ４４のゲートに出力する。これにより、トランジスタ４４及び４７はオンし、電源電圧検出回路内の電源電圧端子ＶＤＤ及びグランド端子間のパスが再び導通状態になる。電源電圧検出回路は、第２の期間Ｔ２では電源電圧検出動作状態ＳＴ１になる。

次に、第３の期間Ｔ３に移る。第３の期間Ｔ３は、時刻ｔ３以降の期間であり、電源電圧端子ＶＤＤが電圧Ｖｄｄから０Ｖに下がる。外部信号端子Ａ２は、ローレベルのままである。この場合、電源電圧を上げた場合と全く逆の動作をする。すなわち、時刻ｔ３において、電源電圧端子ＶＤＤの電圧が所定値Ｖｄｄから０Ｖに向けて下がり始めると、電源電圧検出信号端子Ａ１は電源電圧レベルであり、トランジスタ５０はオン状態である。しかし、電源電圧端子ＶＤＤの電圧が下がると、それに伴いノード端子Ｎ２の電圧は低下する。ついに、時刻ｔ４において、電源電圧端子ＶＤＤの電圧が検出電圧Ｖ１に低下した時点で、ノード端子Ｎ２の電圧はトランジスタ５０の閾値電圧以下になり、トランジスタ５０はオフする。この結果、ノード端子Ｎ１の電圧をグランドへ下げるパスが切断される。一方で、ノード端子Ｎ１にはトランジスタ４７及びトランジスタ４８を通じて電源電圧端子ＶＤＤからの電源電圧供給パスが存在するため、ノード端子Ｎ１は電源電圧レベルになる。この結果、電源電圧検出信号端子Ａ１はグランドレベルになる。電源電圧検出回路は、第３の期間Ｔ３では第２の期間Ｔ２と同じく電源電圧検出動作状態ＳＴ１である。

以上のように、トランジスタ４２、４４、４６、４７及び５０は、スイッチとして機能する。スイッチ４６及び４７は、電源電圧端子ＶＤＤ及びノード端子Ｎ１間に並列に接続され、電源電圧検出信号端子Ａ１及び外部信号端子Ａ２の信号に応じて電源電圧端子ＶＤＤ及びノード端子Ｎ１間を接続するためのスイッチである。スイッチ４６は、電源電圧検出信号端子Ａ１の信号に応じて電源電圧端子ＶＤＤ及びノード端子Ｎ１間を接続する。スイッチ４７は、外部信号端子Ａ２の信号に応じて電源電圧端子ＶＤＤ及びノード端子Ｎ１間を接続する。スイッチ４６及び４７は、同一の抵抗４８を介してノード端子Ｎ１に接続される。これにより、時刻ｔ１の電源電圧立ち上がり時の検出電圧Ｖ１と時刻ｔ４の電源電圧立ち下がり時の検出電圧Ｖ１とが同じになる。

スイッチ４２及び４４は、グランド端子及びノード端子Ｎ２間に並列に接続され、電源電圧検出信号端子Ａ１及び外部信号端子Ａ２の信号に応じてグランド端子（基準電位端子）及びノード端子Ｎ２間を接続するためのスイッチである。スイッチ４２は、電源電圧検出信号端子Ａ１の信号に応じてグランド端子及びノード端子Ｎ２間を接続する。スイッチ４４は、外部信号端子Ａ２の信号に応じてグランド端子及びノード端子Ｎ２間を接続する。

抵抗４１は、ノード端子Ｎ２及び電源電圧端子ＶＤＤ間に接続される。スイッチ５０は、ノード端子Ｎ２の電圧に応じてノード端子Ｎ１及びグランド端子間を接続するためのスイッチである。インバータ５２、５４、５６及びキャパシタ５１、５３、５５は、ノード端子Ｎ１の信号を基に電源電圧検出信号端子Ａ２に電源電圧検出信号を出力する出力回路である。

電源電圧検出信号端子Ａ１の信号は、電源電圧が所定値Ｖ１以上であるか否かを示す信号である。スイッチ４２及び４６は、電源電圧検出信号端子Ａ１の信号がローレベル（電源電圧が所定値Ｖ１未満）であるときには接続する。また、スイッチ４２及び４６は、電源電圧検出信号端子Ａ１の信号がハイレベル（電源電圧が所定値Ｖ１以上）である場合において、外部信号端子Ａ２の信号がローレベル（接続指示）であれば接続し、ハイレベルであれば（接続指示がなければ）切断する。

本実施形態によれば、電源立ち上げ時の初期状態は図２の時刻ｔ０〜ｔ１にあたり、電源電圧の検出動作が行われる。時刻ｔ１〜ｔ２では、電源電圧の検出動作を行わないが、電源電圧端子ＶＤＤ及びグランド端子間のパスが切断されているため、電力消費は殆ど無くなる。時刻ｔ２以降では、外部信号により電源電圧端子ＶＤＤ及びグランド端子間のパスを再び導通化させることで、電源電圧の検出を再び行うことができる。また、時刻ｔ２のタイミングは、外部信号により任意に変更ができるため、電源電圧の検出が必要な期間を外部信号により制御し、その上電源電圧の検出が必要でない期間は電力の消費を抑えることが可能になる。例えば、外部信号は、他の機能ブロック（例えば半導体メモリ）のスタンバイ／アクティブ信号であり、ハイレベルがスタンバイ信号を意味し、ローレベルがアクティブ信号を意味する。

（第２の実施形態）
図３は、本発明の第２の実施形態による電源電圧検出回路の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、第１の実施形態（図１）のトランジスタ４７、トランジスタ４４及びインバータ５９を取り除き、トランジスタ４６のゲート及びインバータ５８の入力を次のように変更した回路である。インバータ６０は、電源電圧検出信号端子Ａ１の信号を反転して出力する。否定論理和（ＮＯＲ）回路６１は、インバータ６０の出力信号と外部信号端子Ａ２の信号との否定論理和信号を出力する。インバータ５８は、ＮＯＲ回路６１の出力信号を反転して出力する。トランジスタ４６のゲートには、ＮＯＲ回路６１の出力信号が入力される。トランジスタ４２のゲートには、インバータ５８の出力信号が入力される。

以上のように、トランジスタ４６は、ゲートに電源電圧検出信号端子Ａ１及び外部信号端子Ａ２の信号を論理演算した論理演算信号が入力されるスイッチングトランジスタである。トランジスタ４２は、ゲートに前記論理演算信号の反転信号が入力されるスイッチングトランジスタである。

本実施形態の電源電圧検出回路の動作は、第１の実施形態の動作と同じである。両者の相違点は、インバータ６０及びＮＯＲ回路６１を含む論理回路により、電源電圧端子ＶＤＤ及びグランド端子間のパスのトランジスタ４２及び４６の接続／切断を制御することである。なお、第２の実施形態で示したトランジスタ４６のゲート電圧及びトランジスタ４２のゲート電圧を制御する論理回路は、単なる一例を示したものであり、本論理と結果的に同一であれば任意の論理回路で構成しても良いのは当然である。

（第３の実施形態）
図４は、本発明の第３の実施形態による電源電圧検出回路の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、第１の実施形態（図１）のトランジスタ４７を取り払った上で、トランジスタ６２及び６３を追加したものである。Ｐチャネルトランジスタ６２は、ソースが電源電圧端子ＶＤＤに接続され、ゲートが外部信号端子Ａ２に接続され、ドレインがＰチャネルトランジスタ６３のソースに接続され、スイッチとして機能する。Ｐチャネルトランジスタ６３は、ソースがＰチャネルトランジスタ６２のドレインに接続され、ゲートがグランド端子に接続され、ドレインがノード端子Ｎ１に接続され、抵抗として機能する。

本実施形態では、電源電圧端子ＶＤＤからノード端子Ｎ１までのパスは、トランジスタ４６及びトランジスタ４８を通るパスと、トランジスタ６２及びトランジスタ６３を通るパスが並列して存在する。トランジスタ４８の大きさを調整してトランジスタ４８の抵抗値を制御することにより、電源電圧立ち上がり時の検出電圧Ｖ１を調整することができる。また、トランジスタ６３の大きさを調整してトランジスタ６３の抵抗値を制御することにより、電源電圧立ち下がり時の検出電圧Ｖ２を調整することができる。

図５は、図４の電源電圧検出回路の動作例を示すタイミングチャートである。本実施形態が第１の実施形態（図２）と異なる点を説明する。第１の期間Ｔ１は、電源電圧の立ち上がりを検出する期間であり、第１の実施形態と同一の動作をする。時刻ｔ１において、電源電圧端子ＶＤＤの電圧が検出電圧Ｖ１まで立ち上がると、電源電圧検出信号端子Ａ１はハイレベル（電源電圧レベル）を出力する。この時、トランジスタ４６及び４８を介して電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスが導通するので、トランジスタ４８の抵抗値に応じて検出電圧Ｖ１が決まる。第２の期間Ｔ２は、外部信号端子Ａ２の信号がローレベル（グランドレベル）になると、トランジスタ６２が導通し、電源電圧端子ＶＤＤ及びグランド端子間のパスがトランジスタ６２及び６３を介して通じるようになる。第３の期間Ｔ３では、電源電圧端子ＶＤＤは所定電圧Ｖｄｄから０Ｖに下がる。時刻ｔ４において、電源電圧端子ＶＤＤの電圧が検出電圧Ｖ２まで立ち下がると、電源電圧検出信号端子Ａ１はローレベルを出力する。この際に、トランジスタ５０が切断された後、ノード端子Ｎ１を電源電圧レベルに引き上げるパスは、第１の期間Ｔ１での電源電圧立ち上がり時のパスとは異なり、トランジスタ６２及び６３を介した電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスになる。そのため、トランジスタ６３の抵抗値に応じて検出電圧Ｖ２が決まる。トランジスタ４８及び６３の抵抗値により、電源電圧の立ち上がり時の検出電圧Ｖ１と立ち下がり時の検出電圧Ｖ２とを変えることが可能になる。

以上のように、スイッチ４６及び６２は、電源電圧端子ＶＤＤ及びノード端子Ｎ１間に並列に接続され、異なる抵抗４８及び６３を介してノード端子Ｎ１に接続される。スイッチ４６は、電源電圧検出信号端子Ａ１の信号に応じて電源電圧端子ＶＤＤ及びノード端子Ｎ１間を接続する。スイッチ６２は、外部信号端子Ａ２の信号に応じて電源電圧端子ＶＤＤ及びノード端子Ｎ１間を接続する。

（第４の実施形態）
図６は、本発明の第４の実施形態による電源電圧検出回路の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、第１の実施形態（図１）のトランジスタ４４、４７及びインバータ５９を取り除き、スイッチ回路６４及び６５を追加したものである。

スイッチ回路６４は、電源電圧端子ＶＤＤ及びトランジスタ４８のソース間に並列に接続された複数のＰチャネルトランジスタ７１を有する。複数のトランジスタ７１のゲートには、それぞれ外部信号端子Ａ２１〜Ａ２３等の信号が入力される。

スイッチ回路６５は、ノード端子Ｎ２及びトランジスタ４３のドレイン間に並列に接続された複数のＮチャネルトランジスタ７２を有する。複数のトランジスタ７２のゲートには、それぞれインバータ７３を介して外部信号端子Ａ２１〜Ａ２３等が接続され、外部信号端子Ａ２１〜Ａ２３等の信号の反転信号が入力される。

スイッチ回路６４は、第１の実施形態のトランジスタ４４に相当するトランジスタ７１を並列に２列以上接続した回路である。スイッチ回路６５は、第１の実施形態のトランジスタ４７に相当するトランジスタ７２を並列に２列以上接続した回路である。スイッチ回路６４及び６５を構成するトランジスタ７１及び７２の各々のゲートには、各々別々の外部信号端子Ａ２１〜Ａ２３等が１対１で接続されている。

スイッチ回路６４及び６５は、複数の外部信号端子Ａ２１〜Ａ２３等の信号のうちの少なくとも１つがローレベル（接続指示）であれば接続し、１つもローレベル（接続指示）がなければ切断する。

すなわち、電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスのスイッチ４６，７１は、電源電圧検出信号端子Ａ１がハイレベル（電源電圧が所定値Ｖ１以上）である場合において、複数の外部信号端子Ａ２１〜Ａ２３等の信号のうちの少なくとも１つがローレベル（接続指示）であれば電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスを接続し、１つもローレベル（接続指示）がなければ電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスを切断する。

同様に、ノード端子Ｎ２及びグランド端子間のパスのスイッチ４２，７２は、電源電圧検出信号端子Ａ１がハイレベル（電源電圧が所定値Ｖ１以上）である場合において、複数の外部信号端子Ａ２１〜Ａ２３等の信号のうちの少なくとも１つがローレベル（接続指示）であればグランド端子及びノード端子Ｎ２間のパスを接続し、１つもローレベル（接続指示）がなければグランド端子及びノード端子Ｎ２間のパスを切断する。

複数の外部信号端子Ａ２１〜Ａ２３等の信号のうち少なくとも１つがローレベルになると、トランジスタ７１及び７２がオンし、図１のトランジスタ４４及び４７がオンしたときと同じ動作を行う。すなわち、図２の時刻ｔ２における動作を行い、それ以降は電源電圧検出が可能になる。

（第５の実施形態）
図７は、本発明の第５の実施形態による電源電圧検出回路の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、第１の実施形態（図１）のトランジスタ４４、４７及びインバータ５９を取り除き、スイッチ回路６６及び６７を追加したものである。

スイッチ回路６６は、電源電圧端子ＶＤＤ及びトランジスタ４８のソース間に直列に接続された複数のＰチャネルトランジスタ７４を有する。複数のトランジスタ７４のゲートには、それぞれ外部信号端子Ａ３１〜Ａ３３等の信号が入力される。

スイッチ回路６７は、ノード端子Ｎ２及びトランジスタ４３のドレイン間に直列に接続された複数のＮチャネルトランジスタ７５を有する。複数のトランジスタ７５のゲートには、それぞれインバータ７６を介して外部信号端子Ａ３１〜Ａ３３等が接続され、外部信号端子Ａ３１〜Ａ３３等の信号の反転信号が入力される。

スイッチ回路６６は、第１の実施形態のトランジスタ４４に相当するトランジスタ７４を直列に２段以上接続した回路である。スイッチ回路６７は、第１の実施形態のトランジスタ４７に相当するトランジスタ７５を直列に２段以上接続した回路である。スイッチ回路６６及び６７を構成するトランジスタ７４及び７５の各々のゲートには、各々別々の外部信号端子Ａ３１〜Ａ３３等が１対１で接続されている。

スイッチ回路６６内の全トランジスタ７４の合計サイズ（抵抗値）は、トランジスタ４６のサイズ（抵抗値）と同じになるように調整する。また、スイッチ回路６７内の全トランジスタ７５の合計サイズ（抵抗値）は、トランジスタ４２のサイズ（抵抗値）と同じになるように調整する。

スイッチ回路６６及び６７は、複数の外部信号端子Ａ３１〜Ａ３３等の信号のすべてがローレベル（接続指示）であれば接続し、少なくとも１つがローレベル（接続指示）でなければ切断する。

すなわち、スイッチ４６及び６６は、電源電圧検出信号端子Ａ１の信号がハイレベル（電源電圧が所定値Ｖ１以上）である場合において、複数の外部信号端子Ａ３１〜Ａ３３等の信号のすべてがローレベル（接続指示）であれば電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスを接続し、少なくとも１つがローレベル（接続指示）でなければ電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスを切断する。

同様に、スイッチ４２及び６７は、電源電圧検出信号端子Ａ１の信号がハイレベル（電源電圧が所定値Ｖ１以上）である場合において、複数の外部信号端子Ａ３１〜Ａ３３等の信号のすべてがローレベル（接続指示）であればグランド端子及びノード端子Ｎ２間のパスを接続し、少なくとも１つがローレベル（接続指示）でなければグランド端子及びノード端子Ｎ２間のパスを切断する。

複数の外部信号端子Ａ３１〜Ａ３３等の信号のすべてがローレベルになると、スイッチ６６及び６７がオンし、図１のトランジスタ４４及び４７がオンしたときと同じ動作を行う。すなわち、図２の時刻ｔ２における動作を行い、それ以降は電源電圧検出が可能になる。

（第６の実施形態）
図８は、本発明の第６の実施形態による電源電圧検出回路の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、第４の実施形態及び第５の実施形態を組み合わせた実施形態である。本実施形態は、第１の実施形態（図１）のトランジスタ４４、４７及びインバータ５９を取り除き、スイッチ回路６８及び６９を追加したものである。

外部信号は、複数のグループの外部信号に分類される。外部信号端子Ａ４１〜Ａ４３等は、第１のグループを構成する外部信号の端子である。外部信号端子Ａ５１〜Ａ５２等は、第２のグループを構成する外部信号の端子である。

スイッチ回路６８は、スイッチ４６と並列に接続され、互いに並列に接続される複数のＰチャネルトランジスタ７７の直列接続を有する。第１の直列接続を構成するトランジスタ７８は、それぞれゲートに第１のグループの複数の外部信号端子Ａ４１〜Ａ４３等の信号が入力される。第２の直列接続を構成するトランジスタ７８は、それぞれゲートに第２のグループの複数の外部信号端子Ａ５１〜Ａ５２等の信号が入力される。

スイッチ回路６９は、スイッチ４２と並列に接続され、互いに並列に接続される複数のＮチャネルトランジスタ７９の直列接続を有する。第１の直列接続を構成するトランジスタ７９は、それぞれゲートにインバータ８０を介して第１のグループの複数の外部信号端子Ａ４１〜Ａ４３等が接続され、外部信号端子Ａ４１〜Ａ４３等の信号の反転信号が入力される。第２の直列接続を構成するトランジスタ７９は、それぞれゲートにインバータ８０を介して第２のグループの複数の外部信号端子Ａ５１〜Ａ５２等が接続され、外部信号端子Ａ５１〜Ａ５２等の信号の反転信号が入力される。

スイッチ回路６８及び６９は、第１又は第２のグループ内の複数の外部信号のすべてがローレベル（接続指示）であれば接続し、それ以外であれば切断する。例えば、第１のグループ内のすべての外部信号Ａ４１〜Ａ４３等がローレベルであれば、スイッチ回路６８及び６９は接続する。その条件を満たさなくても、第２のグループ内のすべての外部信号Ａ５１〜Ａ５２等がローレベルであれば、スイッチ回路６８及び６９は接続する。

すなわち、スイッチ４６及び６８は、電源電圧検出信号端子Ａ１の信号がハイレベル（電源電圧が所定値Ｖ１以上）である場合において、第１又は第２のグループ内の複数の外部信号のすべてがローレベル（接続指示）であれば電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスを接続し、それ以外であれば電源電圧端子ＶＤＤ及びノード端子Ｎ１間のパスを切断する。

同様に、スイッチ４２及び６９は、電源電圧検出信号端子Ａ１の信号がハイレベル（電源電圧が所定値Ｖ１以上）である場合において、第１又は第２のグループ内の複数の外部信号のすべてがローレベル（接続指示）であればグランド端子及びノード端子Ｎ２間のパスを接続し、それ以外であればグランド端子及びノード端子Ｎ２間のパスを切断する。

本実施形態は、外部信号の必要に応じた組み合わせ信号がローレベルで活性化された場合のみ電源電圧検出を行うことが可能になる。

なお、第１〜第６の実施形態では、外部信号がローレベルになると電源電圧検出回路が活性化する場合について説明したが、これが所定のハイレベルに相当するレベルで活性化する場合においても各々の実施形態での外部信号の入力論理を反転することで適用可能である。

以上のように、半導体回路の動作信号である外部信号を電源電圧検出回路に入力することにより、半導体回路の特定の動作信号が活性化されている間は、電源電圧検出回路を常時電源監視の状態に置き、動作中の異常電圧を感知させることができる。そして、半導体回路の動作信号が非活性化されている状態の時は電源電圧検出回路の電源電圧端子ＶＤＤ及びグランド端子間のパスを全て切断することで、電力消費を殆ど無くすことができる。すなわち、特定の動作信号の活性化／非活性化の制御により、任意に電源電圧検出回路での監視が必要な期間を設定し、さらに電源監視が不要な期間においては電力消費を殆ど無くすことが可能になる。電源電圧の立ち上がり及び立ち下がりを検出することができ、かつ電力消費を抑制することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
電源電圧検出信号及び外部信号に応じて電源電圧端子及び第１の端子間を接続するための第１のスイッチと、
電源電圧検出信号及び外部信号に応じて基準電位端子及び第２の端子間を接続するための第２のスイッチと、
前記第２の端子及び電源電圧端子間に接続される第１の抵抗と、
前記第２の端子の電圧に応じて前記第１の端子及び基準電位端子間を接続するための第３のスイッチと、
前記第１の端子の信号を基に前記電源電圧検出信号を出力する出力回路と
を有することを特徴とする電源電圧検出回路。
（付記２）
前記第１の端子及び基準電位端子間の抵抗値は、前記第１の端子及び電源電圧端子間の抵抗値よりも小さいことを特徴とする付記１記載の電源電圧検出回路。
（付記３）
前記電源電圧検出信号は、電源電圧が所定値以上であるか否かを示す信号であり、
前記第１及び第２のスイッチは、電源電圧が所定値未満であるときには接続することを特徴とする付記１記載の電源電圧検出回路。
（付記４）
前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、外部信号の接続指示があれば接続し、接続指示がなければ切断することを特徴とする付記３記載の電源電圧検出回路。
（付記５）
前記第１のスイッチは、電源電圧端子及び前記第１の端子間に並列に接続される第４及び第５のスイッチを有し、
前記第４のスイッチは、前記電源電圧検出信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第５のスイッチは、前記外部信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第２のスイッチは、基準電位端子及び前記第２の端子間に並列に接続される第６及び第７のスイッチを有し、
前記第６のスイッチは、前記電源電圧検出信号に応じて基準電位端子及び前記第２の端子間を接続し、
前記第７のスイッチは、前記外部信号に応じて基準電位端子及び前記第２の端子間を接続することを特徴とする付記１記載の電源電圧検出回路。
（付記６）
前記第４及び第５のスイッチは、同一の抵抗を介して前記第１の端子に接続されることを特徴とする付記５記載の電源電圧検出回路。
（付記７）
前記第４及び第５のスイッチは、異なる抵抗を介して前記第１の端子に接続されることを特徴とする付記５記載の電源電圧検出回路。
（付記８）
前記第４のスイッチは、ゲートに前記電源電圧検出信号が入力される第１のＰチャネル電界効果トランジスタであり、
前記第５のスイッチは、ゲートに前記外部信号が入力される第２のＰチャネル電界効果トランジスタであり、
前記第６のスイッチは、ゲートに前記電源電圧検出信号の反転信号が入力される第１のＮチャネル電界効果トランジスタであり、
前記第７のスイッチは、ゲートに前記外部信号の反転信号が入力される第２のＮチャネル電界効果トランジスタであることを特徴とする付記５記載の電源電圧検出回路。
（付記９）
前記第１及び第２のＰチャネル電界効果トランジスタは、同一の抵抗を介して前記第１の端子に接続されることを特徴とする付記８記載の電源電圧検出回路。
（付記１０）
前記第１及び第２のＰチャネル電界効果トランジスタは、異なる抵抗を介して前記第１の端子に接続されることを特徴とする付記８記載の電源電圧検出回路。
（付記１１）
前記第１のスイッチは、ゲートに前記電源電圧検出信号及び前記外部信号を論理演算した論理演算信号が入力される第１のＰチャネル電界効果トランジスタであり、
前記第２のスイッチは、ゲートに前記論理演算信号の反転信号が入力される第１のＮチャネル電界効果トランジスタであることを特徴とする付記１記載の電源電圧検出回路。
（付記１２）
前記外部信号は複数あり、
前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、前記複数の外部信号のうちの少なくとも１つが接続指示であれば接続し、１つも接続指示がなければ切断することを特徴とする付記４記載の電源電圧検出回路。
（付記１３）
前記第１のスイッチは、電源電圧端子及び前記第１の端子間に並列に接続される第４及び第５のスイッチを有し、
前記第４のスイッチは、前記電源電圧検出信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第５のスイッチは、前記複数の外部信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第２のスイッチは、基準電位端子及び前記第２の端子間に並列に接続される第６及び第７のスイッチを有し、
前記第６のスイッチは、前記電源電圧検出信号に応じて基準電位端子及び前記第２の端子間を接続し、
前記第７のスイッチは、前記複数の外部信号に応じて基準電位端子及び前記第２の端子間を接続することを特徴とする付記１２記載の電源電圧検出回路。
（付記１４）
前記第４のスイッチは、ゲートに前記電源電圧検出信号が入力されるＰチャネル電界効果トランジスタであり、
前記第５のスイッチは、それぞれゲートに前記複数の外部信号が入力され、並列に接続される複数のＰチャネル電界効果トランジスタを有し、
前記第６のスイッチは、ゲートに前記電源電圧検出信号の反転信号が入力されるＮチャネル電界効果トランジスタであり、
前記第７のスイッチは、それぞれゲートに前記複数の外部信号の反転信号が入力され、並列に接続される複数のＮチャネル電界効果トランジスタを有することを特徴とする付記１３記載の電源電圧検出回路。
（付記１５）
前記外部信号は複数あり、
前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、前記複数の外部信号のすべてが接続指示であれば接続し、少なくとも１つが接続指示でなければ切断することを特徴とする付記４記載の電源電圧検出回路。
（付記１６）
前記第１のスイッチは、電源電圧端子及び前記第１の端子間に並列に接続される第４及び第５のスイッチを有し、
前記第４のスイッチは、前記電源電圧検出信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第５のスイッチは、前記複数の外部信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第２のスイッチは、基準電位端子及び前記第２の端子間に並列に接続される第６及び第７のスイッチを有し、
前記第６のスイッチは、前記電源電圧検出信号に応じて基準電位端子及び前記第２の端子間を接続し、
前記第７のスイッチは、前記複数の外部信号に応じて基準電位端子及び前記第２の端子間を接続することを特徴とする付記１５記載の電源電圧検出回路。
（付記１７）
前記第４のスイッチは、ゲートに前記電源電圧検出信号が入力されるＰチャネル電界効果トランジスタであり、
前記第５のスイッチは、それぞれゲートに前記複数の外部信号が入力され、直列に接続される複数のＰチャネル電界効果トランジスタを有し、
前記第６のスイッチは、ゲートに前記電源電圧検出信号の反転信号が入力されるＮチャネル電界効果トランジスタであり、
前記第７のスイッチは、それぞれゲートに前記複数の外部信号の反転信号が入力され、直列に接続される複数のＮチャネル電界効果トランジスタを有することを特徴とする付記１６記載の電源電圧検出回路。
（付記１８）
前記外部信号は、第１のグループを構成する複数の外部信号と第２のグループを構成する複数の外部信号を有し、
前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、前記第１又は第２のグループ内の複数の外部信号のすべてが接続指示であれば接続し、それ以外であれば切断することを特徴とする付記４記載の電源電圧検出回路。
（付記１９）
前記第１のスイッチは、電源電圧端子及び前記第１の端子間に並列に接続される第４及び第５のスイッチを有し、
前記第４のスイッチは、前記電源電圧検出信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第５のスイッチは、前記第１及び第２のグループの外部信号に応じて電源電圧端子及び前記第１の端子間を接続し、
前記第２のスイッチは、基準電位端子及び前記第２の端子間に並列に接続される第６及び第７のスイッチを有し、
前記第６のスイッチは、前記電源電圧検出信号に応じて基準電位端子及び前記第２の端子間を接続し、
前記第７のスイッチは、前記第１及び第２のグループの外部信号に応じて基準電位端子及び前記第２の端子間を接続することを特徴とする付記１８記載の電源電圧検出回路。
（付記２０）
前記第４のスイッチは、ゲートに前記電源電圧検出信号が入力されるＰチャネル電界効果トランジスタであり、
前記第５のスイッチは、互いに並列に接続される第８及び第９のスイッチを有し、
前記第８のスイッチは、それぞれゲートに前記第１のグループの複数の外部信号が入力され、直列に接続される複数のＰチャネル電界効果トランジスタを有し、
前記第９のスイッチは、それぞれゲートに前記第２のグループの複数の外部信号が入力され、直列に接続される複数のＰチャネル電界効果トランジスタを有し、
前記第６のスイッチは、ゲートに前記電源電圧検出信号の反転信号が入力されるＮチャネル電界効果トランジスタであり、
前記第７のスイッチは、互いに並列に接続される第１０及び第１１のスイッチを有し、
前記第１０のスイッチは、それぞれゲートに前記第１のグループの複数の外部信号の反転信号が入力され、直列に接続される複数のＮチャネル電界効果トランジスタを有し、
前記第１１のスイッチは、それぞれゲートに前記第２のグループの複数の外部信号の反転信号が入力され、直列に接続される複数のＮチャネル電界効果トランジスタを有することを特徴とする付記１９記載の電源電圧検出回路。

本発明の第１の実施形態による電源電圧検出回路の構成例を示す回路図である。 図１の電源電圧検出回路の動作例を示すタイミングチャートである。 本発明の第２の実施形態による電源電圧検出回路の構成例を示す回路図である。 本発明の第３の実施形態による電源電圧検出回路の構成例を示す回路図である。 図４の電源電圧検出回路の動作例を示すタイミングチャートである。 本発明の第４の実施形態による電源電圧検出回路の構成例を示す回路図である。 本発明の第５の実施形態による電源電圧検出回路の構成例を示す回路図である。 本発明の第６の実施形態による電源電圧検出回路の構成例を示す回路図である。 電源電圧検出回路の構成例を示す回路図である。 他の電源電圧検出回路の構成例を示す回路図である。

符号の説明

４０，４６，４７，４８，５１，５５ Ｐチャネルトランジスタ
４１，４２，４３，４４，４９，５０，５３，５７ Ｎチャネルトランジスタ
５２，５４，５６，５８，５９ インバータ
Ａ１ 電源電圧検出信号端子
Ａ２ 外部信号端子
Ｎ１，Ｎ２ ノード端子

Claims (10)

1. 電源電圧検出信号及び外部信号に応じて電源電圧端子及び第１の端子間を接続するための第１のスイッチと、
   電源電圧検出信号及び外部信号に応じて基準電位端子及び第２の端子間を接続するための第２のスイッチと、
   前記第２の端子及び電源電圧端子間に接続される第１の抵抗と、
   前記第２の端子の電圧に応じて前記第１の端子及び基準電位端子間を接続するための第３のスイッチと、
   前記第１の端子の信号を基に前記電源電圧検出信号を出力する出力回路と
   を有することを特徴とする電源電圧検出回路。
2. 前記電源電圧検出信号は、電源電圧が所定値以上であるか否かを示す信号であり、
   前記第１及び第２のスイッチは、電源電圧が所定値未満であるときには接続することを特徴とする請求項１記載の電源電圧検出回路。
3. 前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、外部信号の接続指示があれば接続し、接続指示がなければ切断することを特徴とする請求項２記載の電源電圧検出回路。
4. 前記第１のスイッチは、電源電圧端子及び前記第１の端子間に並列に接続される第４及び第５のスイッチを有し、
   前記第４のスイッチは、前記電源電圧検出信号に応じて電源電圧端子及び前記第１の端子間を接続し、
   前記第５のスイッチは、前記外部信号に応じて電源電圧端子及び前記第１の端子間を接続し、
   前記第２のスイッチは、基準電位端子及び前記第２の端子間に並列に接続される第６及び第７のスイッチを有し、
   前記第６のスイッチは、前記電源電圧検出信号に応じて基準電位端子及び前記第２の端子間を接続し、
   前記第７のスイッチは、前記外部信号に応じて基準電位端子及び前記第２の端子間を接続することを特徴とする請求項１記載の電源電圧検出回路。
5. 前記第４及び第５のスイッチは、同一の抵抗を介して前記第１の端子に接続されることを特徴とする請求項４記載の電源電圧検出回路。
6. 前記第４及び第５のスイッチは、異なる抵抗を介して前記第１の端子に接続されることを特徴とする請求項４記載の電源電圧検出回路。
7. 前記第１のスイッチは、ゲートに前記電源電圧検出信号及び前記外部信号を論理演算した論理演算信号が入力される第１のＰチャネル電界効果トランジスタであり、
   前記第２のスイッチは、ゲートに前記論理演算信号の反転信号が入力される第１のＮチャネル電界効果トランジスタであることを特徴とする請求項１記載の電源電圧検出回路。
8. 前記外部信号は複数あり、
   前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、前記複数の外部信号のうちの少なくとも１つが接続指示であれば接続し、１つも接続指示がなければ切断することを特徴とする請求項３記載の電源電圧検出回路。
9. 前記外部信号は複数あり、
   前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、前記複数の外部信号のすべてが接続指示であれば接続し、少なくとも１つが接続指示でなければ切断することを特徴とする請求項３記載の電源電圧検出回路。
10. 前記外部信号は、第１のグループを構成する複数の外部信号と第２のグループを構成する複数の外部信号を有し、
    前記第１及び第２のスイッチは、電源電圧が所定値以上である場合において、前記第１又は第２のグループ内の複数の外部信号のすべてが接続指示であれば接続し、それ以外であれば切断することを特徴とする請求項３記載の電源電圧検出回路。

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