JP2008271389A - 出力回路及び多出力回路 - Google Patents

出力回路及び多出力回路 Download PDF

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Abstract

【課題】出力端子からツェナーダイオードを通してレベルシフト回路へ負荷電流が流れる経路を遮断して、出力端子を完全にハイインピーダンスにする出力回路を提供する。
【解決手段】出力回路は、ハイサイドトランジスタ１３と、ローサイドトランジスタ１４と、ゲート保護回路１０と、レベルシフト回路８と、プリドライバ回路７とを備える。レベルシフト回路８は、ハイサイドトランジスタ１３をオフさせてから所定時間経過後に、出力端子４からレベルシフト回路８への電流径路を遮断状態にする。
【選択図】図１

Description

本発明は出力回路及び多出力回路に関し、特にプラズマディスプレイなどの容量性負荷を駆動するための多チャンネル容量負荷駆動回路に関するものである。
図１５は、従来に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示している。
図１５に示す出力回路は、高耐圧出力回路９及びレベルシフト回路８を有する高耐圧ドライバ２６とプリドライバ回路７とを備えている。
高耐圧ドライバ２６を構成する高耐圧出力回路９は、ハイサイドトランジスタ１３及びローサイドトランジスタ１４によって構成されているハーフブリッジ回路３４と、ツェナーダイオード１１及び抵抗１２によって構成され、ハイサイドトランジスタ１３のゲートを保護するゲート保護回路１０とを備えている。また、高耐圧ドライバ２６を構成するレベルシフト回路８は、ハイサイドトランジスタ１３を駆動する。
プリドライバ回路７は、インバーター３１及びＮＯＲ回路３５によって構成され、レベルシフト回路８及びローサイドトランジスタ１４を駆動する。なお、高耐圧出力回路９の出力端子４は、ハイサイドトランジスタ１３とローサイドトランジスタ１４との共通接続端子に接続されている。また、基準電源端子１は、基準電位の端子であり、低圧電源端子２は、５Ｖ程度の低圧電源の端子であり、高圧電源端子３は、１００Ｖ以上の高圧電源の端子であり、制御入力端子５及び６は、図示しない低耐圧制御部からの入力信号を入力する。
次に、以上の構成を有する従来に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作について説明する。
図１６は、従来に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作を説明するタイミング図を示している。
図１６において、制御入力端子５及び６に入力される低耐圧制御部からの入力信号IN及びHIZと、入力信号IN3及びHIZに応じてレベルシフト回路８を駆動するプリドライバ回路７の出力信号IN1及びIN2、入力信号IN及びHIZに応じてローサイドトランジスタ１４を駆動するプリドライバ回路７の出力信号INと、プリドライバ回路７の出力信号IN1及びIN2に応じてハイサイドトランジスタ１３を駆動するレベルシフト回路８の出力信号IN4と、レベルシフト回路８を構成する厚膜ゲートＰ型ＭＯＳトランジスタ１６のゲート駆動信号P2Gと、レベルシフト回路８の出力信号IN4を受けてゲート保護回路１０に応じて決定されるハイサイドトランジスタ１３のゲート−ソース間電圧GHと、プリドライバ回路７の出力信号IN3に応じて出力される高耐圧出力回路９の出力端子４の電圧波形OUTとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
まず、入力端子５にGNDレベルの信号が入力され、入力信号INがLレベル（GND）になると、出力信号IN1はLレベル（GND）、出力信号IN2はHレベル（VDD）と夫々なり、ゲート駆動信号P2GがLレベル（GND）、出力信号IN4がHレベル（VDDH）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１によりOUT+Vz(降伏電圧)となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以上とされることで、ハイサイドトランジスタ１３はオンする。また、出力信号IN3はLレベル（GND）となり、ローサイドトランジスタ１４をオフするため、出力電圧波形OUTはHレベル（VDDH）となる。
次に、入力端子５にVDDレベルの信号が入力され、入力信号INがHレベル（VDD）になると、出力信号IN1はHレベル（VDD）、出力信号IN2はLレベル（GND）と夫々なり、ゲート駆動信号P2GがHレベル（VDDH）、出力信号IN4がLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。また、出力信号IN3はHレベル（VDD）となり、ローサイドトランジスタ１４をオンするため、出力電圧波形OUTはLレベル（GND）となる。
一方、制御入力端子６にVDDレベルの信号が入力された場合について説明する。
この場合、入力端子５にGNDレベルの信号が入力されていてもVDDレベルの信号が入力されていても、出力信号IN1はHレベル（VDD）、出力信号IN2はLレベル（GND）と夫々なり、ゲート駆動信号P2GがHレベル（VDDH）となって、レベルシフト回路８を構成する薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンする。このとき、ゲート−ソース間電圧GHは、ゲート保護回路１０を構成するツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。また、出力信号IN3も、Lレベル（GND）となってローサイドトランジスタ１４はオフとなるが、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンしているため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込むため、出力電圧波形OUT は、やがてLレベル（GND）となる。
特開２００５−２０１４２号公報（図４）
ところで、上記従来に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６では、レベルシフト回路８を構成する薄膜ゲートＮ型ＭＯＳトランジスタ１８とツェナーダイオード１１とによって負荷電流経路が発生するため、出力端子４を完全にハイインピーダンスにはできないという問題がある。
また、数百ｐF以上ある容量負荷を通常、小さなサイズの薄膜ゲートＮ型ＭＯＳトランジスタ１８で長い時間かけて放電することになるため、このトランジスタが自己発熱等で破壊するという問題もある。この場合、トランジスタの破壊を避ける目的で、トランジスタのサイズを大きくすることもできるが、チップ面積が増大するという問題が当然に発生してしまう。
前記に鑑み、本発明の目的は、出力端子からツェナーダイオードを通してレベルシフト回路へ負荷電流が流れる経路を遮断して、出力端子を完全にハイインピーダンスにできる構成を有する出力回路及び多出力回路を提供することである。
前記の目的を達成するために、本発明の第１の形態に係る出力回路は、ハイサイドトランジスタと、ローサイドトランジスタと、ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、ゲート保護回路を介して、ハイサイドトランジスタを駆動するレベルシフト回路と、レベルシフト回路及びローサイドトランジスタを駆動するプリドライバ回路とを備え、ハイサイドトランジスタとローサイドトランジスタとの接続点を出力端子とする出力回路であって、レベルシフト回路は、ハイサイドトランジスタをオフさせてから所定時間経過後に、出力端子からレベルシフト回路への電流径路を遮断状態にする。
本発明の第１の形態に係る出力回路において、レベルシフト回路は、ハイサイドトランジスタをオフした後に、ハイインピーダンス状態になることで、電流径路を遮断状態にする。
本発明の第１の形態に係る出力回路において、互いに直列接続された複数のインバーターよりなり、所定時間を経過させる遅延器をさらに備える。
本発明の第１の形態に係る出力回路において、所定時間は、ハイサイドトランジスタが確実にオフ状態となるまでの時間よりも長い。
本発明の第１の形態に係る出力回路において、遅延器は、電流径路の遮断状態の解除を所定時間経過させることなく行う。
本発明の第１の形態に係る出力回を複数備えた第１の多出力回路は、出力回路の各出力を順次出力させるシフトレジスタと、互いに直列接続された複数のインバーターよりなり、レベルシフト回路の各々に対応する所定時間を経過させる１つ以上の遅延器とをさらに備える。
本発明の第２の形態に係る出力回路は、ハイサイドトランジスタと、ハイサイドトランジスタと並列に接続されたハイサイド回生ダイオードと、ローサイドトランジスタと、ローサイドトランジスタと並列に接続されたローサイド回生ダイオードと、ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、ゲート保護回路を介して、ハイサイドトランジスタを駆動するレベルシフト回路と、レベルシフト回路及びローサイドトランジスタを駆動するプリドライバ回路とを備え、ハイサイドトランジスタとローサイドトランジスタとの接続点を出力端子とする出力回路であって、レベルシフト回路は、ハイサイドトランジスタをオフさせてから所定時間経過後に、出力端子からレベルシフト回路への電流径路を遮断状態にする。
本発明の第２の形態に係る出力回路において、レベルシフト回路は、ハイサイドトランジスタをオフした後に、ハイインピーダンス状態になることで、電流径路を遮断状態にする。
本発明の第２の形態に係る出力回路において、互いに直列接続された複数のインバーターよりなり、所定時間を経過させる遅延器をさらに備える。
本発明の第２の形態に係る出力回路において、所定時間は、ハイサイドトランジスタが確実にオフ状態となるまでの時間よりも長い。
本発明の第２の形態に係る出力回路において、遅延器は、電流径路の遮断状態の解除を所定時間経過させることなく行う。
本発明の第２の形態に係る出力回路を複数備えた第２の多出力回路であって、出力回路の各出力を順次出力させるシフトレジスタと、互いに直列接続された複数のインバーターよりなり、レベルシフト回路の各々に対応する所定時間を経過させる１つ以上の遅延器とをさらに備える。
本発明の第３の形態に係る出力回路は、ハイサイドトランジスタと、ローサイドトランジスタと、ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、ゲート保護回路を介して、ハイサイドトランジスタを駆動するレベルシフト回路と、レベルシフト回路及びローサイドトランジスタを駆動するプリドライバ回路とを備え、ハイサイドトランジスタとローサイドトランジスタとの接続点を出力端子とする出力回路であって、レベルシフト回路とゲート保護回路との間に接続されたダイオードをさらに備える。
本発明の第４の形態に係る出力回路は、ハイサイドトランジスタと、ハイサイドトランジスタと並列に接続されたハイサイド回生ダイオードと、ローサイドトランジスタと、ローサイドトランジスタと並列に接続されたローサイド回生ダイオードと、ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、ゲート保護回路を介して、ハイサイドトランジスタを駆動するレベルシフト回路と、レベルシフト回路及びローサイドトランジスタを駆動するプリドライバ回路とを備え、ハイサイドトランジスタとローサイドトランジスタとの接続点を出力端子とする出力回路であって、レベルシフト回路とゲート保護回路との間に接続されたダイオードをさらに備える。
本発明に係る出力回路及び多出力回路によると、薄いゲート酸化膜を持つハイサイドトランジスタを用いるためにツェナーダイオードを含むゲート保護回路を用いた構成において、高耐圧出力端子を完全にハイインピーダンスにできる。
以下、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る多チャンネル容量負荷駆動回路を構成する高耐圧ドライバを含む出力回路の回路構成例を示している。
図１に示す出力回路は、高耐圧出力回路９及びレベルシフト回路８を有する高耐圧ドライバ２６と、プリドライバ回路７と、遅延器２０と、ＨＩＺ固定回路２１とを備えている。
高耐圧ドライバ２６を構成する高耐圧出力回路９は、ハイサイドトランジスタ１３及びローサイドトランジスタ１４によって構成されているハーフブリッジ回路３４と、ツェナーダイオード１１及び抵抗１２によって構成され、ハイサイドトランジスタ１３のゲートを保護するゲート保護回路１０とを備えている。また、高耐圧ドライバ２６を構成するレベルシフト回路８は、厚膜ゲートＰ型ＭＯＳトランジスタ１５及び１６並びに薄膜ゲートＮ型ＭＯＳトランジスタ１７及び１８によって構成され、ハイサイドトランジスタ１３を駆動する。
プリドライバ回路７は、インバーター３１及びＮＯＲ回路３５によって構成され、図示しない低耐圧制御部からの制御入力端子５の信号に応じて高耐圧ドライバ２６を駆動すると共にローサイドトランジスタ１４を駆動し、負荷容量１９の充放電を行う。なお、高耐圧出力回路９の出力端子４は、ハイサイドトランジスタ１３とローサイドトランジスタ１４との共通接続端子に接続されている。また、基準電源端子１は、基準電位の端子であり、低圧電源端子２は、５Ｖ程度の低圧電源の端子であり、高圧電源端子３は、１００Ｖ以上の高圧電源の端子であり、制御入力端子５及び６は、図示しない低耐圧制御部から入力信号を出力し、制御入力端子６は、制御入力端子５の状態にかかわらず、遅延器２０、ＨＩＺ固定回路２１及びプリドライバ回路７を通して、レベルシフト回路８、ハイサイドトランジスタ１３及びローサイドトランジスタ１４を強制的にハイインピーダンス状態とする。ハイサイドトランジスタ１３がハイレベル出力用であり、ローサイドトランジスタ１４がローレベル出力用である。
遅延器２０は複数のインバーター３１によって構成されており、ＨＩＺ固定回路２１はＡＮＤ回路３３によって構成されている。
次に、以上の構成を有する本発明の第１の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作について説明する。
図２は、本発明の第１の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作を説明するタイミング図を示している。
図２において、制御入力端子６に入力される低耐圧制御部からの入力信号HIZと、制御入力端子５に入力される低耐圧制御部からの入力信号INと、入力信号IN及び入力信号HIZに応じてレベルシフト回路８を駆動するプリドライバ回路７の出力信号IN2と、ＨＩＺ固定回路２１の出力信号IN1と、入力信号IN及び入力信号HIZに応じてローサイドトランジスタ１４を駆動するプリドライバ回路７の出力信号IN3と、プリドライバ回路７の出力信号IN1’と入力信号HIZからの入力信号を受け遅延器２０で遅延を持った出力信号DHIZとがANDされたＨＩＺ固定回路２１からの出力信号IN1に応じてハイサイドトランジスタ１３を駆動するレベルシフト回路８の出力信号P2G及びIN4と、レベルシフト回路８の出力信号IN4を受けてゲート保護回路１０に応じて決定されるハイサイドトランジスタ１３のゲート−ソース間電圧GHと、プリドライバ回路７の出力信号IN3に応じて出力される高耐圧出力回路９の出力電圧波形OUTとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
この場合、遅延器２０の出力信号DHIZはHレベル（VDD）となるため、HIZ固定回路２１は出力信号IN1’と同論理の出力信号IN1を出力できるようになる。
このとき、まず、入力端子５にGNDレベルの信号が入力され、入力信号INがLレベル（GND）になると、出力信号IN1’はLレベル（GND）となるため、出力信号IN1もLレベル（GND）となる。また、出力信号IN2はHレベル（VDD）となり、出力信号P2GはLレベル（GND）及び出力信号IN4がHレベル（VDDH）と夫々なる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１によりOUT+Vz（降伏電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以上とされることで、ハイサイドトランジスタ１３はオンする。また、出力信号IN3はLレベル（GND）となり、ローサイドトランジスタ１４をオフするため、出力電圧波形OUTはHレベル（VDDH）となる。
次に、入力端子５にVDDレベルの信号が入力され、入力端子INがHレベル（VDD）になると、出力信号IN1’はHレベル（VDD）となるため、出力信号IN1もHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4がLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。その後、抵抗１２により出力端子４と同電位に戻る。また、出力信号IN3はHレベル（VDD）となり、ローサイドトランジスタ１４をオンするため、出力電圧波形OUTはLレベル（GND）となる。
一方、出力端子４をハイインピーダンスとするために、制御入力端子６にVDDレベルの信号が入力された場合について説明する。
この場合、入力信号HIZがHレベル（VDD）となっているとき、プリドライバ回路７の出力信号IN1’はHレベル（VDD）となり、遅延器２０の出力信号DHIZは、遅延分があるために最初はHレベル（VDD）であるので、HIZ固定回路２１により出力信号IN1’と同論理の出力信号IN1を出力する。よって、出力信号IN1はHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4はLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ１３のゲートのしきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。
このとき、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンしているため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込むため、出力電圧波形OUT はゆっくり、Lレベル（GND）に向かって下降していく。しかしながら、遅延器２０の出力が所定時間経過後にLレベル（GND）となるため、出力信号IN1がLレベル（GND）となる。よって、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオフするため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込む経路が遮断されるので、出力端子４はハイインピーダンスとなる。
ここで、遅延回路２０で遅延を持たせる所定時間としては、ハイサイドトランジスタ１３が確実にオフとなり、且つ、レベルシフト回路８の出力信号P2GがHレベル（VDDH）となって、厚膜ゲートＰ型ＭＯＳトランジスタ１６がオフ状態でラッチするだけの時間分が確保されるとよい。通常、この時間は、数百nsレベルで十分なことと、薄膜ゲートＮ型ＭＯＳトランジスタ１８は、負荷容量１９を急速に放電するローサイドトランジスタ１４に比べて２桁以上サイズが小さいことから、出力電圧波形OUTはほとんど変化しない内にハイインピーダンスとなる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る多チャンネル容量負荷駆動回路を構成する高耐圧ドライバを含む出力回路の回路構成例を示している。
図３に示す出力回路は、高耐圧出力回路９及びレベルシフト回路８を有する高耐圧ドライバ２６と、プリドライバ回路７と、遅延器２０と、ＨＩＺ固定回路２１とを備えている。
高耐圧ドライバ２６を構成する高耐圧出力回路９は、ハイサイドトランジスタ１３及びローサイドトランジスタ１４によって構成されているハーフブリッジ回路３４と、ツェナーダイオード１１及び抵抗１２によって構成され、ハイサイドトランジスタ１３のゲートを保護するゲート保護回路１０とを備えている。また、高耐圧ドライバ２６を構成するレベルシフト回路８は、厚膜ゲートＰ型ＭＯＳトランジスタ１５及び１６並びに薄膜ゲートＮ型ＭＯＳトランジスタ１７及び１８によって構成され、ハイサイドトランジスタ１３を駆動する。
プリドライバ回路７は、インバーター３１及びＮＯＲ回路３５によって構成され、図示しない低耐圧制御部からの制御入力端子５の信号に応じて高耐圧ドライバ２６を駆動すると共にローサイドトランジスタ１４を駆動し、負荷容量１９の充放電を行う。なお、高耐圧出力回路９の出力端子４は、ハイサイドトランジスタ１３とローサイドトランジスタ１４との共通接続端子に接続されている。また、基準電源端子１は、基準電位の端子であり、低圧電源端子２は、５Ｖ程度の低圧電源の端子であり、高圧電源端子３は、１００Ｖ以上の高圧電源の端子であり、制御入力端子５及び６は、図示しない低耐圧制御部から入力信号を出力し、制御入力端子６は、制御入力端子５の状態にかかわらず、遅延器２０、ＨＩＺ固定回路２１及びプリドライバ回路７を通して、レベルシフト回路８、ハイサイドトランジスタ１３及びローサイドトランジスタ１４を強制的にハイインピーダンス状態とする。ハイサイドトランジスタ１３がハイレベル出力用であり、ローサイドトランジスタ１４がローレベル出力用である。
遅延器２０は複数のインバーター３１及びＮＡＮＤ回路３２によって構成されており、ＮＡＮＤ回路３２を用いたことで、強制的に行ったハイインピーダンス状態から復帰する際に、遅延を生じさせないようにしている。ＨＩＺ固定回路２１はＡＮＤ回路３３によって構成されている。
次に、以上の構成を有する本発明の第２の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作について説明する。
図４は、本発明の第２の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作を説明するタイミング図を示している。
図４において、制御入力端子６に入力される低耐圧制御部からの入力信号HIZと、制御入力端子５に入力される低耐圧制御部からの入力信号INと、入力信号IN及び入力信号HIZに応じてレベルシフト回路８を駆動するプリドライバ回路７の出力信号IN2と、ＨＩＺ固定回路２１の出力信号IN1、入力信号IN及び入力信号HIZに応じてローサイドトランジスタ１４を駆動するプリドライバ回路７の出力信号IN3と、プリドライバ回路７の出力信号IN1’と入力信号HIZからの入力信号のうちＨレベル入力時のみ遅延器２０で遅延を持った出力信号DHIZとがＡＮＤされたＨＩＺ固定回路２１からの出力信号IN1に応じてハイサイドトランジスタ１３を駆動するレベルシフト回路８の出力信号P2G及びIN4と、レベルシフト回路８の出力信号IN4を受けてゲート保護回路１０に応じて決定されるハイサイドトランジスタ１３のゲート−ソース間電圧GHと、プリドライバ回路７の出力信号IN3に応じて出力される高耐圧出力９の出力電圧波形OUTとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
この場合、遅延器２０の出力信号DHIZは遅延器２０に影響されずにすぐにHレベル（VDD）となるため、HIZ固定回路２１は出力信号IN1’と同論理の出力信号IN1を出力できるようになる。
このとき、まず、入力端子５にGNDレベルの信号が入力され、入力信号INがLレベル（GND）になると、出力信号IN1’はLレベル（GND）となるため、出力信号IN1もLレベル（GND）となる。また、出力信号IN2はHレベル（VDD）となり、出力信号P2GはLレベル（GND）及び出力信号IN4がHレベル（VDDH）と夫々なる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１によりOUT+Vz（降伏電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以上とされることで、ハイサイドトランジスタ１３はオンする。また、出力信号IN3はLレベル（GND）となり、ローサイドトランジスタ１４をオフするため、出力電圧波形OUTはHレベル（VDDH）となる。
次に、入力端子５にVDDレベルの信号が入力され、入力信号INがHレベル（VDD）になると、出力信号IN1’はHレベル（VDD）となるため、出力信号IN1もHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4がLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。その後、抵抗１２により出力端子４と同電位に戻る。また、出力信号IN3はHレベル（VDD）となり、ローサイドトランジスタ１４をオンするため、出力電圧波形OUTはLレベル（GND）となる。
一方、出力端子４をハイインピーダンスとするために、制御入力端子６にVDDレベルの信号が入力される場合について説明する。
この場合、入力信号HIZがHレベル（VDD）となっているとき、プリドライバ回路７の出力信号IN1’はHレベル（VDD）となり、遅延器２０の出力信号DHIZは、遅延分があるために最初はHレベル（VDD）であるので、HIZ固定回路２１により出力信号IN1’と同論理の出力信号IN1を出力する。よって、出力信号IN1はHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4はLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。
このとき、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンしているため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込むため、出力電圧波形OUT はゆっくり、Lレベル（GND）に向かって下降していく。しかしながら、遅延器２０の出力が所定時間経過後にLレベル（GND）となるため、出力信号IN1がLレベル（GND）となる。よって、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオフするため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込む経路が遮断されるので、出力端子４はハイインピーダンスとなる。
ここで、遅延回路２０で遅延を持たせる所定時間としては、ハイサイドトランジスタ１３が確実にオフとなり、且つ、レベルシフト回路８の出力信号P2GがHレベル（VDDH）となって、厚膜ゲートＰ型ＭＯＳトランジスタ１６がオフ状態でラッチするだけの時間分が確保されるとよい。通常、この時間は、数百nsレベルで十分なことと、薄膜ゲートＮ型ＭＯＳトランジスタ１８は、負荷容量１９を急速に放電するローサイドトランジスタ１４に比べて２桁以上サイズが小さいので、出力電圧波形OUTの電位は、ほとんど変化しない内にハイインピーダンスとなる。さらに、遅延器２０は、入力信号HIZがHレベルからLレベルへと遷移するときはインバーター３１による遅延が発生しないようにＮＡＮＤ回路３２を用いているため、ハイインピーダンスからすぐに復帰することができる。
（第３の実施形態）
図５は、本発明の第３の実施形態に係る多チャンネル容量負荷駆動回路を構成する高耐圧ドライバを含む出力回路の回路構成例を示している。
図５に示す出力回路は、高耐圧出力回路９及びレベルシフト回路８を有する高耐圧ドライバ２６と、プリドライバ回路７と、遅延器２０と、ＨＩＺ固定回路２１とを備えている。
高耐圧ドライバ２６を構成する高耐圧出力回路９は、ハイサイドトランジスタ２２及び該ハイサイドトランジスタ２２に並列に接続されたハイサイド回生ダイオード２４並びにローサイドトランジスタ２３及び該ローサイドトランジスタ２３に並列に接続されたローサイド回生ダイオード２５によって構成されているハーフブリッジ回路３４と、ツェナーダイオード１１及び抵抗１２によって構成され、ハイサイドトランジスタ２２のゲートを保護するゲート保護回路１０とを備えている。また、高耐圧ドライバ２６を構成するレベルシフト回路８は、厚膜ゲートＰ型ＭＯＳトランジスタ１５及び１６並びに薄膜ゲートＮ型ＭＯＳトランジスタ１７及び１８によって構成され、ハイサイドトランジスタ２２を駆動する。
プリドライバ回路７は、インバーター３１及びＮＯＲ回路３５によって構成され、図示しない低耐圧制御部からの制御入力端子５の信号に応じて高耐圧ドライバ２６を駆動すると共にローサイドトランジスタ２３を駆動し、負荷容量１９の充放電を行う。なお、高耐圧出力回路９の出力端子４は、ハイサイドトランジスタ２２とローサイドトランジスタ２３との共通接続端子に接続されている。また、基準電源端子１は、基準電位の端子であり、低圧電源端子２は、５Ｖ程度の低圧電源の端子であり、高圧電源端子３は、１００Ｖ以上の高圧電源の端子であり、制御入力端子５及び６は、図示しない低耐圧制御部から入力信号を出力し、制御入力端子６は、制御入力端子５の状態にかかわらず、遅延器２０、ＨＩＺ固定回路２１及びプリドライバ回路７を通して、レベルシフト回路８、ハイサイドトランジスタ２２及びローサイドトランジスタ２３を強制的にハイインピーダンス状態とする。ハイサイドトランジスタ２２がハイレベル出力用であり、ローサイドトランジスタ２３がローレベル出力用である。
遅延器２０は複数のインバーター３１によって構成されており、ＨＩＺ固定回路２１はＡＮＤ回路３３によって構成されている。
次に、以上の構成を有する本発明の第３の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作について説明する。
図６は、本発明の第３の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作を説明するタイミング図を示している。
図６において、制御入力端子６に入力される低耐圧制御部からの入力信号HIZと、制御入力端子５に入力される低耐圧制御部からの入力信号INと、入力信号IN及び入力信号HIZに応じてレベルシフト回路８を駆動するプリドライバ回路７の出力信号IN2と、ＨＩＺ固定回路２１の出力信号IN1と、入力信号IN及び入力信号HIZに応じてローサイドトランジスタ２３を駆動するプリドライバ回路７の出力信号IN3と、プリドライバ回路７の出力信号IN1’と入力信号HIZからの入力信号を受け遅延器２０で遅延を持った出力信号DHIZとがANDされたＨＩＺ固定回路２１からの出力信号IN1に応じてハイサイドトランジスタ２２を駆動するレベルシフト回路８の出力信号P2G及びIN4と、レベルシフト回路８の出力信号IN4を受けてゲート保護回路１０に応じて決定されるハイサイドトランジスタ２２のゲート−ソース間電圧GHと、プリドライバ回路７の出力信号IN3に応じて出力される高耐圧出力回路９の出力電圧波形OUTとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
この場合、遅延器２０の出力信号DHIZはHレベル（VDD）となるため、HIZ固定回路２１は出力信号IN1’と同論理の出力信号IN1を出力できるようになる。
このとき、まず、入力端子５にGNDレベルの信号が入力され、入力信号INがLレベル（GND）になると、出力信号IN1’はLレベル（GND）となるため、出力信号IN1もLレベル（GND）となる。また、出力信号IN2はHレベル（VDD）となり、出力信号P2GはLレベル（GND）及び出力信号IN4がHレベル（VDDH）と夫々なる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１によりOUT+Vz（降伏電圧）となって、ハイサイドトランジスタ２２のしきい値電圧Vth(T1)以上とされることで、ハイサイドトランジスタ２２はオンする。また、出力信号IN3はLレベル（GND）となり、ローサイドトランジスタ２３をオフするため、出力電圧波形OUTはHレベル（VDDH）となる。
次に、入力端子５にVDDレベルの信号が入力され、入力端子INがHレベル（VDD）になると、出力信号IN1’はＨレベル（VDD）となるため、出力信号IN1もHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4がLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ２２のしきい値電圧Vth(T1)以下とされることで、ハイサイドトランジスタ２２はオフする。その後、抵抗１２により出力端子４と同電位に戻る。また、出力信号IN3はHレベル（VDD）となり、ローサイドトランジスタ２３をオンするため、出力電圧波形OUTはLレベル（GND）となる。
一方、出力端子４をハイインピーダンスとするために、制御入力端子６にVDDレベルの信号が入力された場合について説明する。
この場合、入力信号HIZがHレベル（VDD）となっているとき、プリドライバ回路７の出力信号IN1’はHレベル（VDD）となり、遅延器２０の出力信号DHIZは、遅延分があるために最初はHレベル（VDD）であるので、HIZ固定回路２１により出力信号IN1’と同論理の出力信号IN1を出力する。よって、出力信号IN1はHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4はLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ２２のゲートのしきい値電圧Vth(T1)以下とされることで、ハイサイドトランジスタ２２はオフする。
このとき、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンしているため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込むため、出力電圧波形OUTはゆっくり、Lレベル（GND）に向かって下降していく。しかしながら、遅延器２０の出力が所定時間経過後にLレベル（GND）となるため、出力信号IN1がLレベル（GND）となる。よって、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオフするため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込む経路が遮断されるので、出力端子４はハイインピーダンスとなる。
ここで、遅延回路２０で遅延を持たせる所定時間としては、ハイサイドトランジスタ２２が確実にオフとなり、且つ、レベルシフト回路８の出力信号P2GがHレベル（VDDH）となって、厚膜ゲートＰ型ＭＯＳトランジスタ１６がオフ状態でラッチするだけの時間分が確保されるとよい。通常、この時間は、数百nsレベルで十分なことと、薄膜ゲートＮ型ＭＯＳトランジスタ１８は、負荷容量１９を急速に放電するローサイドトランジスタ２３に比べて２桁以上サイズが小さいことから、出力電圧波形OUTの電位はほとんど変化しない内にハイインピーダンスとなる。
（第４の実施形態）
図７は、本発明の第４の実施形態に係る多チャンネル容量負荷駆動回路を構成する高耐圧ドライバを含む出力回路の回路構成例を示している。
図７に示す出力回路は、高耐圧出力回路９及びレベルシフト回路８を有する高耐圧ドライバ２６と、プリドライバ回路７と、遅延器２０と、ＨＩＺ固定回路２１とを備えている。
高耐圧ドライバ２６を構成する高耐圧出力回路９は、ハイサイドトランジスタ２２及び該ハイサイドトランジスタ２２に並列に接続されたハイサイド回生ダイオード２４並びにローサイドトランジスタ２３及び該ローサイドトランジスタ２３に並列に接続されたローサイド回生ダイオード２５によって構成されているハーフブリッジ回路３４と、ツェナーダイオード１１及び抵抗１２によって構成され、ハイサイドトランジスタ２２のゲートを保護するゲート保護回路１０とを備えている。また、高耐圧ドライバ２６を構成するレベルシフト回路８は、厚膜ゲートＰ型ＭＯＳトランジスタ１５及び１６並びに薄膜ゲートＮ型ＭＯＳトランジスタ１７及び１８によって構成され、ハイサイドトランジスタ２２を駆動する。
プリドライバ回路７は、インバーター３１及びＮＯＲ回路３５によって構成され、図示しない低耐圧制御部からの制御入力端子５の信号に応じて高耐圧ドライバ２６を駆動すると共にローサイドトランジスタ２３を駆動し、負荷容量１９の充放電を行う。なお、高耐圧出力回路９の出力端子４は、ハイサイドトランジスタ２２とローサイドトランジスタ２３との共通接続端子に接続されている。また、基準電源端子１は、基準電位の端子であり、低圧電源端子２は、５Ｖ程度の低圧電源の端子であり、高圧電源端子３は、１００Ｖ以上の高圧電源の端子であり、制御入力端子５及び６は、図示しない低耐圧制御部から入力信号を出力し、制御入力端子６は、制御入力端子５の状態にかかわらず、遅延器２０、ＨＩＺ固定回路２１及びプリドライバ回路７を通して、レベルシフト回路８、ハイサイドトランジスタ２２及びローサイドトランジスタ２３を強制的にハイインピーダンス状態とする。ハイサイドトランジスタ２２がハイレベル出力用であり、ローサイドトランジスタ２３がローレベル出力用である。
遅延器２０は複数のインバーター３１及びＮＡＮＤ回路３２によって構成されており、ＮＡＮＤ回路３２を用いたことで、強制的に行ったハイインピーダンス状態から復帰する際に、遅延を生じさせないようにしている。ＨＩＺ固定回路２１はＡＮＤ回路３３によって構成されている。
次に、以上の構成を有する本発明の第４の実施形態に係る多チャネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作について説明する。
図８は、本発明の第２の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作を説明するタイミング図を示している。
図８において、制御入力端子６に入力される低耐圧制御部からの入力信号HIZと、制御入力端子５に入力される低耐圧制御部からの入力信号INと、入力信号IN及び入力信号HIZに応じてレベルシフト回路８を駆動するプリドライバ回路７の出力信号IN2と、ＨＩＺ固定回路２１の出力信号IN1、入力信号IN及び入力信号HIZに応じてローサイドトランジスタ２３を駆動するプリドライバ回路７の出力信号IN3と、プリドライバ回路７の出力信号IN1’と入力信号HIZからの入力信号のうちHレベル入力時のみ遅延器２０で遅延を持った出力信号DHIZとがＡＮＤされたＨＩＺ固定回路２１からの出力信号IN1に応じてハイサイドトランジスタ２２を駆動するレベルシフト回路８の出力信号P2G及びIN4と、レベルシフト回路８の出力信号IN4を受けてゲート保護回路１０に応じて決定されるハイサイドトランジスタ２２のゲート−ソース間電圧GHと、プリドライバ回路７の出力信号IN3に応じて出力される高耐圧出力９の出力電圧波形OUTとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
この場合、遅延器２０の出力信号DHIZは遅延器２０に影響されずにすぐにHレベル（VDD）となるため、HIZ固定回路２１は出力信号IN1’と同論理の出力信号IN1を出力できるようになる。
このとき、まず、入力端子５にGNDレベルの信号が入力され、入力信号INがLレベル（GND）になると、出力信号IN1’はLレベル（GND）となるため、出力信号IN1もLレベル（GND）となる。また、出力信号IN2はHレベル（VDD）となり、出力信号P2GはLレベル（GND）及び出力信号IN4がHレベル（VDDH）と夫々なる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１によりOUT+Vz（降伏電圧）となって、ハイサイドトランジスタ２２のしきい値電圧Vth(T1)以上とされることで、ハイサイドトランジスタ２２はオンする。また、出力信号IN3はLレベル（GND）となり、ローサイドトランジスタ２３をオフするため、出力電圧波形OUTはHレベル（VDDH）となる。
次に、入力端子５にVDDレベルの信号が入力され、入力信号INがHレベル（VDD）になると、出力信号IN1’はHレベル（VDD）となるため、出力信号IN1もHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4がLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ２２のしきい値電圧Vth(T1)以下とされることで、ハイサイドトランジスタ２２はオフする。その後、抵抗１２により出力端子４と同電位に戻る。また、出力信号IN3はHレベル（VDD）となり、ローサイドトランジスタ２３をオンするため、出力電圧波形OUTはLレベル（GND）となる。
一方、出力端子４をハイインピーダンスとするために、制御入力端子６にVDDレベルの信号が入力される場合について説明する。
この場合、入力信号HIZがHレベル（VDD）となっているとき、プリドライバ回路７の出力信号IN1’はHレベル（VDD）となり、遅延器２０の出力信号DHIZは、遅延分があるために最初はHレベル（VDD）であるので、HIZ固定回路２１により出力信号IN1’と同論理の出力信号IN1を出力する。よって、出力信号IN1はHレベル（VDD）となる。また、出力信号IN2はLレベル（GND）となり、出力信号P2GはHレベル（VDDH）及び出力信号IN4はLレベル（GND）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１が順バイアスされて、OUT−VFD（ツェナー順方向電圧）となって、ハイサイドトランジスタ２２のしきい値電圧Vth(T1)以下とされることで、ハイサイドトランジスタ２２はオフする。
このとき、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンしているため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込むため、出力電圧波形OUT はゆっくり、Lレベル（GND）に向かって下降していく。しかしながら、遅延器２０の出力が所定時間経過後にLレベル（GND）となるため、出力信号IN1がLレベル（GND）となる。よって、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオフするため、ツェナーダイオード１１を通して出力端子４から負荷電流が流れ込む経路が遮断されるので、出力端子４はハイインピーダンスとなる。
ここで、遅延回路２０で遅延を持たせる所定時間としては、ハイサイドトランジスタ２２が確実にオフとなり、且つ、レベルシフト回路８の出力信号P2GがHレベル（VDDH）となって、厚膜ゲートＰ型ＭＯＳトランジスタ１６がオフ状態でラッチするだけの時間分が確保されるとよい。通常、この時間は、数百nsレベルで十分なことと、薄膜ゲートＮ型ＭＯＳトランジスタ１８は、負荷容量１９を急速に放電するローサイドトランジスタ２３に比べて２桁以上サイズが小さいので、出力電圧波形OUTの電位は、ほとんど変化しない内にハイインピーダンスとなる。さらに、遅延器２０は、入力信号HIZがHレベルからLレベルへと遷移するときはインバーター３１による遅延が発生しないようにＮＡＮＤ回路３２を用いているため、ハイインピーダンスからすぐに復帰することができる。
（第５の実施形態）
図９は、本発明の第５の実施形態に係る多チャンネル容量負荷駆動回路の回路構成例を示している。図９に示す多チャンネル容量負荷駆動回路は、上述した図１〜図８に示した出力回路を複数備える場合の回路構成に特徴を有し、具体的には、複数の高耐圧ドライバ（以下、高耐圧ドライバ群という）と、複数のプリドライバ回路（以下、プリドライバ回路群という）と、複数のＨＩＺ固定回路（以下、ＨＩＺ固定回路群という）とを備える一方で、遅延器２０は一つだけ備えていることに特徴を有している。さらに、DATA入力端子２７及びCLK入力端子２８に接続され、出力回路の各出力を順次出力させるためのシフトレジスタ２９を備えている。
図９に示すように、高耐圧ドライバ群２６−１〜２６−Ｎは、高耐圧出力回路群９−１〜９−Ｎと、高耐圧出力群９−１〜９−Ｎを夫々プリドライブするレベルシフト回路群８−１〜８−Ｎとによって構成されている。また、プリドライバ回路群７−１〜７−Ｎは、シフトレジスタ２９からの制御信号INA〜INN及び制御信号入力端子６からの制御信号に応じて高耐圧ドライバ群２６−１〜２６−Ｎを駆動し、負荷容量群１９−１〜１９−Ｎの充放電を夫々行う。ここで、制御信号入力端子６は、シフトレジスタ２９からの制御信号INA〜INNの状態にかかわらず、遅延器２０、ＨＩＺ固定回路群２１−１〜２１−Ｎ及びプリドライバ回路群７−１〜７−Ｎを通して、レベルシフト回路群８−１〜８−Ｎ及び高耐圧出力回路群９−１〜９−Ｎを強制的にハイインピーダンス状態とする。なお、高耐圧出力群９−１〜９−Ｎには出力端子群４−１〜４−Ｎが接続されている。
図１０は、本発明の第５の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ群を含む多出力回路の動作を説明するタイミング図である。
図１０において、制御入力端子６に入力される低耐圧制御部からの入力信号HIZと、CLK入力端子２８に入力されるクロック信号CLKと、DATA入力端子２７に入力されるシフトレジスタ２９のデータ信号DATAと、シフトレジスタ２９から制御信号INAと、入力信号HIZからの入力信号を遅延器２０で遅延を持たせた出力信号DHIZと、高耐圧ドライバ群２６−１〜２６−Ｎの各出力電圧波形OUTA〜OUTNとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
この場合、遅延器２０の出力信号DHIZはHレベル（VDD）となるため、HIZ固定回路群２１−１〜２１−Ｎはプリドライバ群７−１〜７−Ｎの出力信号IN1A’〜IN1N’と同論理の出力信号IN1A〜IN1Nを出力できるようになる。
まず、シフトレジスタ２９にDATA信号がHレベル（VDD）として入力されている時にCLK信号がLレベル（GND）からHレベル（VDD）と遷移する場合、入力信号INAは、Hレベル（VDD）となり、出力電圧OUTAはLレベル（GND）となる。次に、シフトレジスタ２９にDATA信号がLレベル（GND）として入力されている時にCLK信号がLレベル（GND）からHレベル（VDD）と遷移する場合、入力信号INAは、Lレベル（GND）となり、出力電圧波形OUTAはHレベル（VDDH）となると共に、入力信号INBは、Hレベル（VDD）となり、出力電圧波形OUTBはLレベル（GND）となる。
以降、INNまで順次、CLK信号に同期して出力電圧波形OUTが変化していく。
一方、出力端子群４−１〜４−Ｎをハイインピーダンスとするために、制御入力端子６にVDDレベルの信号が入力された場合について説明する。
この場合、入力信号HIZがHレベル（VDD）となっているとき、プリドライバ回路群７−１〜７−Ｎの出力信号IN1A’〜IN1N’はHレベル（VDD）となると共に、遅延器２０の出力信号DHIZは遅延分があるために最初はHレベル（VDD）であるので、HIZ固定回路群２１−１〜２１−Ｎにより出力信号IN1A’〜IN1N’と同論理の出力信号IN1A〜IN1Nを出力する。よって、出力信号IN1A〜IN1NはHレベル（VDD）となる。また、出力信号IN2A〜IN2NはLレベル（GND）となり、出力信号群IN4A〜IN4Nは、Lレベル(GND)となることで高耐圧出力群９−１〜９−Ｎは、Lレベル(GND)となろうとするが、遅延器２０により、数百nsレベルの所定時間経過後、レベルシフト回路群８−１〜８−Ｎをハイインピーダンスとするため、出力端子群４−１〜４−Ｎは、ハイインピーダンスとなる。
（第６の実施形態）
図１１は、本発明の第６の実施形態に係る多チャンネル容量負荷駆動回路を構成する高耐圧ドライバを含む出力回路の回路構成例を示している。
図１１に示す出力回路は、高耐圧出力回路９及びレベルシフト回路８を有する高耐圧ドライバ２６と、プリドライバ回路７とを備え、高耐圧出力回路９とレベルシフト回路８との間に、高耐圧ダイオード３０をさらに備えている。高耐圧ダイオード３０を備えることで、レベルシフト回路８からのハイサイドトランジスタ１３をオンさせる信号がきたときは電流を通過させ、ハイサイドトランジスタ１３をオフさせる信号がきたときは電流を遮断する。
高耐圧ドライバ２６を構成する高耐圧出力回路９は、ハイサイドトランジスタ１３及びローサイドトランジスタ１４によって構成されているハーフブリッジ回路３４と、ツェナーダイオード１１及び抵抗１２によって構成され、ハイサイドトランジスタ１３のゲートを保護するゲート保護回路１０とを備えている。また、高耐圧ドライバ２６を構成するレベルシフト回路８は、厚膜ゲートＰ型ＭＯＳトランジスタ１５及び１６並びに薄膜ゲートＮ型ＭＯＳトランジスタ１７及び１８によって構成され、ハイサイドトランジスタ１３を駆動する。
プリドライバ回路７は、インバーター３１及びＮＯＲ回路３５によって構成され、図示しない低耐圧制御部からの制御入力端子５の信号に応じて高耐圧ドライバ２６を駆動すると共にローサイドトランジスタ１４を駆動し、負荷容量１９の充放電を行う。なお、高耐圧出力回路９の出力端子４は、ハイサイドトランジスタ１３とローサイドトランジスタ１４との共通接続端子に接続されている。また、基準電源端子１は、基準電位の端子であり、低圧電源端子２は、５Ｖ程度の低圧電源の端子であり、高圧電源端子３は、１００Ｖ以上の高圧電源の端子であり、制御入力端子５及び６は、図示しない低耐圧制御部から入力信号を出力し、制御入力端子６は、制御入力端子５の状態にかかわらず、プリドライバ回路７を通して、レベルシフト回路８、ハイサイドトランジスタ１３及びローサイドトランジスタ１４を強制的にハイインピーダンス状態とする。ハイサイドトランジスタ１３がハイレベル出力用であり、ローサイドトランジスタ１４がローレベル出力用である。
次に、以上の構成を有する本発明の第６の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作について説明する。
図１２は、本発明の第６の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作を説明するタイミング図である。
図１２において、制御入力端子６に入力される低耐圧制御部からの入力信号HIZと、制御入力端子５に入力される低耐圧制御部からの入力信号INと、入力信号IN及び入力信号HIZに応じてレベルシフト回路８を駆動するプリドライバ回路７の出力信号IN1及び出力信号IN2と、入力信号IN及び入力信号HIZに応じてローサイドトランジスタ１４を駆動するプリドライバ回路７の出力信号IN3と、出力信号IN1及びIN2に応じてハイサイドトランジスタ１３を駆動するレベルシフト回路８の出力信号P1G（高耐圧ダイオード３０のアノード側入力信号）と、高耐圧ダイオード３０のカソード側出力信号IN4と、高耐圧ダイオード３０のカソード側出力信号IN4を受けゲート保護回路１０に応じて決定されるハイサイドトランジスタ１３のゲート−ソース間電圧GHと、プリドライバ回路７の出力信号IN3に応じて出力される高耐圧出力９の出力電圧波形OUTとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
この場合、制御入力端子５にGNDレベルの信号が入力され、入力信号INがLレベルになると、出力信号IN1がLレベル（GND）となり、出力信号IN2はHレベル（VDD）となる。そして、出力信号P1GはHレベル（VDDH）となるため、高耐圧ダイオード３０が順バイアスされて、出力信号IN4はHレベル（VDDH-VFD<ダイオード順方向電圧>）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１により、OUT+Vz（降伏電圧）となって、ハイサイドトランジスタ１３のしきい値電圧Vth(N1)以上とされて、ハイサイドトランジスタ１３はオンする。また、出力信号IN3はLレベル（GND）となり、ローサイドトランジスタ１４をオフするため、出力電圧波形OUTはHレベル（VDDH）となる。
次に、入力端子５にVDDレベルの信号が入力され、入力信号INがHレベルになると、出力信号IN1はHレベル（VDD）となり、出力信号IN2はLレベル（GND）となって、出力信号P1GはLレベル（GND）となる。このため、高耐圧ダイオード３０が逆バイアスとなって出力信号IN4は、抵抗１２により高耐圧出力端子４と同電位となる。よって、ゲート−ソース間電圧GHも０Ｖとなって、ハイサイドトランジスタ１３のゲートは、しきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。また、出力信号IN3は、Hレベル（VDD）となってローサイドトランジスタ１４をオンするため、出力電圧波形OUTはLレベル（GND）となる。
一方、出力端子４をハイインピーダンスとするために、制御入力端子６にVDDレベルの信号が入力された場合について説明する。
この場合、入力信号HIZがHレベル（VDD）となっているとき、プリドライバ回路７の出力信号IN1はHレベル（VDD）となり、出力信号IN2はLレベル（GND）となって、出力信号P1GはLレベル（GND）となる。このため、高耐圧ダイオード３０が逆バイアスとなって、出力信号IN4は抵抗１２により高耐圧出力端子４と同電位となる。よって、ゲート−ソース間電圧GHも０Ｖとなって、ハイサイドトランジスタ１３のゲートは、しきい値電圧Vth(N1)以下とされることで、ハイサイドトランジスタ１３はオフする。このとき、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンしても、高耐圧ダイオード３０が逆バイアスとなっているため、ツェナーダイオード１１を通して高耐圧出力端子４から負荷電流が流れ込む経路が遮断されるため、高耐圧出力端子４は、ハイインピーダンスとなる。
（第７の実施形態）
図１３は、本発明の第７の実施形態に係る多チャンネル容量負荷駆動回路を構成する高耐圧ドライバを含む出力回路の回路構成例を示している。
図１３に示す出力回路は、高耐圧出力回路９及びレベルシフト回路８を有する高耐圧ドライバ２６と、プリドライバ回路７とを備え、高耐圧出力回路９とレベルシフト回路８との間に、高耐圧ダイオード３０をさらに備えている。高耐圧ダイオード３０を備えることで、レベルシフト回路８からのハイサイドトランジスタ２２をオンさせる信号がきたときは電流を通過させ、ハイサイドトランジスタ２２をオフさせる信号がきたときは電流を遮断する。
高耐圧ドライバ２６を構成する高耐圧出力回路９は、ハイサイドトランジスタ２２及び該ハイサイドトランジスタ２２に並列に接続されたハイサイド回生ダイオード２４並びにローサイドトランジスタ２３及び該ローサイドトランジスタ２３に並列に接続されたローサイド回生ダイオード２５によって構成されているハーフブリッジ回路３４と、ツェナーダイオード１１及び抵抗１２によって構成され、ハイサイドトランジスタ２２のゲートを保護するゲート保護回路１０とを備えている。また、高耐圧ドライバ２６を構成するレベルシフト回路８は、厚膜ゲートＰ型ＭＯＳトランジスタ１５及び１６並びに薄膜ゲートＮ型ＭＯＳトランジスタ１７及び１８によって構成され、ハイサイドトランジスタ２２を駆動する。
プリドライバ回路７は、インバーター３１及びＮＯＲ回路３５によって構成され、図示しない低耐圧制御部からの制御入力端子５の信号に応じて高耐圧ドライバ２６を駆動すると共にローサイドトランジスタ２３を駆動し、負荷容量１９の充放電を行う。なお、高耐圧出力回路９の出力端子４は、ハイサイドトランジスタ２２とローサイドトランジスタ２３との共通接続端子に接続されている。また、基準電源端子１は、基準電位の端子であり、低圧電源端子２は、５Ｖ程度の低圧電源の端子であり、高圧電源端子３は、１００Ｖ以上の高圧電源の端子であり、制御入力端子５及び６は、図示しない低耐圧制御部から入力信号を出力し、制御入力端子６は、制御入力端子５の状態にかかわらず、プリドライバ回路７を通して、レベルシフト回路８、ハイサイドトランジスタ２２及びローサイドトランジスタ２３を強制的にハイインピーダンス状態とする。ハイサイドトランジスタ２２がハイレベル出力用であり、ローサイドトランジスタ２３がローレベル出力用である。
次に、以上の構成を有する本発明の第７の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作について説明する。
図１４は、本発明の第７の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ２６を含む出力回路の動作を説明するタイミング図である。
図１４において、制御入力端子６に入力される低耐圧制御部からの入力信号HIZと、制御入力端子５に入力される低耐圧制御部からの入力信号INと、入力信号IN及び入力信号HIZに応じてレベルシフト回路８を駆動するプリドライバ回路７の出力信号IN1及び出力信号IN2と、入力信号IN及び入力信号HIZに応じてローサイドトランジスタ２３を駆動するプリドライバ回路７の出力信号IN3と、出力信号IN1及びIN2に応じてハイサイドトランジスタ２２を駆動するレベルシフト回路８の出力信号P1G（高耐圧ダイオード３０のアノード側入力信号）と、高耐圧ダイオード３０のカソード側出力信号IN4と、高耐圧ダイオード３０のカソード側出力信号IN4を受けゲート保護回路１０に応じて決定されるハイサイドトランジスタ２２のゲート−ソース間電圧GHと、プリドライバ回路７の出力信号IN3に応じて出力される高耐圧出力９の出力電圧波形OUTとを示している。
ここで、制御入力端子６にGNDレベルの信号が入力され、入力信号HIZがLレベル（GND）となっている場合について説明する。
この場合、制御入力端子５にGNDレベルの信号が入力され、入力信号INがLレベルになると、出力信号IN1がLレベル（GND）となり、出力信号IN2はHレベル（VDD）となる。そして、出力信号P1GはHレベル（VDDH）となるため、高耐圧ダイオード３０が順バイアスされて、出力信号IN4はHレベル（VDDH-VFD<ダイオード順方向電圧>）となる。よって、ゲート−ソース間電圧GHは、ツェナーダイオード１１により、OUT+Vz（降伏電圧）となって、ハイサイドトランジスタ２２のしきい値電圧Vth(T1)以上とされて、ハイサイドトランジスタ２２はオンする。また、出力信号IN3はLレベル（GND）となり、ローサイドトランジスタ２３をオフするため、出力電圧波形OUTはHレベル（VDDH）となる。
次に、入力端子５にVDDレベルの信号が入力され、入力信号INがHレベルになると、出力信号IN1はHレベル（VDD）となり、出力信号IN2はLレベル（GND）となって、出力信号P1GはLレベル（GND）となる。このため、高耐圧ダイオード３０が逆バイアスとなって出力信号IN4は、抵抗１２により出力端子４と同電位となる。よって、ゲート−ソース間電圧GHも０Ｖとなって、ハイサイドトランジスタ２２のゲートは、しきい値電圧Vth(T1)以下とされることで、ハイサイドトランジスタ２２はオフする。また、出力信号IN3は、Hレベル（VDD）となってローサイドトランジスタ２４をオンするため、出力電圧波形OUTはLレベル（GND）となる。
一方、出力端子４をハイインピーダンスとするために、制御入力端子６にVDDレベルの信号が入力された場合について説明する。
この場合、入力信号HIZがHレベル（VDD）となっているとき、プリドライバ回路７の出力信号IN1はHレベル（VDD）となり、出力信号IN2はLレベル（GND）となって、出力信号P1GはLレベル（GND）となる。このため、高耐圧ダイオード３０が逆バイアスとなって、出力信号IN4は抵抗１２により高耐圧出力端子４と同電位となる。よって、ゲート−ソース間電圧GHも０Ｖとなって、ハイサイドトランジスタ２２のゲートは、しきい値電圧Vth(T1)以下とされることで、ハイサイドトランジスタ２２はオフする。このとき、薄膜ゲートＮ型ＭＯＳトランジスタ１８がオンしても、高耐圧ダイオード３０が逆バイアスとなっているため、ツェナーダイオード１１を通して高耐圧出力端子４から負荷電流が流れ込む経路が遮断されるため、高耐圧出力端子４は、ハイインピーダンスとなる。
なお、以上の各実施形態において「基準電位」との表現を用いて説明し、接地電位以外の電位である場合も含めているが、半導体チップの基板に接続される電位のことであって、通常は接地電位のことを意味する。
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル容量負荷駆動回路にとって有用である。
本発明の第１の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示す図である。 本発明の第１の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の動作を説明するタイミング図である。 本発明の第２の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示す図である。 本発明の第２の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の動作を説明するタイミング図である。 本発明の第３の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示す図である。 本発明の第３の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の動作を説明するタイミング図である。 本発明の第４の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示す図である。 本発明の第４の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の動作を説明するタイミング図である。 本発明の第５の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ群を含む多出力回路のブロック構成例を示す図である。 本発明の第５の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバ群を含む多出力回路の動作を説明するタイミング図である。 本発明の第６の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示す図である。 本発明の第６の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の動作を説明するタイミング図である。 本発明の第７の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示す図である。 本発明の第７の実施形態に係る多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の動作を説明するタイミング図である。 従来の多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の回路構成例を示す図である。 従来の多チャンネル容量負荷駆動回路における高耐圧ドライバを含む出力回路の動作を説明するタイミング図である。
符号の説明
１ 基準電位端子
２ 低圧電源端子
３ 高圧電源端子
４ 出力端子
５，６ 制御入力端子
７ プリドライバ回路
８ レベルシフト回路
９ 高耐圧出力回路
１０ ゲート保護回路
１１ ツェナーダイオード
１２ 抵抗
１３，２２ ハイサイドトランジスタ
１４，２３ ローサイドトランジスタ
１５，１６ 厚膜ゲートＰ型ＭＯＳトランジスタ
１７，１８ 薄膜ゲートＮ型ＭＯＳトランジスタ
１９ 負荷容量
２０ 遅延器
２１ ＨＩＺ固定回路
２４ ハイサイド回生ダイオード
２５ ローサイド回生ダイオード
２６ 高耐圧ドライバ
２７ DATA入力端子
２８ CLK入力端子
２９ シフトレジスタ
３０ 高耐圧ダイオード
３１ インバーター
３２ ＮＡＮＤ回路
３３ ＡＮＤ回路
３４ ハーフブリッジ回路
３５ ＮＯＲ回路

Claims (14)

  1. ハイサイドトランジスタと、
    ローサイドトランジスタと、
    前記ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、
    前記ゲート保護回路を介して、前記ハイサイドトランジスタを駆動するレベルシフト回路と、
    前記レベルシフト回路及び前記ローサイドトランジスタを駆動するプリドライバ回路とを備え、
    前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点を出力端子とする出力回路であって、
    前記レベルシフト回路は、前記ハイサイドトランジスタをオフさせてから所定時間経過後に、前記出力端子から前記レベルシフト回路への電流径路を遮断状態にする、出力回路。
  2. 請求項１に記載の出力回路において、
    前記レベルシフト回路は、前記ハイサイドトランジスタをオフした後に、ハイインピーダンス状態になることで、前記電流径路を遮断状態にする、出力回路。
  3. 請求項１に記載の出力回路において、
    互いに直列接続された複数のインバーターよりなり、前記所定時間を経過させる遅延器をさらに備える、出力回路。
  4. 請求項１に記載の出力回路において、
    前記所定時間は、前記ハイサイドトランジスタが確実にオフ状態となるまでの時間よりも長い、出力回路。
  5. 請求項３に記載の出力回路において、
    前記遅延器は、前記電流径路の遮断状態の解除を所定時間経過させることなく行う、出力回路。
  6. 請求項１に記載の出力回路を複数備えた多出力回路であって、
    前記出力回路の各出力を順次出力させるシフトレジスタと、
    互いに直列接続された複数のインバーターよりなり、前記レベルシフト回路の各々に対応する前記所定時間を経過させる１つ以上の遅延器とをさらに備える、多出力回路。
  7. ハイサイドトランジスタと、
    前記ハイサイドトランジスタと並列に接続されたハイサイド回生ダイオードと、
    ローサイドトランジスタと、
    前記ローサイドトランジスタと並列に接続されたローサイド回生ダイオードと、
    前記ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、
    前記ゲート保護回路を介して、前記ハイサイドトランジスタを駆動するレベルシフト回路と、
    前記レベルシフト回路及び前記ローサイドトランジスタを駆動するプリドライバ回路とを備え、
    前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点を出力端子とする出力回路であって、
    前記レベルシフト回路は、前記ハイサイドトランジスタをオフさせてから所定時間経過後に、前記出力端子から前記レベルシフト回路への電流径路を遮断状態にする、出力回路。
  8. 請求項７に記載の出力回路において、
    前記レベルシフト回路は、前記ハイサイドトランジスタをオフした後に、ハイインピーダンス状態になることで、前記電流径路を遮断状態にする、出力回路。
  9. 請求項７に記載の出力回路において、
    互いに直列接続された複数のインバーターよりなり、前記所定時間を経過させる遅延器をさらに備える、出力回路。
  10. 請求項７に記載の出力回路において、
    前記所定時間は、前記ハイサイドトランジスタが確実にオフ状態となるまでの時間よりも長い、出力回路。
  11. 請求項９に記載の出力回路において、
    前記遅延器は、前記電流径路の遮断状態の解除を所定時間経過させることなく行う、出力回路。
  12. 請求項７に記載の出力回路を複数備えた多出力回路であって、
    前記出力回路の各出力を順次出力させるシフトレジスタと、
    互いに直列接続された複数のインバーターよりなり、前記レベルシフト回路の各々に対応する前記所定時間を経過させる１つ以上の遅延器とをさらに備える、多出力回路。
  13. ハイサイドトランジスタと、
    ローサイドトランジスタと、
    前記ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、
    前記ゲート保護回路を介して、前記ハイサイドトランジスタを駆動するレベルシフト回路と、
    前記レベルシフト回路及び前記ローサイドトランジスタを駆動するプリドライバ回路とを備え、
    前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点を出力端子とする出力回路であって、
    前記レベルシフト回路と前記ゲート保護回路との間に接続されたダイオードをさらに備える、出力回路。
  14. ハイサイドトランジスタと、
    前記ハイサイドトランジスタと並列に接続されたハイサイド回生ダイオードと、
    ローサイドトランジスタと、
    前記ローサイドトランジスタと並列に接続されたローサイド回生ダイオードと、
    前記ハイサイドトランジスタのゲート電圧を保護するゲート保護回路と、
    前記ゲート保護回路を介して、前記ハイサイドトランジスタを駆動するレベルシフト回路と、
    前記レベルシフト回路及び前記ローサイドトランジスタを駆動するプリドライバ回路とを備え、
    前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点を出力端子とする出力回路であって、
    前記レベルシフト回路と前記ゲート保護回路との間に接続されたダイオードをさらに備える、出力回路。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI330922B (en) * 2006-12-06 2010-09-21 Princeton Technology Corp Boost circuit and level shifter
TWI419447B (zh) * 2011-01-27 2013-12-11 Holtek Semiconductor Inc 電源轉換器及其功率電晶體的閘極驅動器
JP5397571B2 (ja) * 2011-05-11 2014-01-22 富士電機株式会社 制御装置
US8416006B1 (en) * 2011-11-16 2013-04-09 Texas Instruments Deutschland Gmbh Electronic device with gate driver for high voltage level shifter
KR101874414B1 (ko) * 2012-04-05 2018-07-04 삼성전자주식회사 하이측 게이트 드라이버, 스위칭 칩, 및 전력 장치
US9973180B2 (en) 2015-12-30 2018-05-15 Industrial Technology Research Institute Output stage circuit
US9917589B2 (en) 2016-02-02 2018-03-13 Samsung Electronics Co., Ltd. Transmitter circuit and receiver circuit for operating under low voltage
CN107437933A (zh) * 2016-05-27 2017-12-05 电信科学技术研究院 一种高端负载开关电路及ic
CN109547009B (zh) * 2018-11-19 2022-08-12 中国电子科技集团公司第五十八研究所 高可靠性电平位移电路
US10547299B1 (en) * 2019-01-29 2020-01-28 Texas Instruments Incorporated Fast transient and low power thin-gate based high-voltage switch

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
DE19814675A1 (de) * 1997-04-03 1998-10-08 Fuji Electric Co Ltd Ausgabeschaltung für einen Leistungs-IC mit hoher Durchbruchsspannung
US6466063B2 (en) * 2001-03-20 2002-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Push-pull output buffer with gate voltage feedback loop
JP2003244966A (ja) * 2002-02-18 2003-08-29 Mitsubishi Electric Corp 駆動回路
US7019560B2 (en) * 2003-01-13 2006-03-28 Xerox Corporation High voltage level translator
DE10306809A1 (de) * 2003-02-18 2004-09-02 Siemens Ag Betrieb einer Halbbrücke, insbesondere einer Feldeffekttransistor-Halbbrücke
US6903588B2 (en) * 2003-04-15 2005-06-07 Broadcom Corporation Slew rate controlled output buffer
JP3759121B2 (ja) * 2003-04-25 2006-03-22 Ｎｅｃエレクトロニクス株式会社 半導体装置
US7288993B2 (en) * 2005-01-25 2007-10-30 Analog Devices, Inc. Small signal amplifier with large signal output boost stage
JP2009065485A (ja) * 2007-09-07 2009-03-26 Panasonic Corp スイッチング制御装置及びモータ駆動装置

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