JP2001145370A - 駆動回路 - Google Patents
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
Abstract
(57)【要約】
【課題】 インバータ回路の動作しきい値電圧にばらつ
きが生じた場合等であっても、ｄｖ／ｄｔ過渡信号に起
因する誤動作を回避し得る駆動回路を得る。 【解決手段】 ＤＭＯＳ２，３のドレイン電極はそれぞ
れ、インバータ回路６，７及びインバータ回路２２，２
３の入力に接続されている。インバータ回路６，７の出
力はＮＡＮＤ回路８，９の入力に接続されている。ＮＡ
ＮＤ回路８，９の出力はＮＯＲ回路１１，１２の各一方
の入力に接続されている。インバータ回路２２，２３に
は、インバータ回路２２，２３の各動作しきい値電圧の
うちの低い方のものが、インバータ回路６，７の各動作
しきい値電圧のうちの高い方のものよりも高いインバー
タ回路を採用する。インバータ回路２２，２３の出力は
ＡＮＤ回路１０の一方の入力及び他方の入力に接続され
ており、ＡＮＤ回路１０の出力はＮＯＲ回路１１，１２
の各他方の入力に接続されている。
きが生じた場合等であっても、ｄｖ／ｄｔ過渡信号に起
因する誤動作を回避し得る駆動回路を得る。 【解決手段】 ＤＭＯＳ２，３のドレイン電極はそれぞ
れ、インバータ回路６，７及びインバータ回路２２，２
３の入力に接続されている。インバータ回路６，７の出
力はＮＡＮＤ回路８，９の入力に接続されている。ＮＡ
ＮＤ回路８，９の出力はＮＯＲ回路１１，１２の各一方
の入力に接続されている。インバータ回路２２，２３に
は、インバータ回路２２，２３の各動作しきい値電圧の
うちの低い方のものが、インバータ回路６，７の各動作
しきい値電圧のうちの高い方のものよりも高いインバー
タ回路を採用する。インバータ回路２２，２３の出力は
ＡＮＤ回路１０の一方の入力及び他方の入力に接続され
ており、ＡＮＤ回路１０の出力はＮＯＲ回路１１，１２
の各他方の入力に接続されている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は駆動回路に関する
ものであり、特に、ｄｖ／ｄｔ過渡信号に起因する誤動
作を防止するための保護回路を備えた、パワーデバイス
の駆動回路に関する。
ものであり、特に、ｄｖ／ｄｔ過渡信号に起因する誤動
作を防止するための保護回路を備えた、パワーデバイス
の駆動回路に関する。
【０００２】
【従来の技術】図４は、ＨＶＩＣ（High Voltage IC）
等に用いられる、従来のパワーデバイスの駆動回路２０
０の構成を示す回路図である。高電位側パワーデバイス
の駆動回路ＨＤは、インバータ回路１０６，１０７とＲ
Ｓフリップフロップ回路１１３との間に、ｄｖ／ｄｔ過
渡信号に起因する誤動作を防止するための保護回路１３
０を備えている。保護回路１３０は、ｄｖ／ｄｔ過渡電
圧がＤＭＯＳ１０２，１０３に同時に発生する結果、抵
抗１０４，１０５での電圧降下が同時に生じることに着
目して、インバータ回路１０６，１０７がともに「Ｈ
（高電位）」信号を出力した場合に、ＲＳフリップフロ
ップ回路１１３のセット入力Ｓ及びリセット入力Ｒにと
もに「Ｌ（低電位）」信号を入力することにより、ＲＳ
フリップフロップ回路１１３の動作にマスクをかける機
能を有している。
等に用いられる、従来のパワーデバイスの駆動回路２０
０の構成を示す回路図である。高電位側パワーデバイス
の駆動回路ＨＤは、インバータ回路１０６，１０７とＲ
Ｓフリップフロップ回路１１３との間に、ｄｖ／ｄｔ過
渡信号に起因する誤動作を防止するための保護回路１３
０を備えている。保護回路１３０は、ｄｖ／ｄｔ過渡電
圧がＤＭＯＳ１０２，１０３に同時に発生する結果、抵
抗１０４，１０５での電圧降下が同時に生じることに着
目して、インバータ回路１０６，１０７がともに「Ｈ
（高電位）」信号を出力した場合に、ＲＳフリップフロ
ップ回路１１３のセット入力Ｓ及びリセット入力Ｒにと
もに「Ｌ（低電位）」信号を入力することにより、ＲＳ
フリップフロップ回路１１３の動作にマスクをかける機
能を有している。
【０００３】保護回路１３０は、インバータ回路１０
６，１０７の出力にそれぞれ接続されたＮＡＮＤ回路１
０８，１０９と、インバータ回路１０６の出力に接続さ
れた一方の入力、及びインバータ回路１０７の出力に接
続された他方の入力を有するＡＮＤ回路１１０と、ＮＡ
ＮＤ回路１０８の出力に接続された一方の入力、及びＡ
ＮＤ回路１１０の出力に接続された他方の入力を有する
ＮＯＲ回路１１１と、ＮＡＮＤ回路１０９の出力に接続
された一方の入力、及びＡＮＤ回路１１０の出力に接続
された他方の入力を有するＮＯＲ回路１１２とを備えて
いる。ＮＯＲ回路１１１，１１２の出力はそれぞれ、Ｒ
Ｓフリップフロップ回路１１３のセット入力Ｓ及びリセ
ット入力Ｒに接続されている。
６，１０７の出力にそれぞれ接続されたＮＡＮＤ回路１
０８，１０９と、インバータ回路１０６の出力に接続さ
れた一方の入力、及びインバータ回路１０７の出力に接
続された他方の入力を有するＡＮＤ回路１１０と、ＮＡ
ＮＤ回路１０８の出力に接続された一方の入力、及びＡ
ＮＤ回路１１０の出力に接続された他方の入力を有する
ＮＯＲ回路１１１と、ＮＡＮＤ回路１０９の出力に接続
された一方の入力、及びＡＮＤ回路１１０の出力に接続
された他方の入力を有するＮＯＲ回路１１２とを備えて
いる。ＮＯＲ回路１１１，１１２の出力はそれぞれ、Ｒ
Ｓフリップフロップ回路１１３のセット入力Ｓ及びリセ
ット入力Ｒに接続されている。
【０００４】なお、説明を省略したその他の構成要素に
ついては、後述する発明の実施の形態において詳細に説
明する。
ついては、後述する発明の実施の形態において詳細に説
明する。
【０００５】
【発明が解決しようとする課題】図５は、保護回路１３
０の動作を説明するためのタイミングチャートである。
図５では、製造上のばらつきにより、インバータ回路１
０６，１０７の各動作しきい値電圧Ｖｔｈ１０６，Ｖｔ
ｈ１０７が、Ｖｔｈ１０６＞Ｖｔｈ１０７の関係にある
場合の例を示している。また、ｄｖ／ｄｔ過渡信号が発
生する前の状態において、ＲＳフリップフロップ回路１
１３の出力Ｑから「Ｌ」信号が出力されている場合を想
定している。以下、図４，５を参照して、従来のパワー
デバイスの駆動回路２００の問題について説明する。
０の動作を説明するためのタイミングチャートである。
図５では、製造上のばらつきにより、インバータ回路１
０６，１０７の各動作しきい値電圧Ｖｔｈ１０６，Ｖｔ
ｈ１０７が、Ｖｔｈ１０６＞Ｖｔｈ１０７の関係にある
場合の例を示している。また、ｄｖ／ｄｔ過渡信号が発
生する前の状態において、ＲＳフリップフロップ回路１
１３の出力Ｑから「Ｌ」信号が出力されている場合を想
定している。以下、図４，５を参照して、従来のパワー
デバイスの駆動回路２００の問題について説明する。
【０００６】高電位側パワーデバイスの駆動回路ＨＤで
は、ハーフブリッジ型パワーデバイス１５２のスイッチ
ング状態によって、接続点Ｎ１からダイオード１２０，
１２１のアノードに至るラインで速いｄｖ／ｄｔ過渡信
号が発生する。そして、ＤＭＯＳ１０２，１０３のドレ
イン−ソース間には寄生容量Ｃが存在するので、寄生容
量Ｃとｄｖ／ｄｔ過渡信号との積Ｃ・ｄｖ／ｄｔとして
得られるｄｖ／ｄｔ過渡電圧が、ＤＭＯＳ１０２，１０
３に同時に発生する。
は、ハーフブリッジ型パワーデバイス１５２のスイッチ
ング状態によって、接続点Ｎ１からダイオード１２０，
１２１のアノードに至るラインで速いｄｖ／ｄｔ過渡信
号が発生する。そして、ＤＭＯＳ１０２，１０３のドレ
イン−ソース間には寄生容量Ｃが存在するので、寄生容
量Ｃとｄｖ／ｄｔ過渡信号との積Ｃ・ｄｖ／ｄｔとして
得られるｄｖ／ｄｔ過渡電圧が、ＤＭＯＳ１０２，１０
３に同時に発生する。
【０００７】このようにｄｖ／ｄｔ過渡電圧が発生する
ことによって抵抗１０４，１０５で同時に電圧降下が生
じ、インバータ回路１０６，１０７には、図５のＮＡ
１，ＮＡ２に示す電圧がそれぞれ入力される。これは、
時刻ｔ１においてインバータ回路１０６，１０７のそれ
ぞれに「Ｌ」信号が入力されたことに等しい。そして、
インバータ回路１０６，１０７は、入力された「Ｌ」信
号を反転して、図５のＮＢ，ＮＣにそれぞれ示すよう
に、時刻ｔ１において「Ｈ」信号を出力する。
ことによって抵抗１０４，１０５で同時に電圧降下が生
じ、インバータ回路１０６，１０７には、図５のＮＡ
１，ＮＡ２に示す電圧がそれぞれ入力される。これは、
時刻ｔ１においてインバータ回路１０６，１０７のそれ
ぞれに「Ｌ」信号が入力されたことに等しい。そして、
インバータ回路１０６，１０７は、入力された「Ｌ」信
号を反転して、図５のＮＢ，ＮＣにそれぞれ示すよう
に、時刻ｔ１において「Ｈ」信号を出力する。
【０００８】インバータ回路１０６，１０７の入力電圧
値は時間の経過とともに上昇するが、その電圧値がイン
バータ回路１０６，１０７の各動作しきい値電圧Ｖｔｈ
１０６，Ｖｔｈ１０７を超えると（これは、インバータ
回路１０６，１０７のそれぞれに「Ｈ」信号が入力され
たことに等しい。）、インバータ回路１０６，１０７
は、入力された「Ｈ」信号を反転して「Ｌ」信号を出力
する。ここで、上記Ｖｔｈ１０６＞Ｖｔｈ１０７の関係
により、「Ｌ」信号を出力するタイミングが、インバー
タ回路１０７よりもインバータ回路１０６の方が遅れ
る。
値は時間の経過とともに上昇するが、その電圧値がイン
バータ回路１０６，１０７の各動作しきい値電圧Ｖｔｈ
１０６，Ｖｔｈ１０７を超えると（これは、インバータ
回路１０６，１０７のそれぞれに「Ｈ」信号が入力され
たことに等しい。）、インバータ回路１０６，１０７
は、入力された「Ｈ」信号を反転して「Ｌ」信号を出力
する。ここで、上記Ｖｔｈ１０６＞Ｖｔｈ１０７の関係
により、「Ｌ」信号を出力するタイミングが、インバー
タ回路１０７よりもインバータ回路１０６の方が遅れ
る。
【０００９】ＮＡＮＤ回路１０８，１０９は、図５のＮ
Ｄ、ＮＥにそれぞれ示すように、インバータ回路１０
６，１０７の出力を反転した信号をそれぞれ出力する。
また、ＡＮＤ回路１１０は、図５のＮＦに示すように、
インバータ回路１０６，１０７がともに「Ｈ」信号を出
力している期間（ｔ１〜ｔ２）において「Ｈ」信号を出
力する。
Ｄ、ＮＥにそれぞれ示すように、インバータ回路１０
６，１０７の出力を反転した信号をそれぞれ出力する。
また、ＡＮＤ回路１１０は、図５のＮＦに示すように、
インバータ回路１０６，１０７がともに「Ｈ」信号を出
力している期間（ｔ１〜ｔ２）において「Ｈ」信号を出
力する。
【００１０】ＮＯＲ回路１１１は、時刻ｔ１までの期間
においてはＮＡＮＤ回路１０８から、時刻ｔ１〜ｔ２の
期間においてはＡＮＤ回路１１０から、時刻ｔ３以降の
期間においてはＮＡＮＤ回路１０８からそれぞれ「Ｈ」
信号を入力する。しかしながら、ＮＯＲ回路１１１は、
時刻ｔ２〜ｔ３の期間においてはＮＡＮＤ回路１０８か
らもＡＮＤ回路１１０からも「Ｈ」信号を入力しない。
このため、図５のＳに示すように、時刻ｔ２〜ｔ３の期
間において、ＲＳフリップフロップ回路１１３のセット
入力Ｓに「Ｈ」信号が入力されてしまう。その結果、図
５のＱに示すように、時刻ｔ２以降の期間において、Ｒ
Ｓフリップフロップ回路１１３の出力Ｑから「Ｈ」信号
が出力され、誤動作が生じるという問題があった。この
ような誤動作は、インバータ回路１０６とインバータ回
路１０７との動作しきい値電圧の差のみならず、ＤＭＯ
Ｓ１０２とＤＭＯＳ１０３との寄生容量の差、抵抗１０
４と抵抗１０５との抵抗値の差等に起因して発生し、製
造上回避することができない。
においてはＮＡＮＤ回路１０８から、時刻ｔ１〜ｔ２の
期間においてはＡＮＤ回路１１０から、時刻ｔ３以降の
期間においてはＮＡＮＤ回路１０８からそれぞれ「Ｈ」
信号を入力する。しかしながら、ＮＯＲ回路１１１は、
時刻ｔ２〜ｔ３の期間においてはＮＡＮＤ回路１０８か
らもＡＮＤ回路１１０からも「Ｈ」信号を入力しない。
このため、図５のＳに示すように、時刻ｔ２〜ｔ３の期
間において、ＲＳフリップフロップ回路１１３のセット
入力Ｓに「Ｈ」信号が入力されてしまう。その結果、図
５のＱに示すように、時刻ｔ２以降の期間において、Ｒ
Ｓフリップフロップ回路１１３の出力Ｑから「Ｈ」信号
が出力され、誤動作が生じるという問題があった。この
ような誤動作は、インバータ回路１０６とインバータ回
路１０７との動作しきい値電圧の差のみならず、ＤＭＯ
Ｓ１０２とＤＭＯＳ１０３との寄生容量の差、抵抗１０
４と抵抗１０５との抵抗値の差等に起因して発生し、製
造上回避することができない。
【００１１】本発明はかかる問題を解決するために成さ
れたものであり、製造上のばらつきによりインバータ回
路１０６，１０７の各動作しきい値電圧Ｖｔｈ１０６，
Ｖｔｈ１０７が互いに異なる場合等であっても、ｄｖ／
ｄｔ過渡信号に起因する誤動作を適切に回避し得る、パ
ワーデバイスの駆動回路を得ることを目的とするもので
ある。
れたものであり、製造上のばらつきによりインバータ回
路１０６，１０７の各動作しきい値電圧Ｖｔｈ１０６，
Ｖｔｈ１０７が互いに異なる場合等であっても、ｄｖ／
ｄｔ過渡信号に起因する誤動作を適切に回避し得る、パ
ワーデバイスの駆動回路を得ることを目的とするもので
ある。
【００１２】
【課題を解決するための手段】この発明のうち請求項１
に記載の駆動回路は、第１及び第２の信号線に接続さ
れ、第１の信号線の第１の電位と、第２の信号線の第２
の電位とに基づいて、後段の回路を駆動するための論理
信号を生成する論理回路と、論理回路とは独立して第１
及び第２の信号線に接続され、第１及び第２の電位が同
一のタイミングで遷移した場合に、論理回路が論理信号
を変化させることのないように保護動作を行う保護回路
とを備えるものである。
に記載の駆動回路は、第１及び第２の信号線に接続さ
れ、第１の信号線の第１の電位と、第２の信号線の第２
の電位とに基づいて、後段の回路を駆動するための論理
信号を生成する論理回路と、論理回路とは独立して第１
及び第２の信号線に接続され、第１及び第２の電位が同
一のタイミングで遷移した場合に、論理回路が論理信号
を変化させることのないように保護動作を行う保護回路
とを備えるものである。
【００１３】また、この発明のうち請求項２に記載の駆
動回路は、請求項１に記載の駆動回路であって、論理回
路は、第１及び第２の電位の論理をそれぞれ弁別するた
めの、第１の信号線に接続された第１の素子と、第２の
信号線に接続された第２の素子とを有し、保護回路は、
第１及び第２の電位の論理をそれぞれ弁別するための、
第１の信号線に接続された第３の素子と、第２の信号線
に接続された第４の素子とを有することを特徴とするも
のである。
動回路は、請求項１に記載の駆動回路であって、論理回
路は、第１及び第２の電位の論理をそれぞれ弁別するた
めの、第１の信号線に接続された第１の素子と、第２の
信号線に接続された第２の素子とを有し、保護回路は、
第１及び第２の電位の論理をそれぞれ弁別するための、
第１の信号線に接続された第３の素子と、第２の信号線
に接続された第４の素子とを有することを特徴とするも
のである。
【００１４】また、この発明のうち請求項３に記載の駆
動回路は、請求項２に記載の駆動回路であって、第３及
び第４の素子の各動作しきい値電圧のうちの低い方のも
のは、第１及び第２の素子の各動作しきい値電圧のうち
の高い方のものよりも高いことを特徴とするものであ
る。
動回路は、請求項２に記載の駆動回路であって、第３及
び第４の素子の各動作しきい値電圧のうちの低い方のも
のは、第１及び第２の素子の各動作しきい値電圧のうち
の高い方のものよりも高いことを特徴とするものであ
る。
【００１５】また、この発明のうち請求項４に記載の駆
動回路は、請求項３に記載の駆動回路であって、論理回
路及び保護回路は、第１〜第４の素子であるインバータ
と、第１の素子の出力に接続された第１のインバータ
と、第１のインバータの出力に接続された一方入力端子
を有する第１のＮＯＲ回路と、第２の素子の出力に接続
された第２のインバータと、第２のインバータの出力に
接続された一方入力端子を有する第２のＮＯＲ回路と、
第１のＮＯＲ回路の出力に接続された一方入力端子、及
び第２のＮＯＲ回路の出力に接続された他方入力端子を
有するフリップフロップと、第３の素子の出力に接続さ
れた一方入力端子と、第４の素子の出力に接続された他
方入力端子と、第１のＮＯＲ回路の他方入力端子及び第
２のＮＯＲ回路の他方入力端子にそれぞれ接続された出
力端子とを有するＡＮＤ回路とを有することを特徴とす
るものである。
動回路は、請求項３に記載の駆動回路であって、論理回
路及び保護回路は、第１〜第４の素子であるインバータ
と、第１の素子の出力に接続された第１のインバータ
と、第１のインバータの出力に接続された一方入力端子
を有する第１のＮＯＲ回路と、第２の素子の出力に接続
された第２のインバータと、第２のインバータの出力に
接続された一方入力端子を有する第２のＮＯＲ回路と、
第１のＮＯＲ回路の出力に接続された一方入力端子、及
び第２のＮＯＲ回路の出力に接続された他方入力端子を
有するフリップフロップと、第３の素子の出力に接続さ
れた一方入力端子と、第４の素子の出力に接続された他
方入力端子と、第１のＮＯＲ回路の他方入力端子及び第
２のＮＯＲ回路の他方入力端子にそれぞれ接続された出
力端子とを有するＡＮＤ回路とを有することを特徴とす
るものである。
【００１６】また、この発明のうち請求項５に記載の駆
動回路は、第１の信号線の第１の電位と、第２の信号線
の第２の電位とに基づいて、後段の回路を駆動するため
の論理信号を生成する論理回路と、第１及び第２の電位
が同一のタイミングで遷移した場合に、論理回路がその
遷移を検出する期間よりも長くその遷移を検出し、その
間論理回路が論理信号を変化させることのないように保
護動作を行う保護回路とを備えるものである。
動回路は、第１の信号線の第１の電位と、第２の信号線
の第２の電位とに基づいて、後段の回路を駆動するため
の論理信号を生成する論理回路と、第１及び第２の電位
が同一のタイミングで遷移した場合に、論理回路がその
遷移を検出する期間よりも長くその遷移を検出し、その
間論理回路が論理信号を変化させることのないように保
護動作を行う保護回路とを備えるものである。
【００１７】
【発明の実施の形態】図１は、本発明の実施の形態に係
るパワーデバイスの駆動回路１００の構成を示す回路図
である。電源５４と接地ＧＮＤとの間に、絶縁ゲート型
バイポーラトランジスタ（ＩＧＢＴ）等のパワーデバイ
ス５０，５１が直列に接続されており、ハーフブリッジ
型パワーデバイス５２を構成している。パワーデバイス
５０，５１には、フリーホイールダイオード５５，５６
がそれぞれ逆並列接続されている。パワーデバイス５０
とパワーデバイス５１との接続点Ｎ１にはモータ等の負
荷５３が接続されている。
るパワーデバイスの駆動回路１００の構成を示す回路図
である。電源５４と接地ＧＮＤとの間に、絶縁ゲート型
バイポーラトランジスタ（ＩＧＢＴ）等のパワーデバイ
ス５０，５１が直列に接続されており、ハーフブリッジ
型パワーデバイス５２を構成している。パワーデバイス
５０，５１には、フリーホイールダイオード５５，５６
がそれぞれ逆並列接続されている。パワーデバイス５０
とパワーデバイス５１との接続点Ｎ１にはモータ等の負
荷５３が接続されている。
【００１８】パワーデバイス５０は、接続点Ｎ１の電位
を基準電位として、当該基準電位と電源５４が供給する
電源電位ＶＤＤとの間でスイッチング動作を行うデバイ
スであり、高電位側パワーデバイスと称される。また、
パワーデバイス５１は、接地電位ＧＮＤを基準電位とし
て、当該基準電位と接続点Ｎ１の電位との間でスイッチ
ング動作をするデバイスであり、低電位側パワーデバイ
スと称される。従って、図１に示すパワーデバイスの駆
動回路１００は、高電位側パワーデバイスの駆動回路Ｈ
Ｄと、低電位側パワーデバイスの駆動回路ＬＤとに区別
されるが、低電位側パワーデバイスの駆動回路ＬＤにつ
いては説明を省略する。
を基準電位として、当該基準電位と電源５４が供給する
電源電位ＶＤＤとの間でスイッチング動作を行うデバイ
スであり、高電位側パワーデバイスと称される。また、
パワーデバイス５１は、接地電位ＧＮＤを基準電位とし
て、当該基準電位と接続点Ｎ１の電位との間でスイッチ
ング動作をするデバイスであり、低電位側パワーデバイ
スと称される。従って、図１に示すパワーデバイスの駆
動回路１００は、高電位側パワーデバイスの駆動回路Ｈ
Ｄと、低電位側パワーデバイスの駆動回路ＬＤとに区別
されるが、低電位側パワーデバイスの駆動回路ＬＤにつ
いては説明を省略する。
【００１９】以下、高電位側パワーデバイスの駆動回路
ＨＤの構成について詳細に説明する。パルス発生回路１
の入力は、図示しないマイクロコンピュータ等に接続さ
れている。パルス発生回路１の一方の出力は二重拡散Ｍ
ＯＳ（ＤＭＯＳ）２のゲート電極に接続されており、他
方の出力はＤＭＯＳ３のゲート電極に接続されている。
ＤＭＯＳ２，３は高耐圧の電界効果トランジスタであ
り、レベルシフトトランジスタとも称される。ＤＭＯＳ
２，３のソース電極はそれぞれ、接地ＧＮＤに接続され
ている。また、ＤＭＯＳ２，３のドレイン電極はそれぞ
れ、抵抗４，５の一端に接続されるとともに、インバー
タ回路６，７の入力に接続されている。また、ＤＭＯＳ
２，３のドレイン電極はそれぞれ、インバータ回路２
２，２３の入力にも接続されている。抵抗４，５の他端
はそれぞれ、電源１９の陽極に接続されている。以下本
明細書においては、抵抗４，５が配置されている信号線
を、それぞれ「第１の信号線」「第２の信号線」と称す
る。
ＨＤの構成について詳細に説明する。パルス発生回路１
の入力は、図示しないマイクロコンピュータ等に接続さ
れている。パルス発生回路１の一方の出力は二重拡散Ｍ
ＯＳ（ＤＭＯＳ）２のゲート電極に接続されており、他
方の出力はＤＭＯＳ３のゲート電極に接続されている。
ＤＭＯＳ２，３は高耐圧の電界効果トランジスタであ
り、レベルシフトトランジスタとも称される。ＤＭＯＳ
２，３のソース電極はそれぞれ、接地ＧＮＤに接続され
ている。また、ＤＭＯＳ２，３のドレイン電極はそれぞ
れ、抵抗４，５の一端に接続されるとともに、インバー
タ回路６，７の入力に接続されている。また、ＤＭＯＳ
２，３のドレイン電極はそれぞれ、インバータ回路２
２，２３の入力にも接続されている。抵抗４，５の他端
はそれぞれ、電源１９の陽極に接続されている。以下本
明細書においては、抵抗４，５が配置されている信号線
を、それぞれ「第１の信号線」「第２の信号線」と称す
る。
【００２０】インバータ回路６，７の出力はそれぞれ、
ＮＡＮＤ回路８，９の入力に接続されている。ＮＡＮＤ
回路８，９は一方及び他方の入力が短絡されており、イ
ンバータ回路としての機能を有する。ＮＡＮＤ回路８，
９の出力はそれぞれ、ＮＯＲ回路１１，１２の各一方の
入力に接続されている。インバータ回路２２，２３に
は、インバータ回路２２の動作しきい値電圧及びインバ
ータ回路２３の動作しきい値電圧のうちの低い方のもの
が、インバータ回路６の動作しきい値電圧及びインバー
タ回路７の動作しきい値電圧のうちの高い方のものより
も高いインバータ回路を採用する。インバータ回路２
２，２３の出力はそれぞれ、ＡＮＤ回路１０の一方の入
力及び他方の入力に接続されており、ＡＮＤ回路１０の
出力は、ＮＯＲ回路１１，１２の各他方の入力にそれぞ
れ接続されている。インバータ回路２２，２３、ＮＡＮ
Ｄ回路８，９、ＡＮＤ回路１０、及びＮＯＲ回路１１，
１２によって構成された論理回路は、ｄｖ／ｄｔ過渡信
号による誤動作を防止するための保護回路３０として機
能する。インバータ回路６，７は、インバータ回路６，
７及びＲＳフリップフロップ回路１３から成る論理回路
の動作開始・終了のトリガとなる素子であり、第１及び
第２の信号線の各電位の論理を弁別する機能を有する。
インバータ回路２２，２３は、保護回路３０の保護動作
開始・終了のトリガとなる素子であり、第１及び第２の
信号線の各電位の論理を弁別する機能を有する。
ＮＡＮＤ回路８，９の入力に接続されている。ＮＡＮＤ
回路８，９は一方及び他方の入力が短絡されており、イ
ンバータ回路としての機能を有する。ＮＡＮＤ回路８，
９の出力はそれぞれ、ＮＯＲ回路１１，１２の各一方の
入力に接続されている。インバータ回路２２，２３に
は、インバータ回路２２の動作しきい値電圧及びインバ
ータ回路２３の動作しきい値電圧のうちの低い方のもの
が、インバータ回路６の動作しきい値電圧及びインバー
タ回路７の動作しきい値電圧のうちの高い方のものより
も高いインバータ回路を採用する。インバータ回路２
２，２３の出力はそれぞれ、ＡＮＤ回路１０の一方の入
力及び他方の入力に接続されており、ＡＮＤ回路１０の
出力は、ＮＯＲ回路１１，１２の各他方の入力にそれぞ
れ接続されている。インバータ回路２２，２３、ＮＡＮ
Ｄ回路８，９、ＡＮＤ回路１０、及びＮＯＲ回路１１，
１２によって構成された論理回路は、ｄｖ／ｄｔ過渡信
号による誤動作を防止するための保護回路３０として機
能する。インバータ回路６，７は、インバータ回路６，
７及びＲＳフリップフロップ回路１３から成る論理回路
の動作開始・終了のトリガとなる素子であり、第１及び
第２の信号線の各電位の論理を弁別する機能を有する。
インバータ回路２２，２３は、保護回路３０の保護動作
開始・終了のトリガとなる素子であり、第１及び第２の
信号線の各電位の論理を弁別する機能を有する。
【００２１】ＮＯＲ回路１１，１２の出力はそれぞれ、
ＲＳフリップフロップ回路１３のセット入力Ｓ及びリセ
ット入力Ｒに接続されている。ＲＳフリップフロップ回
路１３の出力Ｑは、インバータ回路１４の入力に接続さ
れている。インバータ回路１４の出力は、ｐＭＯＳ１５
のゲート電極及びｎＭＯＳ１６のゲート電極にそれぞれ
接続されている。ｐＭＯＳ１５のドレイン電極は電源１
９の陽極に接続されており、ソース電極は抵抗１７の一
端に接続されている。抵抗１７の他端は、抵抗１８の一
端及びパワーデバイス５０のベース電極に接続されてい
る。抵抗１８の他端はｎＭＯＳ１６のドレイン電極に接
続されており、ｎＭＯＳ１６のソース電極は電源１９の
陰極に接続されている。また、ｎＭＯＳ１６のソース電
極は、ダイオード２０，２１の各アノードに接続されて
おり、ダイオード２０，２１の各カソードはそれぞれ、
ＤＭＯＳ２，３のドレイン電極に接続されている。
ＲＳフリップフロップ回路１３のセット入力Ｓ及びリセ
ット入力Ｒに接続されている。ＲＳフリップフロップ回
路１３の出力Ｑは、インバータ回路１４の入力に接続さ
れている。インバータ回路１４の出力は、ｐＭＯＳ１５
のゲート電極及びｎＭＯＳ１６のゲート電極にそれぞれ
接続されている。ｐＭＯＳ１５のドレイン電極は電源１
９の陽極に接続されており、ソース電極は抵抗１７の一
端に接続されている。抵抗１７の他端は、抵抗１８の一
端及びパワーデバイス５０のベース電極に接続されてい
る。抵抗１８の他端はｎＭＯＳ１６のドレイン電極に接
続されており、ｎＭＯＳ１６のソース電極は電源１９の
陰極に接続されている。また、ｎＭＯＳ１６のソース電
極は、ダイオード２０，２１の各アノードに接続されて
おり、ダイオード２０，２１の各カソードはそれぞれ、
ＤＭＯＳ２，３のドレイン電極に接続されている。
【００２２】図２は、駆動回路ＨＤによるレベルシフト
動作を説明するためのタイミングチャートである。以
下、図１，２を参照して、駆動回路ＨＤの動作について
説明する。
動作を説明するためのタイミングチャートである。以
下、図１，２を参照して、駆動回路ＨＤの動作について
説明する。
【００２３】まず、図２の時刻ｔ１〜ｔ２を参照して、
パワーデバイス５０をオンさせる場合の動作について説
明する。パルス発生回路１は、外部から入力されたハイ
サイド入力信号に基づいて、オン信号として「Ｈ」信号
を、オフ信号として「Ｌ」信号を発生する。このオン信
号及びオフ信号はそれぞれＤＭＯＳ２，３の各ゲート電
極に入力され、その結果ＤＭＯＳ２はオンし、ＤＭＯＳ
３はオフする。ＤＭＯＳ２がオンすることによって抵抗
４に電圧降下が生じ、インバータ回路６，２２に「Ｌ」
信号が入力される。一方、ＤＭＯＳ３に接続された抵抗
５には電圧降下が生じないので、インバータ回路７，２
３には「Ｈ」信号が入力される。従って、インバータ回
路６，２２は「Ｈ」信号を出力し、インバータ回路７，
２３は「Ｌ」信号を出力する。
パワーデバイス５０をオンさせる場合の動作について説
明する。パルス発生回路１は、外部から入力されたハイ
サイド入力信号に基づいて、オン信号として「Ｈ」信号
を、オフ信号として「Ｌ」信号を発生する。このオン信
号及びオフ信号はそれぞれＤＭＯＳ２，３の各ゲート電
極に入力され、その結果ＤＭＯＳ２はオンし、ＤＭＯＳ
３はオフする。ＤＭＯＳ２がオンすることによって抵抗
４に電圧降下が生じ、インバータ回路６，２２に「Ｌ」
信号が入力される。一方、ＤＭＯＳ３に接続された抵抗
５には電圧降下が生じないので、インバータ回路７，２
３には「Ｈ」信号が入力される。従って、インバータ回
路６，２２は「Ｈ」信号を出力し、インバータ回路７，
２３は「Ｌ」信号を出力する。
【００２４】インバータ回路６から出力される「Ｈ」信
号は、ＮＡＮＤ回路８によって反転されて「Ｌ」信号と
なる。また、インバータ回路７から出力される「Ｌ」信
号は、ＮＡＮＤ回路９によって反転されて「Ｈ」信号と
なる。ＡＮＤ回路１０には、インバータ回路２２から
「Ｈ」信号が、インバータ回路２３から「Ｌ」信号がそ
れぞれ入力されるため、ＡＮＤ回路１０は「Ｌ」信号を
出力する。ＮＯＲ回路１１にはＮＡＮＤ回路８及びＡＮ
Ｄ回路１０からともに「Ｌ」信号が入力されるため、Ｎ
ＯＲ回路１１は「Ｈ」信号を出力する。また、ＮＯＲ回
路１２にはＮＡＮＤ回路９から「Ｈ」信号が、ＡＮＤ回
路１０から「Ｌ」信号がそれぞれ入力されるため、ＮＯ
Ｒ回路１２は「Ｌ」信号を出力する。
号は、ＮＡＮＤ回路８によって反転されて「Ｌ」信号と
なる。また、インバータ回路７から出力される「Ｌ」信
号は、ＮＡＮＤ回路９によって反転されて「Ｈ」信号と
なる。ＡＮＤ回路１０には、インバータ回路２２から
「Ｈ」信号が、インバータ回路２３から「Ｌ」信号がそ
れぞれ入力されるため、ＡＮＤ回路１０は「Ｌ」信号を
出力する。ＮＯＲ回路１１にはＮＡＮＤ回路８及びＡＮ
Ｄ回路１０からともに「Ｌ」信号が入力されるため、Ｎ
ＯＲ回路１１は「Ｈ」信号を出力する。また、ＮＯＲ回
路１２にはＮＡＮＤ回路９から「Ｈ」信号が、ＡＮＤ回
路１０から「Ｌ」信号がそれぞれ入力されるため、ＮＯ
Ｒ回路１２は「Ｌ」信号を出力する。
【００２５】ＲＳフリップフロップ回路１３のセット入
力ＳにはＮＯＲ回路１１から「Ｈ」信号が入力され、リ
セット入力ＲにはＮＯＲ回路１２から「Ｌ」信号が入力
されるため、ＲＳフリップフロップの出力Ｑからは
「Ｈ」信号が出力される。この「Ｈ」信号はインバータ
回路１４によって反転されて「Ｌ」信号となり、ｐＭＯ
Ｓ１５及びｎＭＯＳ１６の各ゲート電極に入力される。
その結果、ｐＭＯＳ１５がオンするとともにｎＭＯＳ１
６がオフして、電源１９からパワーデバイス５０のベー
ス電極に「Ｈ」信号が入力されてパワーデバイス５０が
オンする。その結果、電源５４から負荷５３に電力が供
給される。
力ＳにはＮＯＲ回路１１から「Ｈ」信号が入力され、リ
セット入力ＲにはＮＯＲ回路１２から「Ｌ」信号が入力
されるため、ＲＳフリップフロップの出力Ｑからは
「Ｈ」信号が出力される。この「Ｈ」信号はインバータ
回路１４によって反転されて「Ｌ」信号となり、ｐＭＯ
Ｓ１５及びｎＭＯＳ１６の各ゲート電極に入力される。
その結果、ｐＭＯＳ１５がオンするとともにｎＭＯＳ１
６がオフして、電源１９からパワーデバイス５０のベー
ス電極に「Ｈ」信号が入力されてパワーデバイス５０が
オンする。その結果、電源５４から負荷５３に電力が供
給される。
【００２６】次に、図２の時刻ｔ２〜ｔ３を参照して、
オン信号のパルスが立ち下がってＤＭＯＳ２がオフした
場合、抵抗４での電圧降下がなくなるので、インバータ
回路６には「Ｈ」信号が入力される。そのため、インバ
ータ回路６は「Ｌ」信号を、ＮＡＮＤ回路８は「Ｈ」信
号を、ＮＯＲ回路１１は「Ｌ」信号をそれぞれ出力する
ことになる。その結果、ＲＳフリップフロップ回路１３
のセット入力Ｓ及びリセット入力Ｒにはともに「Ｌ」信
号が入力されるため、ＲＳフリップフロップの出力Ｑは
直前の状態を維持する。即ち、出力Ｑからは「Ｈ」信号
が出力され続けることになる。
オン信号のパルスが立ち下がってＤＭＯＳ２がオフした
場合、抵抗４での電圧降下がなくなるので、インバータ
回路６には「Ｈ」信号が入力される。そのため、インバ
ータ回路６は「Ｌ」信号を、ＮＡＮＤ回路８は「Ｈ」信
号を、ＮＯＲ回路１１は「Ｌ」信号をそれぞれ出力する
ことになる。その結果、ＲＳフリップフロップ回路１３
のセット入力Ｓ及びリセット入力Ｒにはともに「Ｌ」信
号が入力されるため、ＲＳフリップフロップの出力Ｑは
直前の状態を維持する。即ち、出力Ｑからは「Ｈ」信号
が出力され続けることになる。
【００２７】次に、図２の時刻ｔ３〜ｔ４を参照して、
パワーデバイス５０をオフさせる場合の動作について説
明する。パルス発生回路１は、オン信号として「Ｌ」信
号を、オフ信号として「Ｈ」信号を発生する。その結果
ＤＭＯＳ２はオフし、ＤＭＯＳ３はオンする。ＤＭＯＳ
２がオフすることによって、インバータ回路６，２２に
は「Ｈ」信号が入力される。一方、ＤＭＯＳ３がオンす
ることによって、インバータ回路７，２３には「Ｌ」信
号が入力される。従って、インバータ回路６，２２は
「Ｌ」信号を出力し、インバータ回路７，２３は「Ｈ」
信号を出力する。
パワーデバイス５０をオフさせる場合の動作について説
明する。パルス発生回路１は、オン信号として「Ｌ」信
号を、オフ信号として「Ｈ」信号を発生する。その結果
ＤＭＯＳ２はオフし、ＤＭＯＳ３はオンする。ＤＭＯＳ
２がオフすることによって、インバータ回路６，２２に
は「Ｈ」信号が入力される。一方、ＤＭＯＳ３がオンす
ることによって、インバータ回路７，２３には「Ｌ」信
号が入力される。従って、インバータ回路６，２２は
「Ｌ」信号を出力し、インバータ回路７，２３は「Ｈ」
信号を出力する。
【００２８】インバータ回路６から出力される「Ｌ」信
号は、ＮＡＮＤ回路８によって反転されて「Ｈ」信号と
なる。また、インバータ回路７から出力される「Ｈ」信
号は、ＮＡＮＤ回路９によって反転されて「Ｌ」信号と
なる。ＡＮＤ回路１０には、インバータ回路２２から
「Ｌ」信号が、インバータ回路２３から「Ｈ」信号がそ
れぞれ入力されるため、ＡＮＤ回路１０は「Ｌ」信号を
出力する。ＮＯＲ回路１１にはＮＡＮＤ回路８から
「Ｈ」信号が、ＡＮＤ回路１０から「Ｌ」信号がそれぞ
れ入力されるため、ＮＯＲ回路１１は「Ｌ」信号を出力
する。また、ＮＯＲ回路１２にはＮＡＮＤ回路９及びＡ
ＮＤ回路１０からともに「Ｌ」信号が入力されるため、
ＮＯＲ回路１２は「Ｈ」信号を出力する。
号は、ＮＡＮＤ回路８によって反転されて「Ｈ」信号と
なる。また、インバータ回路７から出力される「Ｈ」信
号は、ＮＡＮＤ回路９によって反転されて「Ｌ」信号と
なる。ＡＮＤ回路１０には、インバータ回路２２から
「Ｌ」信号が、インバータ回路２３から「Ｈ」信号がそ
れぞれ入力されるため、ＡＮＤ回路１０は「Ｌ」信号を
出力する。ＮＯＲ回路１１にはＮＡＮＤ回路８から
「Ｈ」信号が、ＡＮＤ回路１０から「Ｌ」信号がそれぞ
れ入力されるため、ＮＯＲ回路１１は「Ｌ」信号を出力
する。また、ＮＯＲ回路１２にはＮＡＮＤ回路９及びＡ
ＮＤ回路１０からともに「Ｌ」信号が入力されるため、
ＮＯＲ回路１２は「Ｈ」信号を出力する。
【００２９】ＲＳフリップフロップ回路１３のセット入
力ＳにはＮＯＲ回路１１から「Ｌ」信号が入力され、リ
セット入力ＲにはＮＯＲ回路１２から「Ｈ」信号が入力
されるため、ＲＳフリップフロップの出力Ｑからは
「Ｌ」信号が出力される。この「Ｌ」信号はインバータ
回路１４によって反転されて「Ｈ」信号となり、ｐＭＯ
Ｓ１５及びｎＭＯＳ１６の各ゲート電極に入力される。
その結果、ｐＭＯＳ１５がオフするとともにｎＭＯＳ１
６がオンして、パワーデバイス５０がオフする。
力ＳにはＮＯＲ回路１１から「Ｌ」信号が入力され、リ
セット入力ＲにはＮＯＲ回路１２から「Ｈ」信号が入力
されるため、ＲＳフリップフロップの出力Ｑからは
「Ｌ」信号が出力される。この「Ｌ」信号はインバータ
回路１４によって反転されて「Ｈ」信号となり、ｐＭＯ
Ｓ１５及びｎＭＯＳ１６の各ゲート電極に入力される。
その結果、ｐＭＯＳ１５がオフするとともにｎＭＯＳ１
６がオンして、パワーデバイス５０がオフする。
【００３０】次に、図２の時刻ｔ４以降を参照して、オ
フ信号のパルスが立ち下がってＤＭＯＳ３がオフした場
合、上記時刻ｔ２〜ｔ３での動作と同様に、ＲＳフリッ
プフロップ回路１３のセット入力Ｓ及びリセット入力Ｒ
にはともに「Ｌ」信号が入力され、ＲＳフリップフロッ
プ回路１３の出力Ｑは直前の状態を維持する。即ち、出
力Ｑからは「Ｌ」信号が出力され続けることになる。
フ信号のパルスが立ち下がってＤＭＯＳ３がオフした場
合、上記時刻ｔ２〜ｔ３での動作と同様に、ＲＳフリッ
プフロップ回路１３のセット入力Ｓ及びリセット入力Ｒ
にはともに「Ｌ」信号が入力され、ＲＳフリップフロッ
プ回路１３の出力Ｑは直前の状態を維持する。即ち、出
力Ｑからは「Ｌ」信号が出力され続けることになる。
【００３１】図３は、接続点Ｎ１からダイオード２０，
２１のアノードに至るライン（以下「ラインＬ」と称す
る。）にｄｖ／ｄｔ過渡信号が発生した場合の駆動回路
ＨＤの動作を説明するためのタイミングチャートであ
る。図３では、インバータ回路６，７，２２，２３の各
動作しきい値電圧Ｖｔｈ６，Ｖｔｈ７，Ｖｔｈ２２，Ｖ
ｔｈ２３が、Ｖｔｈ６＜Ｖｔｈ７＜Ｖｔｈ２２＜Ｖｔｈ
２３の関係にある場合の例を示している。また、ｄｖ／
ｄｔ過渡信号が発生する前の状態において、ＲＳフリッ
プフロップ回路１３の出力Ｑから「Ｌ」信号が出力され
ている場合を想定している。
２１のアノードに至るライン（以下「ラインＬ」と称す
る。）にｄｖ／ｄｔ過渡信号が発生した場合の駆動回路
ＨＤの動作を説明するためのタイミングチャートであ
る。図３では、インバータ回路６，７，２２，２３の各
動作しきい値電圧Ｖｔｈ６，Ｖｔｈ７，Ｖｔｈ２２，Ｖ
ｔｈ２３が、Ｖｔｈ６＜Ｖｔｈ７＜Ｖｔｈ２２＜Ｖｔｈ
２３の関係にある場合の例を示している。また、ｄｖ／
ｄｔ過渡信号が発生する前の状態において、ＲＳフリッ
プフロップ回路１３の出力Ｑから「Ｌ」信号が出力され
ている場合を想定している。
【００３２】ラインＬにｄｖ／ｄｔ過渡信号が発生する
と、ｄｖ／ｄｔ過渡電圧がＤＭＯＳ２，３に同時に発生
する。このようにｄｖ／ｄｔ過渡電圧が発生することに
よって抵抗４，５で同時に電圧降下が生じ、インバータ
回路６，２２には図３のＮＡ１に示す電圧が、インバー
タ回路７，２３には図３のＮＡ２に示す電圧がそれぞれ
入力される。これは、時刻ｔ１においてインバータ回路
６，７，２２，２３のそれぞれに「Ｌ」信号が入力され
たことに等しい。そして、インバータ回路６，７，２
２，２３は、入力された「Ｌ」信号を反転して、図３の
ＮＢ，ＮＣ，ＮＤ，ＮＥにそれぞれ示すように、時刻ｔ
１において「Ｈ」信号を出力する。なお、ここでは、抵
抗４，５での電圧降下に起因する各信号線の電位の遷移
を、４つのインバータ回路６，７，２２，２３が同時に
検出するものとしたが、厳密には、その動作しきい値電
圧の相違によりインバータ回路２３，２２，７，６の順
でその遷移を検出する。
と、ｄｖ／ｄｔ過渡電圧がＤＭＯＳ２，３に同時に発生
する。このようにｄｖ／ｄｔ過渡電圧が発生することに
よって抵抗４，５で同時に電圧降下が生じ、インバータ
回路６，２２には図３のＮＡ１に示す電圧が、インバー
タ回路７，２３には図３のＮＡ２に示す電圧がそれぞれ
入力される。これは、時刻ｔ１においてインバータ回路
６，７，２２，２３のそれぞれに「Ｌ」信号が入力され
たことに等しい。そして、インバータ回路６，７，２
２，２３は、入力された「Ｌ」信号を反転して、図３の
ＮＢ，ＮＣ，ＮＤ，ＮＥにそれぞれ示すように、時刻ｔ
１において「Ｈ」信号を出力する。なお、ここでは、抵
抗４，５での電圧降下に起因する各信号線の電位の遷移
を、４つのインバータ回路６，７，２２，２３が同時に
検出するものとしたが、厳密には、その動作しきい値電
圧の相違によりインバータ回路２３，２２，７，６の順
でその遷移を検出する。
【００３３】インバータ回路６，７，２２，２３の入力
電圧値は時間の経過とともに上昇するが、その電圧値が
インバータ回路６，７，２２，２３の各動作しきい値電
圧を超えると（これは、インバータ回路６，７，２２，
２３のそれぞれに「Ｈ」信号が入力されたことに等し
い。）、インバータ回路６，７，２２，２３は、入力さ
れた「Ｈ」信号を反転して「Ｌ」信号を出力する。ここ
で、上記Ｖｔｈ６＜Ｖｔｈ７＜Ｖｔｈ２２＜Ｖｔｈ２３
の関係により、「Ｌ」信号を出力するタイミングがイン
バータ回路６，７，２２，２３の順に遅れる。
電圧値は時間の経過とともに上昇するが、その電圧値が
インバータ回路６，７，２２，２３の各動作しきい値電
圧を超えると（これは、インバータ回路６，７，２２，
２３のそれぞれに「Ｈ」信号が入力されたことに等し
い。）、インバータ回路６，７，２２，２３は、入力さ
れた「Ｈ」信号を反転して「Ｌ」信号を出力する。ここ
で、上記Ｖｔｈ６＜Ｖｔｈ７＜Ｖｔｈ２２＜Ｖｔｈ２３
の関係により、「Ｌ」信号を出力するタイミングがイン
バータ回路６，７，２２，２３の順に遅れる。
【００３４】ＮＡＮＤ回路８，９は、図３のＮＦ、ＮＧ
にそれぞれ示すように、インバータ回路６，７の出力を
反転した信号をそれぞれ出力する。また、ＡＮＤ回路１
０は、図３のＮＨに示すように、インバータ回路２２，
２３がともに「Ｈ」信号を出力している期間（ｔ１〜ｔ
４）において「Ｈ」信号を出力する。
にそれぞれ示すように、インバータ回路６，７の出力を
反転した信号をそれぞれ出力する。また、ＡＮＤ回路１
０は、図３のＮＨに示すように、インバータ回路２２，
２３がともに「Ｈ」信号を出力している期間（ｔ１〜ｔ
４）において「Ｈ」信号を出力する。
【００３５】ＮＯＲ回路１１は、時刻ｔ１までの期間に
おいてはＮＡＮＤ回路８から、時刻ｔ１〜ｔ２の期間に
おいてはＡＮＤ回路１０から、時刻ｔ２〜ｔ４の期間に
おいてはＮＡＮＤ回路８及びＡＮＤ回路１０の双方か
ら、時刻ｔ４以降の期間においてはＮＡＮＤ回路８から
それぞれ「Ｈ」信号を入力する。従って、図３のＳに示
すように、ＲＳフリップフロップ回路１３のセット入力
Ｓには常に「Ｌ」信号が入力されることになる。同様
に、ＮＯＲ回路１２は、時刻ｔ１までの期間においては
ＮＡＮＤ回路９から、時刻ｔ１〜ｔ３の期間においては
ＡＮＤ回路１０から、時刻ｔ３〜ｔ４の期間においては
ＮＡＮＤ回路９及びＡＮＤ回路１０の双方から、時刻ｔ
４以降の期間においてはＮＡＮＤ回路９からそれぞれ
「Ｈ」信号を入力する。従って、図３のＲに示すよう
に、ＲＳフリップフロップ回路１３のリセット入力Ｒに
は常に「Ｌ」信号が入力されることになる。このよう
に、ＲＳフリップフロップ回路１３のセット入力Ｓ及び
リセット入力Ｒには常に「Ｌ」信号が入力されるため、
ＲＳフリップフロップ回路１３の出力Ｑは、直前の状態
（この例の場合は「Ｌ」信号の出力）を維持する。
おいてはＮＡＮＤ回路８から、時刻ｔ１〜ｔ２の期間に
おいてはＡＮＤ回路１０から、時刻ｔ２〜ｔ４の期間に
おいてはＮＡＮＤ回路８及びＡＮＤ回路１０の双方か
ら、時刻ｔ４以降の期間においてはＮＡＮＤ回路８から
それぞれ「Ｈ」信号を入力する。従って、図３のＳに示
すように、ＲＳフリップフロップ回路１３のセット入力
Ｓには常に「Ｌ」信号が入力されることになる。同様
に、ＮＯＲ回路１２は、時刻ｔ１までの期間においては
ＮＡＮＤ回路９から、時刻ｔ１〜ｔ３の期間においては
ＡＮＤ回路１０から、時刻ｔ３〜ｔ４の期間においては
ＮＡＮＤ回路９及びＡＮＤ回路１０の双方から、時刻ｔ
４以降の期間においてはＮＡＮＤ回路９からそれぞれ
「Ｈ」信号を入力する。従って、図３のＲに示すよう
に、ＲＳフリップフロップ回路１３のリセット入力Ｒに
は常に「Ｌ」信号が入力されることになる。このよう
に、ＲＳフリップフロップ回路１３のセット入力Ｓ及び
リセット入力Ｒには常に「Ｌ」信号が入力されるため、
ＲＳフリップフロップ回路１３の出力Ｑは、直前の状態
（この例の場合は「Ｌ」信号の出力）を維持する。
【００３６】このように本実施の形態に係る高電位側パ
ワーデバイスの駆動回路ＨＤによれば、製造上のばらつ
きによりインバータ回路６，７の各動作しきい値電圧Ｖ
ｔｈ６，Ｖｔｈ７が互いに異なる場合であっても、ライ
ンＬに発生したｄｖ／ｄｔ過渡信号に起因して誤動作が
生じることを適切に回避でき、信頼性の高いレベルシフ
ト装置を得ることができる。
ワーデバイスの駆動回路ＨＤによれば、製造上のばらつ
きによりインバータ回路６，７の各動作しきい値電圧Ｖ
ｔｈ６，Ｖｔｈ７が互いに異なる場合であっても、ライ
ンＬに発生したｄｖ／ｄｔ過渡信号に起因して誤動作が
生じることを適切に回避でき、信頼性の高いレベルシフ
ト装置を得ることができる。
【００３７】
【発明の効果】この発明のうち請求項１に係るものによ
れば、保護回路は、論理回路とは独立して第１及び第２
の信号線に接続されている。従って、ｄｖ／ｄｔ過渡電
圧が発生して第１及び第２の電位が同一のタイミングで
遷移した場合に、保護回路に、論理回路がその遷移を検
出する期間よりも長く保護動作を行わせることができ
る。そのため、製造上のばらつきによって論理回路を構
成する素子の特性にばらつきが生じた場合であっても、
ｄｖ／ｄｔ過渡電圧に起因する誤動作を適切に回避する
ことができる。
れば、保護回路は、論理回路とは独立して第１及び第２
の信号線に接続されている。従って、ｄｖ／ｄｔ過渡電
圧が発生して第１及び第２の電位が同一のタイミングで
遷移した場合に、保護回路に、論理回路がその遷移を検
出する期間よりも長く保護動作を行わせることができ
る。そのため、製造上のばらつきによって論理回路を構
成する素子の特性にばらつきが生じた場合であっても、
ｄｖ／ｄｔ過渡電圧に起因する誤動作を適切に回避する
ことができる。
【００３８】また、この発明のうち請求項２に係るもの
によれば、第３及び第４の素子の各動作しきい値電圧の
うちの低い方のものが、第１及び第２の素子の各動作し
きい値電圧のうちの高い方のものよりも高くなるよう
に、第１〜第４の素子の各動作しきい値電圧を調整する
ことにより、ｄｖ／ｄｔ過渡電圧が発生して第１及び第
２の電位が同一のタイミングで高電位から低電位に遷移
した場合に、保護回路に、論理回路がその遷移を検出す
る期間よりも長く保護動作を行わせることができる。
によれば、第３及び第４の素子の各動作しきい値電圧の
うちの低い方のものが、第１及び第２の素子の各動作し
きい値電圧のうちの高い方のものよりも高くなるよう
に、第１〜第４の素子の各動作しきい値電圧を調整する
ことにより、ｄｖ／ｄｔ過渡電圧が発生して第１及び第
２の電位が同一のタイミングで高電位から低電位に遷移
した場合に、保護回路に、論理回路がその遷移を検出す
る期間よりも長く保護動作を行わせることができる。
【００３９】また、この発明のうち請求項３に係るもの
によれば、第１及び第２の電位が高電位から低電位に遷
移した場合に、第３及び第４の素子は、第１及び第２の
素子よりも早くその遷移を検出する。従って、保護回路
は、論理回路がその遷移を検出するよりも前に、保護動
作を開始することができる。また、第１及び第２の電位
が低電位から高電位に遷移した場合に、第３及び第４の
素子は、第１及び第２の素子よりも遅くその遷移を検出
する。従って、保護回路は、論理回路がその遷移の検出
を終了した後も、所定期間だけ保護動作を継続して行う
ことができる。
によれば、第１及び第２の電位が高電位から低電位に遷
移した場合に、第３及び第４の素子は、第１及び第２の
素子よりも早くその遷移を検出する。従って、保護回路
は、論理回路がその遷移を検出するよりも前に、保護動
作を開始することができる。また、第１及び第２の電位
が低電位から高電位に遷移した場合に、第３及び第４の
素子は、第１及び第２の素子よりも遅くその遷移を検出
する。従って、保護回路は、論理回路がその遷移の検出
を終了した後も、所定期間だけ保護動作を継続して行う
ことができる。
【００４０】また、この発明のうち請求項４に係るもの
によれば、論理ゲートを用いた簡単な回路構成によっ
て、論理回路及び保護回路を構成することができる。
によれば、論理ゲートを用いた簡単な回路構成によっ
て、論理回路及び保護回路を構成することができる。
【００４１】また、この発明のうち請求項５に係るもの
によれば、ｄｖ／ｄｔ過渡電圧が発生して第１及び第２
の電位が同一のタイミングで遷移した場合に、保護回路
は、論理回路がその遷移を検出する期間よりも長く保護
動作を行う。従って、製造上のばらつきによって論理回
路を構成する素子の特性にばらつきが生じた場合であっ
ても、ｄｖ／ｄｔ過渡電圧に起因する誤動作を適切に回
避することができる。
によれば、ｄｖ／ｄｔ過渡電圧が発生して第１及び第２
の電位が同一のタイミングで遷移した場合に、保護回路
は、論理回路がその遷移を検出する期間よりも長く保護
動作を行う。従って、製造上のばらつきによって論理回
路を構成する素子の特性にばらつきが生じた場合であっ
ても、ｄｖ／ｄｔ過渡電圧に起因する誤動作を適切に回
避することができる。
【図１】 本発明の実施の形態に係るパワーデバイスの
駆動回路の構成を示す回路図である。
駆動回路の構成を示す回路図である。
【図２】 高電位側パワーデバイスの駆動回路によるレ
ベルシフト動作を説明するためのタイミングチャートで
ある。
ベルシフト動作を説明するためのタイミングチャートで
ある。
【図３】 ｄｖ／ｄｔ過渡信号が発生した場合の、高電
位側パワーデバイスの駆動回路の動作を説明するための
タイミングチャートである。
位側パワーデバイスの駆動回路の動作を説明するための
タイミングチャートである。
【図４】 従来のパワーデバイスの駆動回路の構成を示
す回路図である。
す回路図である。
【図５】 従来の保護回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
４，５ 抵抗、６，７，２２，２３ インバータ回路、
８，９ ＮＡＮＤ回路、１０ ＡＮＤ回路、１１，１２
ＮＯＲ回路、１３ ＲＳフリップフロップ回路。
８，９ ＮＡＮＤ回路、１０ ＡＮＤ回路、１１，１２
ＮＯＲ回路、１３ ＲＳフリップフロップ回路。
フロントページの続き Ｆターム(参考） 5H007 AA06 AA17 BB06 CA01 CB04 CB17 DB03 FA09 FA13 5J055 AX21 AX37 AX48 AX65 AX66 BX16 CX10 CX20 DX09 DX10 DX43 DX44 DX56 DX59 DX72 DX84 EX01 EX02 EX07 EX10 EX11 EY01 EY12 EY21 EZ00 EZ07 EZ20 EZ25 EZ32 EZ61 FX01 FX07 FX13 FX18 GX01 GX04
Claims (5)
- 【請求項１】 第１及び第２の信号線に接続され、前記
第１の信号線の第１の電位と、前記第２の信号線の第２
の電位とに基づいて、後段の回路を駆動するための論理
信号を生成する論理回路と、 前記論理回路とは独立して前記第１及び第２の信号線に
接続され、前記第１及び第２の電位が同一のタイミング
で遷移した場合に、前記論理回路が前記論理信号を変化
させることのないように保護動作を行う保護回路とを備
える駆動回路。 - 【請求項２】 前記論理回路は、前記第１及び第２の電
位の論理をそれぞれ弁別するための、前記第１の信号線
に接続された第１の素子と、前記第２の信号線に接続さ
れた第２の素子とを有し、 前記保護回路は、前記第１及び第２の電位の論理をそれ
ぞれ弁別するための、前記第１の信号線に接続された第
３の素子と、前記第２の信号線に接続された第４の素子
とを有する、請求項１に記載の駆動回路。 - 【請求項３】 前記第３及び第４の素子の各動作しきい
値電圧のうちの低い方のものは、前記第１及び第２の素
子の各動作しきい値電圧のうちの高い方のものよりも高
いことを特徴とする、請求項２に記載の駆動回路。 - 【請求項４】 前記論理回路及び保護回路は、 前記第１〜第４の素子であるインバータと、 前記第１の素子の出力に接続された第１のインバータ
と、 前記第１のインバータの出力に接続された一方入力端子
を有する第１のＮＯＲ回路と、 前記第２の素子の出力に接続された第２のインバータ
と、 前記第２のインバータの出力に接続された一方入力端子
を有する第２のＮＯＲ回路と、 前記第１のＮＯＲ回路の出力に接続された一方入力端
子、及び前記第２のＮＯＲ回路の出力に接続された他方
入力端子を有するフリップフロップと、 前記第３の素子の出力に接続された一方入力端子と、前
記第４の素子の出力に接続された他方入力端子と、前記
第１のＮＯＲ回路の他方入力端子及び前記第２のＮＯＲ
回路の他方入力端子にそれぞれ接続された出力端子とを
有するＡＮＤ回路とを有する、請求項３に記載の駆動回
路。 - 【請求項５】 第１の信号線の第１の電位と、第２の信
号線の第２の電位とに基づいて、後段の回路を駆動する
ための論理信号を生成する論理回路と、 前記第１及び第２の電位が同一のタイミングで遷移した
場合に、前記論理回路がその遷移を検出する期間よりも
長くその遷移を検出し、その間前記論理回路が前記論理
信号を変化させることのないように保護動作を行う保護
回路とを備える駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32919799A JP2001145370A (ja) | 1999-11-19 | 1999-11-19 | 駆動回路 |
| DE10026622A DE10026622A1 (de) | 1999-11-19 | 2000-05-29 | Treiberschaltung |
| KR1020000028917A KR100363144B1 (ko) | 1999-11-19 | 2000-05-29 | 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32919799A JP2001145370A (ja) | 1999-11-19 | 1999-11-19 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001145370A true JP2001145370A (ja) | 2001-05-25 |
Family
ID=18218747
Family Applications (1)
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|---|---|---|---|
| JP32919799A Pending JP2001145370A (ja) | 1999-11-19 | 1999-11-19 | 駆動回路 |
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|---|---|
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| KR (1) | KR100363144B1 (ja) |
| DE (1) | DE10026622A1 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529061B1 (en) | 2001-10-30 | 2003-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2005534271A (ja) * | 2002-07-25 | 2005-11-10 | インターナショナル レクティフィアー コーポレイション | 単位時間当たりの電圧変化率“ｄｖ／ｄｔ”制御機能とＥＭＩ／スイッチング損失の低減機能を備えた汎用閉ループ制御システム |
| KR100555615B1 (ko) * | 2002-03-19 | 2006-03-03 | 미쓰비시덴키 가부시키가이샤 | 파워디바이스의 구동회로 |
| JP2006325084A (ja) * | 2005-05-20 | 2006-11-30 | Hitachi Ltd | 負荷駆動回路、集積回路、及びプラズマディスプレイ |
| KR100709279B1 (ko) * | 2003-12-15 | 2007-04-19 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| JP2007129829A (ja) * | 2005-11-04 | 2007-05-24 | Hitachi Ltd | インバータ回路装置 |
| JP2007243585A (ja) * | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | パワーデバイスの駆動回路 |
| JP2007329822A (ja) * | 2006-06-09 | 2007-12-20 | Mitsubishi Electric Corp | 駆動回路 |
| DE102007055290A1 (de) | 2007-04-12 | 2008-10-16 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| JP2009278406A (ja) * | 2008-05-15 | 2009-11-26 | Mitsubishi Electric Corp | 半導体回路 |
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| JP2014158192A (ja) * | 2013-02-18 | 2014-08-28 | Mitsubishi Electric Corp | 駆動回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203748A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | 駆動回路 |
| ITMI20082297A1 (it) * | 2008-12-23 | 2010-06-24 | St Microelectronics Srl | Dispositivo di filtraggio dei segnali di ingresso ad un circuito bistabile e circuito di controllo di transistor comprendente detto dispositivo di filtraggio ed il circuito bistabile. |
-
1999
- 1999-11-19 JP JP32919799A patent/JP2001145370A/ja active Pending
-
2000
- 2000-05-29 KR KR1020000028917A patent/KR100363144B1/ko not_active IP Right Cessation
- 2000-05-29 DE DE10026622A patent/DE10026622A1/de not_active Ceased
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10222777B4 (de) * | 2001-10-30 | 2009-03-19 | Mitsubishi Denki K.K. | Halbleitereinrichtung |
| US6529061B1 (en) | 2001-10-30 | 2003-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100555615B1 (ko) * | 2002-03-19 | 2006-03-03 | 미쓰비시덴키 가부시키가이샤 | 파워디바이스의 구동회로 |
| JP2005534271A (ja) * | 2002-07-25 | 2005-11-10 | インターナショナル レクティフィアー コーポレイション | 単位時間当たりの電圧変化率“ｄｖ／ｄｔ”制御機能とＥＭＩ／スイッチング損失の低減機能を備えた汎用閉ループ制御システム |
| KR100709279B1 (ko) * | 2003-12-15 | 2007-04-19 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| DE102004045231B4 (de) * | 2003-12-15 | 2009-10-01 | Mitsubishi Denki K.K. | Halbleitervorrichtung, die eine Fehlfunktion verhindern kann, welche von einem in einer Pegelschiebeschaltung erzeugten falschen Signal verursacht ist |
| JP4641215B2 (ja) * | 2005-05-20 | 2011-03-02 | 株式会社日立製作所 | 負荷駆動回路、集積回路、及びプラズマディスプレイ |
| JP2006325084A (ja) * | 2005-05-20 | 2006-11-30 | Hitachi Ltd | 負荷駆動回路、集積回路、及びプラズマディスプレイ |
| JP2007129829A (ja) * | 2005-11-04 | 2007-05-24 | Hitachi Ltd | インバータ回路装置 |
| JP4672575B2 (ja) * | 2006-03-08 | 2011-04-20 | 三菱電機株式会社 | パワーデバイスの駆動回路 |
| JP2007243585A (ja) * | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | パワーデバイスの駆動回路 |
| KR100807205B1 (ko) | 2006-03-08 | 2008-03-03 | 미쓰비시덴키 가부시키가이샤 | 파워 디바이스의 구동회로 |
| US7595667B2 (en) | 2006-06-09 | 2009-09-29 | Mitsubishi Electric Corporation | Drive circuit |
| JP2007329822A (ja) * | 2006-06-09 | 2007-12-20 | Mitsubishi Electric Corp | 駆動回路 |
| DE102007055290A1 (de) | 2007-04-12 | 2008-10-16 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| US7825430B2 (en) | 2007-04-12 | 2010-11-02 | Mitsubishi Electric Corporation | Semiconductor device with a high breakdown voltage device |
| DE102007055290B4 (de) * | 2007-04-12 | 2011-09-22 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| JP2009278406A (ja) * | 2008-05-15 | 2009-11-26 | Mitsubishi Electric Corp | 半導体回路 |
| JP2013165381A (ja) * | 2012-02-10 | 2013-08-22 | Denso Corp | ゲート駆動回路 |
| JP2012186838A (ja) * | 2012-05-15 | 2012-09-27 | Mitsubishi Electric Corp | 半導体回路 |
| JP2014158192A (ja) * | 2013-02-18 | 2014-08-28 | Mitsubishi Electric Corp | 駆動回路 |
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| KR100363144B1 (ko) | 2002-11-30 |
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