JP2007243585A - パワーデバイスの駆動回路 - Google Patents

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Abstract

【課題】高電位側基準電位の負ノイズ、dv/dtによる誤信号の伝達を防ぐことができるパワーデバイスの駆動回路を得る。
【解決手段】パワーデバイスをそれぞれオン状態・オフ状態に制御するためのオン信号とオフ信号とをレベルシフトして出力するレベルシフト回路と、オン信号とオフ信号が両方とも第1の閾値レベルより低い場合に、オン信号とオフ信号の伝達を阻止するマスク回路と、マスク回路の前段に設けられ、オン信号とオフ信号が両方とも第2の閾値レベルより低い場合に、オン信号の伝達経路とオフ信号の伝達経路を短絡する短絡回路とを有し、第2の閾値レベルは第1の閾値レベルよりも高い。
【選択図】図1

Description

本発明は、IGBTやMOSFET等のパワーデバイスを駆動するための駆動回路に関し、特に高電位側基準電位の負ノイズ、dv/dtによる誤信号の伝達を防ぐことができるパワーデバイスの駆動回路に関するものである。
図11は従来のパワーデバイスの駆動回路を示す図である。この駆動回路は、レベルシフト回路10と、伝達回路11と、ドライバ回路12とを有する。そして、レベルシフト回路10は、抵抗R1、R2と、高耐圧NMOSトランジスタT1、T2とを有する。また、伝達回路11は、RS型フリップフロップ16と、マスク回路17とを有する。そして、マスク回路17は、図2に示すように、インバータゲート18、19と、NANDゲート20、21と、NORゲート22、23と、ANDゲート24とを有する。
レベルシフト回路10に対して、パワーデバイスのオン・オフ動作を制御するためのオン信号とオフ信号が入力される。オン信号とオフ信号は、低電位側の制御回路32から出力されるパルス状の信号であり、レベルシフト回路10の高耐圧NMOSトランジスタT1、T2に入力され、高電位にレベルシフトされる。レベルシフトされたオン信号とオフ信号は、伝達回路11及びドライバ回路12を介してパワーデバイス(図示せず)に伝達される。
一般に、駆動回路により駆動されるパワーデバイスの負荷はモータや蛍光灯等のインダクタンス負荷である場合が多い。これらのインダクタンス負荷や、プリント基板上の配線等による寄生インダクタンス成分等に影響されて、スイッチング時に駆動回路のグランド33の電位(高電位側基準電位)の負ノイズやdv/dtにより高電位側基準電位がグランド14の電位に対して負側へ変動する場合がある。
この場合、高耐圧NMOSトランジスタT1、T2の寄生容量、寄生ダイオード等によってグランド33に接続された抵抗R1、R2に電流が流れ、電圧降下が生じ、オン信号とオフ信号が急激に低下して誤信号となる。この誤信号が伝達されてパワーデバイスの誤動作を招くという問題があった。
そこで、この誤動作を防ぐために、マスク回路17を設けて、オン信号とオフ信号が両方とも第1の閾値レベルより低い場合に、オン信号とオフ信号のRS型フリップフロップ16への伝達を阻止していた(例えば、特許文献1参照)。
特開2003−273715号公報
ここで、レベルシフト回路10の出力、即ちオン信号とオフ信号がdv/dt等の影響により図12(a)に示すように急激に低下した場合を考える。図中で、マスク回路17のインバータゲート18、19の閾値レベル(第1の閾値レベル)を破線Aで示す。インバータゲート18、19の出力信号、ANDゲート24の出力信号は、それぞれ図12(b)〜(d)に示すように変化する。
高耐圧NMOSトランジスタT1、T2の寄生容量のバラツキ等により、オン信号とオフ信号に電位差が生じた場合、ANDゲートの出力信号がアクティブ(ハイ)になる範囲が、インバータゲート18又は19の出力信号がアクティブ(ハイ)になる範囲よりも狭くなる。このため、図12(e)に示すように、オン側のNORゲート22からRS型フリップフロップ16に誤信号が伝達されるという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、高電位側基準電位の負ノイズ、dv/dtによる誤信号の伝達を防ぐことができるパワーデバイスの駆動回路を得るものである。
本発明に係るパワーデバイスの駆動回路は、パワーデバイスをそれぞれオン状態・オフ状態に制御するためのオン信号とオフ信号とをレベルシフトして出力するレベルシフト回路と、オン信号とオフ信号が両方とも第1の閾値レベルより低い場合に、オン信号とオフ信号の伝達を阻止するマスク回路と、マスク回路の前段に設けられ、オン信号とオフ信号が両方とも第2の閾値レベルより低い場合に、オン信号の伝達経路とオフ信号の伝達経路を短絡する短絡回路とを有し、第2の閾値レベルは第1の閾値レベルよりも高い。本発明のその他の特徴は以下に明らかにする。
本発明により、高電位側基準電位の負ノイズ、dv/dtによる誤信号の伝達を防ぐことができる。
実施の形態1.
図1は本発明の実施の形態1に係るパワーデバイスの駆動回路を示す図である。この駆動回路は、パワーデバイスの駆動信号を生成する回路であって。レベルシフト回路10と、伝達回路11と、ドライバ回路12と、短絡回路13とを有する。なお、この駆動回路は高耐圧集積回路(HVIC)により実現される。
レベルシフト回路10は、抵抗R1、R2と、高耐圧NMOSトランジスタT1、T2とを有する。このトランジスタT1、T2のソースは共にグランド14に接続され、ドレインはそれぞれ抵抗R1、R2を介して高電位側電源15に接続されている。そして、トランジスタT1、T2のゲートに対してパワーデバイスのオン・オフ動作を制御するための低電位のオン信号とオフ信号が入力される。この信号によりトランジスタT1、T2が動作して抵抗Rl、R2に電位差が発生することで、オン信号とオフ信号が高電位にレベルシフトされて、トランジスタT1、T2のドレイン側から出力される。
伝達回路11は、RS型フリップフロップ16と、マスク回路17とを有する。そして、マスク回路17は、図2に示すように、インバータゲート18、19と、NORゲート20、21と、NANDゲート22、23と、ANDゲート24とを有する。
レベルシフトされたオン信号とオフ信号は、それぞれマスク回路17のインバータゲート18、19に入力される。このインバータゲート18、19は、第1の閾値レベルで論理反転する。そして、インバータゲート18、19の出力は、それぞれNANDゲート22、23を介してNORゲート20、21に入力される。また、インバータゲート18、19の出力は共にANDゲート24にも入力され、このANDゲート24の出力がNORゲート20、21に入力される。このANDゲート24は、インバータゲート18、19の出力が両方ともアクティブのときに、インバータゲート18、19の出力、即ちオン信号とオフ信号がRS型フリップフロップ16に伝達されないようマスクするためのマスク信号を生成する。これにより、マスク回路17は、オン信号とオフ信号が両方とも第1の閾値レベルより低い場合に、オン信号とオフ信号の伝達を阻止する。
マスク回路17のNANDゲート22の出力はRS型フリップフロップ16のセット入力Sに入力され、NANDゲート23出力はRS型フリップフロップ16のリセット入力Rに入力される。そして、RS型フリップフロップ16の出力は、ドライバ回路12を介してパワーデバイス(図示せず)に伝達される。
さらに、本発明では、マスク回路17の前段に短絡回路13を設けている。短絡回路13は、NMOSトランジスタ25と、ANDゲート25と、インバータゲート27、28を有する。このインバータゲート27、28は、第2の閾値レベルで論理反転する。そして、このNMOSトランジスタ25は、ソース・ドレインがそれぞれオン信号の伝達経路(トランジスタT1のドレイン端子とインバータゲート18の間)とオフ信号の伝達経路(トランジスタT2のドレイン端子とインバータゲート19の間)に接続されている。また、ANDゲート25は、オン信号とオフ信号とをそれぞれインバータゲート27、28を介して入力し、NMOSトランジスタ25のゲートに出力する。これにより、短絡回路13は、オン信号とオフ信号が両方とも第2の閾値レベルより低い場合に、オン信号の伝達経路とオフ信号の伝達経路を短絡する。
ただし、第2の閾値レベルを第1の閾値レベルよりも高く設定する。これにより、伝達回路11よりも短絡回路13が先に動作する。
ここで、レベルシフト回路10の出力、即ちオン信号とオフ信号がdv/dt等の影響により図3(a)に示すように急激に低下した場合を考える。図中で、第1の閾値レベルを破線Aで示し、第2の閾値レベルを破線Bで示し、オン信号を線Xで示し、オフ信号を線Yで示す。また、図3(a)の要部を図4に拡大して示す。
オフ信号がオン信号よりも大きい場合、オン信号が入力されたインバータゲート27は、オフ信号が入力されたインバータゲート28よりも先に論理反転のための第2の閾値レベルに達する。このため、図3(b)(c)に示すように、オン信号がオフ信号よりも先にANDゲート25に入力される。
そして、オン信号とオフ信号がどちらもインバータゲート27、28の論理反転のための第2の閾値レベルに達すると、図3(d)に示すように、ANDゲート25から信号が出力される。これにより、NMOSトランジスタ25のゲートがターンオンして、オン信号の伝達経路とオフ信号の伝達経路が短絡される。これは図3(a)のE点に該当する。
この短絡動作によりオン信号とオフ信号の間の電位差が無くなり、線X(オン信号)と線Y(オフ信号)が重なって理想的な線Zになる。この状態でオン信号とオフ信号の電位降下が大きくなって伝達回路11のインバータゲート18、19の第1の閾値レベルに達すると、図3(e)(f)に示すように、インバータゲート18、19から同時に信号が出力され、図3(g)に示すように、これと同時にANDゲート24の出力信号(マスク信号)も出力される。このため、図3(h)に示すように、ANDゲート24の立ち上がり時にNORゲート22から誤信号は出力されない。
次に、オン信号・オフ信号がVS電位から上昇していき、伝達回路11のインバータゲート18、19の第1の閾値レベルを越えると、図3(d)(f)に示すようにインバータゲート18、19からの出力信号が同時にオフになり、図3(g)に示すように、これと同時にANDゲート24の出力信号(マスク信号)もオフになる。このため、図3(h)に示すように、ANDゲート24の立ち下り時にNORゲート22から誤信号は出力されない。
次に、オン信号・オフ信号が短絡回路13のインバータゲート27、28の第2の閾値レベルを越えると、図3(d)に示すように、ANDゲート25からNMOSトランジスタ25のゲートをターンオンさせる信号がオフになり、NMOSトランジスタ25ターンオフする。これにより、オン信号の伝達経路とオフ信号の伝達経路が再び電気的に絶縁される。これは図3(a)のF点に該当する。この動作により、図4に示すように線Zは再び線X(オン信号)と線Y(オフ信号)に分離する。分離直後は、オン信号とオフ信号の何れか一方が第2の閲値レベルを越えているので、ANDゲート25から信号は出力しない。
以上説明したように、本実施の形態の駆動回路では、マスク回路17が誤信号をマスクする電位になる前に、マスク回路に入力されるオン信号とオフ信号の電位差が無い理想状態にすることで、マスク回路17からRS型フリップフロップ16に誤信号が伝達されるのを確実に防ぐことができる。ただし、オン信号とオフ信号の電位差ΔVが大きくなっても伝達回路11よりも短絡回路13が先に動作するように、第1の閾値レベルと第2の閾値レベルの差を設定する必要がある。
また、NMOSトランジスタ25を示す断面図を図5に示す。N型半導体基板101上に、埋め込み酸化膜102、Nエピ層103、Pウェル104が順番に形成されている。そして、Pウェル104上に酸化膜105を介してゲートポリシリコン106が形成されている。このゲートポリシリコン106の両サイドのPウェル104にN拡散層107、108が設けられ、これとは離れたPウェル104にP拡散層109が設けられ、それぞれアルミ電極110、111、112が接続されている。そして、アルミ電極110、111にそれぞれオン信号とオフ信号が入力され、アルミ電極112にVS電位が印加され、バックゲートであるNエピ層103にVB電位が印加される。これにより、オン信号とオフ信号がVS電位以下になると、N拡散層107、108とPウェル104とで形成される寄生ダイオードが順バイアスされる。このため、レベルシフト回路10のトランジスタT1、T2のドレインはVS電位にクランプされる。この構成は図11に示す従来の回路のクランプダイオードD1、D2と同じ機能を発揮するため、NMOSトランジスタ25を導入することでクランプダイオードD1、D2を省略することができる。
実施の形態2.
図6は本発明の実施の形態2に係るパワーデバイスの駆動回路を示す図である。この駆動回路は、短絡回路13とマスク回路17の間に設けられた遅延回路29を更に有する。その他の構成は実施の形態1と同様である。
一般に、dv/dt等による誤信号は、図7(a)に示すように、立ち下がりは急峻で立ち上がりは緩やかである。そこで、遅延回路29を設けて、図7(e)(f)に示すように、短絡回路13が確実に動作してから伝達回路11に信号を入力させる。これにより、立ち下がり時の急激な変化による誤動作を確実に防止することができる。ただし、遅延回路29による遅延時間は、伝達回路11において誤信号が伝達される最小パルス幅より小さいことが望ましい。
実施の形態3.
図8は本発明の実施の形態3に係るパワーデバイスの駆動回路を示す図である。この駆動回路は、短絡回路13の構成が実施の形態1とは異なるが、その他の構成は実施の形態1と同様である。
短絡回路13は、ドレインとゲートがオン信号の伝達経路に接続された第1のPMOSトランジスタ30と、ドレインとゲートがオフ信号の伝達経路に接続され、ソースが第1のPMOSトランジスタ30のソースに接続された第2のPMOSトランジスタ31とを有する。
ここで、第1のPMOSトランジスタ30と第2のPMOSトランジスタ31を示す断面図を図9に示す。N型半導体基板101上に、埋め込み酸化膜102、Nエピ層103が順番に形成されている。そして、Nエピ層103上に酸化膜105を介してゲートポリシリコン113、114が形成されている。このゲートポリシリコン113、114の間のNエピ層103に、両トランジスタのソースとしてP拡散層115が設けられている。そして、ゲートポリシリコン113の反対側のNエピ層103に第1のPMOSトランジスタ30のドレインとしてP拡散層116が設けられ、ゲートポリシリコン114の反対側のNエピ層103に第2のPMOSトランジスタ31のドレインとしてP拡散層117が設けられている。また、ゲートポリシリコン113とP拡散層116にはアルミ電極118が接続され、ゲートポリシリコン114とP拡散層117にはアルミ電極119が接続されている。そして、アルミ電極117、119にそれぞれオン信号とオフ信号が入力され、バックゲートであるNエピ層103にVB電位が印加される。
この短絡回路13のPMOSトランジスタ30、31の動作について図10を用いて明する。図中で実線はオン信号・オフ信号の変化を示し、破線はPMOSトランジスタ30、31の閾値レベルを示している。オン信号・オフ信号がdV/dt等の影響でVB電位より低下すると、その伝達経路に接続されたPMOSトランジスタ30、31のゲートとドレインの電位が低下してPMOSトランジスタ30、31が自動的にオン状態になる。オン側とオフ側のPMOSトランジスタ30、31の両方がオン状態になることで、オン信号の伝達経路とオフ信号の伝達経路が短絡される。ここで、PMOSトランジスタ30、31の閾値レベルを示す破線cのレベルがオン信号・オフ信号の変化に伴って低下するのは、PMOSトランジスタ30、31のソース及びドレインの電位がバックゲートに対し見かけ上低下するバックゲートバイアス効果の影響を受けるためである。
本実施の形態によれば、PMOSトランジスタ30、31がオン信号・オフ信号の電位変化に伴って自動的にオン/オフする。従って、実施の形態1と同様の効果を奏するだけでなく、駆動デバイスが不要であるため極めて単純に短絡回路を構成することができる。
なお、実施の形態2と同様に短絡回路13とマスク回路17の間に遅延回路29を設けてもよい。
本発明の実施の形態1に係るパワーデバイスの駆動回路を示す図である。 マスク回路を示す図である。 図1の駆動回路のタイミングチャートである。 図3(a)の要部示す拡大図である。 短絡回路のNMOSトランジスタを示す断面図である。 本発明の実施の形態2に係るパワーデバイスの駆動回路を示す図である。 図6の駆動回路のタイミングチャートである。 本発明の実施の形態3に係るパワーデバイスの駆動回路を示す図である。 短絡回路の2つのPMOSトランジスタを示す断面図を示す図である。 短絡回路のPMOSトランジスタの動作を示す図である。 従来のパワーデバイスの駆動回路を示す図である。 図11の駆動回路のタイミングチャートである。
符号の説明
10 レベルシフト回路
13 短絡回路
17 マスク回路
25 NMOSトランジスタ
26 ANDゲート
27、28 インバータゲート
29 遅延回路
30 第1のPMOSトランジスタ
31 第2のPMOSトランジスタ

Claims (4)

  1. パワーデバイスをそれぞれオン状態・オフ状態に制御するためのオン信号とオフ信号とをレベルシフトして出力するレベルシフト回路と、
    前記オン信号と前記オフ信号が両方とも第1の閾値レベルより低い場合に、前記オン信号と前記オフ信号の伝達を阻止するマスク回路と、
    前記マスク回路の前段に設けられ、前記オン信号と前記オフ信号が両方とも第2の閾値レベルより低い場合に、前記オン信号の伝達経路と前記オフ信号の伝達経路を短絡する短絡回路とを有し、
    前記第2の閾値レベルは前記第1の閾値レベルよりも高いことを特徴とするパワーデバイスの駆動回路。
  2. 前記短絡回路は、
    ソース・ドレインがそれぞれ前記オン信号の伝達経路と前記オフ信号の伝達経路に接続されたNMOSトランジスタと、
    前記オン信号と前記オフ信号とをそれぞれインバータゲートを介して入力し、前記NMOSトランジスタのゲートに出力するANDゲートとを有することを特徴とする請求項1に記載のパワーデバイスの駆動回路。
  3. 前記短絡回路は、
    ドレインとゲートが前記オン信号の伝達経路に接続された第1のPMOSトランジスタと、
    ドレインとゲートが前記オフ信号の伝達経路に接続され、ソースが前記第1のPMOSトランジスタのソースに接続された第2のPMOSトランジスタとを有することを特徴とする請求項1に記載のパワーデバイスの駆動回路。
  4. 前記短絡回路と前記マスク回路の間に設けられた遅延回路を更に有することを特徴とする請求項1〜3の何れか1項に記載のパワーデバイスの駆動回路。
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