JP2003339151A - Ｍｏｓゲート駆動回路 - Google Patents
Ｍｏｓゲート駆動回路Info
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- JP2003339151A JP2003339151A JP2002147063A JP2002147063A JP2003339151A JP 2003339151 A JP2003339151 A JP 2003339151A JP 2002147063 A JP2002147063 A JP 2002147063A JP 2002147063 A JP2002147063 A JP 2002147063A JP 2003339151 A JP2003339151 A JP 2003339151A
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Abstract
(57)【要約】
【課題】ＭＯＳゲート駆動回路の入力信号パルスが短い
幅でも、ｄＶ／ｄｔによる誤動作を防止する。 【解決手段】入力信号の立上りと立下りでそれぞれオン
信号パルスとオフ信号パルスとを作成するパルス発生回
路と、該オン信号パルスとオフ信号パルスとが入力され
る高耐圧ＮＭＯＳと、高耐圧ＮＭＯＳのドレインに接続
した抵抗と、フローティング電位を基準とした論理回路
から構成されていてＧＮＤレベルのパルス信号をフロー
ティング電位基準の信号にレベル変換するレベルシフト
回路と、前記論理回路の出力側に接続されたラッチ回路
とを備え、オフ信号パルスのパルス幅をオン信号パルス
幅より長く設定する。
幅でも、ｄＶ／ｄｔによる誤動作を防止する。 【解決手段】入力信号の立上りと立下りでそれぞれオン
信号パルスとオフ信号パルスとを作成するパルス発生回
路と、該オン信号パルスとオフ信号パルスとが入力され
る高耐圧ＮＭＯＳと、高耐圧ＮＭＯＳのドレインに接続
した抵抗と、フローティング電位を基準とした論理回路
から構成されていてＧＮＤレベルのパルス信号をフロー
ティング電位基準の信号にレベル変換するレベルシフト
回路と、前記論理回路の出力側に接続されたラッチ回路
とを備え、オフ信号パルスのパルス幅をオン信号パルス
幅より長く設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲートの駆
動回路に関するもので、特にｄＶ／ｄｔによる誤動作を
防止するための保護回路を備えたパワーＩＣに関する。
動回路に関するもので、特にｄＶ／ｄｔによる誤動作を
防止するための保護回路を備えたパワーＩＣに関する。
【０００２】
【従来の技術】図５に、高耐圧半導体素子を内蔵する高
圧パワーＩＣ(以下ＨＶＩＣと略す。)で、ＭＯＳゲート
駆動に用いる、従来技術の駆動回路の構成を示す。図５
のHVICでは、高電位側の駆動回路（ＨＤと略す。）が、
論理インバータ５６，５７とＲＳフリップフロップ５１
３との間に、ｄＶ／ｄｔ過渡信号に起因する誤動作を防
止するための保護回路５３０を備えている。
圧パワーＩＣ(以下ＨＶＩＣと略す。)で、ＭＯＳゲート
駆動に用いる、従来技術の駆動回路の構成を示す。図５
のHVICでは、高電位側の駆動回路（ＨＤと略す。）が、
論理インバータ５６，５７とＲＳフリップフロップ５１
３との間に、ｄＶ／ｄｔ過渡信号に起因する誤動作を防
止するための保護回路５３０を備えている。
【０００３】この保護回路５３０は、ｄＶ／ｄｔ過渡信
号による過渡電圧がＤＭＯＳ５２，５３に同時に発生す
ると、抵抗５４，５５での電圧降下が同時に起こり、論
理インバータ５６，５７が同時にＨ（高電位）信号を出
力して、ＲＳフリップフロップ５１３のセット入力Ｓ
と、リセット入力ＲとにＬ（低電位）信号を入力して、
ＲＳフリップフロップ５１３の動作にマスクをかけ、駆
動回路の誤動作を防止する。
号による過渡電圧がＤＭＯＳ５２，５３に同時に発生す
ると、抵抗５４，５５での電圧降下が同時に起こり、論
理インバータ５６，５７が同時にＨ（高電位）信号を出
力して、ＲＳフリップフロップ５１３のセット入力Ｓ
と、リセット入力ＲとにＬ（低電位）信号を入力して、
ＲＳフリップフロップ５１３の動作にマスクをかけ、駆
動回路の誤動作を防止する。
【０００４】
【発明が解決しようとする課題】図６に、上記従来技術
の保護回路５３０の動作を説明するためのタイミングチ
ャートを示す。図６の（１）にパルス発生回路５１への
Ｑ入力信号のパルス幅が十分長い場合と、オン信号と、
オフ信号と、図５のＮ点の電位とを併せて示す。図６の
(１)の場合、Ｎ点電位の立ち上がり時のｄＶ／ｄｔに対
して、ｄＶ／ｄｔ発生期間中は論理動作のマスクが働
き、誤動作が防止される。
の保護回路５３０の動作を説明するためのタイミングチ
ャートを示す。図６の（１）にパルス発生回路５１への
Ｑ入力信号のパルス幅が十分長い場合と、オン信号と、
オフ信号と、図５のＮ点の電位とを併せて示す。図６の
(１)の場合、Ｎ点電位の立ち上がり時のｄＶ／ｄｔに対
して、ｄＶ／ｄｔ発生期間中は論理動作のマスクが働
き、誤動作が防止される。
【０００５】図６の（２）に前記Ｑ入力信号のパルス幅
が短くなり、Ｎ点電位のｄＶ／ｄｔ発生期間ｔ１内にオ
フ信号発生期間ｔ３が重なった場合のタイミングチャー
トを示す。図６の（２）の場合、ｄＶ／ｄｔ発生期間ｔ
１に信号をマスクする機能が働くので、オフ信号がマス
クされてＲＳフリップフロップ５１３に伝わらず、出力
のＭＯＳゲート素子５５０であるＩＧＢＴをオフにでき
ない誤動作が発生する可能性がある。
が短くなり、Ｎ点電位のｄＶ／ｄｔ発生期間ｔ１内にオ
フ信号発生期間ｔ３が重なった場合のタイミングチャー
トを示す。図６の（２）の場合、ｄＶ／ｄｔ発生期間ｔ
１に信号をマスクする機能が働くので、オフ信号がマス
クされてＲＳフリップフロップ５１３に伝わらず、出力
のＭＯＳゲート素子５５０であるＩＧＢＴをオフにでき
ない誤動作が発生する可能性がある。
【０００６】本発明の目的は、上記Ｑ入力信号のパルス
幅が短くなった場合でもｄＶ／ｄｔによる誤動作を防止
できるＭＯＳゲート駆動回路を提供することである。
幅が短くなった場合でもｄＶ／ｄｔによる誤動作を防止
できるＭＯＳゲート駆動回路を提供することである。
【０００７】
【課題を解決するための手段】本発明のＭＯＳゲート駆
動回路は、ハイサイド入力信号の立ち上がり及び、立下
りから短いオンパルスのオン信号とオフ信号のパルスを
発生させるパルス発生回路５１での生成パルス幅に着目
し、オン信号パルス幅よりもオフ信号パルス幅を所定の
条件を満たすように長くし、入力信号のパルス幅が狭く
なった場合でもｄＶ／ｄｔ過渡信号に起因する誤動作を
防止する。
動回路は、ハイサイド入力信号の立ち上がり及び、立下
りから短いオンパルスのオン信号とオフ信号のパルスを
発生させるパルス発生回路５１での生成パルス幅に着目
し、オン信号パルス幅よりもオフ信号パルス幅を所定の
条件を満たすように長くし、入力信号のパルス幅が狭く
なった場合でもｄＶ／ｄｔ過渡信号に起因する誤動作を
防止する。
【０００８】本発明のＭＯＳゲート駆動回路は、入力信
号の立ち上がりと立下りでそれぞれオン信号パルスとオ
フ信号パルスとを作成するパルス発生回路と、該オン信
号パルスとオフ信号パルスとが入力される高耐圧ＮＭＯ
Ｓと、高耐圧ＮＭＯＳのドレインに接続された抵抗と、
フローティング電位を基準とした論理回路から構成され
ていて、ＧＮＤレベルのパルス信号をフローティング電
位基準の信号にレベル変換するレベルシフト回路と、前
記論理回路の出力側に接続されたラッチ回路とを備えた
回路から成り、前記オフ信号パルスのパルス幅をオン信
号パルスのパルス幅より長く設定し、高耐圧ＮＭＯＳの
ドレインに接続された抵抗値Ｒst，論理回路の入力しき
い値電圧ＶＴＬ１′，高耐圧ＮＭＯＳのドレイン−ソー
ス間容量Ｃrst，発生するｄＶ／ｄｔとが、 Ｃrst×ｄＶ／ｄｔ×Ｒrst＜ＶＴＬ１′ …（数１） を満足し、かつ前記オフ信号のパルス幅ｔが、オンパル
ス信号の立ち下がりからオフパルス信号の立ち上がりま
での期間をｔ２としたときに、 ｔ２＋ｔ３＝（Ｃrst×Ｖ×Ｒrst）／ＶＴＬ′ …（数２） を満たすｔ３よりも大である。
号の立ち上がりと立下りでそれぞれオン信号パルスとオ
フ信号パルスとを作成するパルス発生回路と、該オン信
号パルスとオフ信号パルスとが入力される高耐圧ＮＭＯ
Ｓと、高耐圧ＮＭＯＳのドレインに接続された抵抗と、
フローティング電位を基準とした論理回路から構成され
ていて、ＧＮＤレベルのパルス信号をフローティング電
位基準の信号にレベル変換するレベルシフト回路と、前
記論理回路の出力側に接続されたラッチ回路とを備えた
回路から成り、前記オフ信号パルスのパルス幅をオン信
号パルスのパルス幅より長く設定し、高耐圧ＮＭＯＳの
ドレインに接続された抵抗値Ｒst，論理回路の入力しき
い値電圧ＶＴＬ１′，高耐圧ＮＭＯＳのドレイン−ソー
ス間容量Ｃrst，発生するｄＶ／ｄｔとが、 Ｃrst×ｄＶ／ｄｔ×Ｒrst＜ＶＴＬ１′ …（数１） を満足し、かつ前記オフ信号のパルス幅ｔが、オンパル
ス信号の立ち下がりからオフパルス信号の立ち上がりま
での期間をｔ２としたときに、 ｔ２＋ｔ３＝（Ｃrst×Ｖ×Ｒrst）／ＶＴＬ′ …（数２） を満たすｔ３よりも大である。
【０００９】
【発明の実施の形態】以下、本発明の詳細について図面
を用いて詳しく説明する。
を用いて詳しく説明する。
【００１０】（実施例１）図２は、本実施例のパルス発
生回路の動作を説明する回路図である。図２で、符号３
０は出力のインバータ部を構成する上アーム用のＭＯＳ
ゲート素子、３１は下アーム用のＭＯＳゲート素子であ
って、ＧＤはこれらのＭＯＳゲート素子をドライブする
ゲートドライバー回路であり、ＣＴＬは制御信号の入力
回路である。図２に示すＭＯＳゲート素子３０とＭＯＳ
ゲート素子３１との接続点を以後Ｎ点と呼ぶ。図２で
は、ＭＯＳゲート素子としてＩＧＢＴを示すが、パワー
MOSFETであってもよい。また、図２では１相分のインバ
ータ部を示すが、３相インバータでも同様である。ま
た、図２に記載のゲートドライバー回路ＧＤは１チップ
の半導体基板に集積回路として形成されている。また、
ゲートドライバー回路ＧＤとＭＯＳゲート素子３０，３
１とが同じチップの半導体基板に形成されていてもよ
い。
生回路の動作を説明する回路図である。図２で、符号３
０は出力のインバータ部を構成する上アーム用のＭＯＳ
ゲート素子、３１は下アーム用のＭＯＳゲート素子であ
って、ＧＤはこれらのＭＯＳゲート素子をドライブする
ゲートドライバー回路であり、ＣＴＬは制御信号の入力
回路である。図２に示すＭＯＳゲート素子３０とＭＯＳ
ゲート素子３１との接続点を以後Ｎ点と呼ぶ。図２で
は、ＭＯＳゲート素子としてＩＧＢＴを示すが、パワー
MOSFETであってもよい。また、図２では１相分のインバ
ータ部を示すが、３相インバータでも同様である。ま
た、図２に記載のゲートドライバー回路ＧＤは１チップ
の半導体基板に集積回路として形成されている。また、
ゲートドライバー回路ＧＤとＭＯＳゲート素子３０，３
１とが同じチップの半導体基板に形成されていてもよ
い。
【００１１】次に図２のゲートドライバー回路ＧＤの構
成を説明する。制御入力信号の下アーム入力信号２７０
と上アーム入力信号２０とを受け、下アーム側はインバ
ータ２８０と２９０とを通して、出力のＭＯＳゲート素
子３１を駆動する。上アーム側は上アーム信号２０をパ
ルス発生回路２１を通し、立ち上がりと立ち下がりのタ
イミングとでそれぞれ短いパルスを発生させ、レベルシ
フト回路２２０を通し、次いで上側の論理インバータ２
５２と２６０とを通して出力のＭＯＳゲート素子３０を
駆動する。このとき、オン信号パルス２３０と、オフ信
号パルス２４０とのパルス幅に差を設け、オフ信号パル
ス２４０のパルス幅を必要十分に長くした。
成を説明する。制御入力信号の下アーム入力信号２７０
と上アーム入力信号２０とを受け、下アーム側はインバ
ータ２８０と２９０とを通して、出力のＭＯＳゲート素
子３１を駆動する。上アーム側は上アーム信号２０をパ
ルス発生回路２１を通し、立ち上がりと立ち下がりのタ
イミングとでそれぞれ短いパルスを発生させ、レベルシ
フト回路２２０を通し、次いで上側の論理インバータ２
５２と２６０とを通して出力のＭＯＳゲート素子３０を
駆動する。このとき、オン信号パルス２３０と、オフ信
号パルス２４０とのパルス幅に差を設け、オフ信号パル
ス２４０のパルス幅を必要十分に長くした。
【００１２】図１に本実施例のパルス発生回路２１とレ
ベルシフト回路２２０の詳細を示した、ゲートドライバ
ー回路ＧＤ全体の回路図を示す。上アームへの入力信号
２０を受け、パルス発生回路２１でオン信号２１ａとオ
フ信号２１ｂとを発生する。その際、オフ信号２１ｂの
パルス幅をオン信号２１ａのパルス幅より長く設定す
る。その長さについては、図３で詳細に説明する。それ
らのパルス信号をオン側の高耐圧ＤＭＯＳ２２とオフ側
の高耐圧ＤＭＯＳ２３とに入力し、それぞれのタイミン
グで抵抗２４，抵抗２５の両端に電位差を生じさせる。
抵抗２４，抵抗２５の両端に生じた電位差を、論理イン
バータ２６，２８と、ＮＯＲ論理２１１あるいは、論理
インバータ２７，２９と、ＮＯＲ論理２１２を経由して
ＲＳフリップフロップ２１３に伝達し、出力バッファ論
理ゲート２１４，２１５を経由して、ＭＯＳゲート素子
２５０をスイッチングさせる。
ベルシフト回路２２０の詳細を示した、ゲートドライバ
ー回路ＧＤ全体の回路図を示す。上アームへの入力信号
２０を受け、パルス発生回路２１でオン信号２１ａとオ
フ信号２１ｂとを発生する。その際、オフ信号２１ｂの
パルス幅をオン信号２１ａのパルス幅より長く設定す
る。その長さについては、図３で詳細に説明する。それ
らのパルス信号をオン側の高耐圧ＤＭＯＳ２２とオフ側
の高耐圧ＤＭＯＳ２３とに入力し、それぞれのタイミン
グで抵抗２４，抵抗２５の両端に電位差を生じさせる。
抵抗２４，抵抗２５の両端に生じた電位差を、論理イン
バータ２６，２８と、ＮＯＲ論理２１１あるいは、論理
インバータ２７，２９と、ＮＯＲ論理２１２を経由して
ＲＳフリップフロップ２１３に伝達し、出力バッファ論
理ゲート２１４，２１５を経由して、ＭＯＳゲート素子
２５０をスイッチングさせる。
【００１３】このとき、オン信号２１ａが先にＲＳフリ
ップフロップ２１３に到達し、MOSゲート素子２５０が
オンする際、Ｎ点の電位がＭＯＳゲート素子２５０のオ
ンのタイミングでほぼ電源２５４の電圧まで上昇する。
このときにｄＶ／ｄｔが発生し、図１に示す抵抗２４，
２５と、高耐圧ＤＭＯＳ２２と高耐圧ＤＭＯＳ２３の寄
生のドレイン・ソース間の容量Ｃst，Ｃrst とを通して
ｄＶ／ｄｔ発生期間に過渡電流が流れ、抵抗２４と抵抗
２５の両端に同時に電位差が生じる。このｄＶ／ｄｔ発
生期間の過渡電流による誤動作を、論理ゲート２２２，
２２３と、AND論理２１０で防止する。すなわち、ｄＶ
／ｄｔにより同時に抵抗２４，２５の電位ドロップが発
生した場合には、ＡＮＤ論理２１０の出力をＨレベルと
して、誤ったオン信号，オフ信号がＲＳフリップフロッ
プ２１３に伝達することを防止する。ここで、パルス発
生回路から発生するオフ信号のパルス幅をオン信号のパ
ルス幅より長く設定して、Ｑ入力信号２０のパルス幅が
数μｓ以下、特に１μｓ以下と短い場合でも誤動作の生
じない安定した回路にしている。この点について、図３
を用いて詳細に説明する。
ップフロップ２１３に到達し、MOSゲート素子２５０が
オンする際、Ｎ点の電位がＭＯＳゲート素子２５０のオ
ンのタイミングでほぼ電源２５４の電圧まで上昇する。
このときにｄＶ／ｄｔが発生し、図１に示す抵抗２４，
２５と、高耐圧ＤＭＯＳ２２と高耐圧ＤＭＯＳ２３の寄
生のドレイン・ソース間の容量Ｃst，Ｃrst とを通して
ｄＶ／ｄｔ発生期間に過渡電流が流れ、抵抗２４と抵抗
２５の両端に同時に電位差が生じる。このｄＶ／ｄｔ発
生期間の過渡電流による誤動作を、論理ゲート２２２，
２２３と、AND論理２１０で防止する。すなわち、ｄＶ
／ｄｔにより同時に抵抗２４，２５の電位ドロップが発
生した場合には、ＡＮＤ論理２１０の出力をＨレベルと
して、誤ったオン信号，オフ信号がＲＳフリップフロッ
プ２１３に伝達することを防止する。ここで、パルス発
生回路から発生するオフ信号のパルス幅をオン信号のパ
ルス幅より長く設定して、Ｑ入力信号２０のパルス幅が
数μｓ以下、特に１μｓ以下と短い場合でも誤動作の生
じない安定した回路にしている。この点について、図３
を用いて詳細に説明する。
【００１４】図３の（１）は、上アームのＱ入力信号
と、オン信号と、オフ信号と、Ｎ点電位とを示す。上ア
ームＱ入力信号のパルス幅が十分に長い場合すなわち、
オン信号により生じる上アームオン時のｄＶ／ｄｔ発生
期間ｔ１の後に、オフ信号が発生する場合を示す。この
ときは、ｔ１の期間、図２に示したＡＮＤ論理２１０の
出力がＨとなり入力信号が禁止となるが、ｔ１の後にオ
フ信号が発生しているため問題はない。図３の（１）
で、ｔ２はオン信号パルスの立下りからオフ信号パルス
の立ち上がり期間を示す。
と、オン信号と、オフ信号と、Ｎ点電位とを示す。上ア
ームＱ入力信号のパルス幅が十分に長い場合すなわち、
オン信号により生じる上アームオン時のｄＶ／ｄｔ発生
期間ｔ１の後に、オフ信号が発生する場合を示す。この
ときは、ｔ１の期間、図２に示したＡＮＤ論理２１０の
出力がＨとなり入力信号が禁止となるが、ｔ１の後にオ
フ信号が発生しているため問題はない。図３の（１）
で、ｔ２はオン信号パルスの立下りからオフ信号パルス
の立ち上がり期間を示す。
【００１５】図３の（２）は、上アーム入力信号のパル
ス幅が、数μｓ以下、特に１μｓ以下と短い場合に、Ｎ
点のｄＶ／ｄｔ発生期間ｔ１の期間中にオフ信号が発生
すると、その間に図２のＡＮＤ論理２１０の出力がＨと
なり、入力信号が禁止される。すなわち、オフ信号が伝
達できなくなり、ＲＳフリップフロップ２１３はオンを
保持したままオフできない誤動作をする。
ス幅が、数μｓ以下、特に１μｓ以下と短い場合に、Ｎ
点のｄＶ／ｄｔ発生期間ｔ１の期間中にオフ信号が発生
すると、その間に図２のＡＮＤ論理２１０の出力がＨと
なり、入力信号が禁止される。すなわち、オフ信号が伝
達できなくなり、ＲＳフリップフロップ２１３はオンを
保持したままオフできない誤動作をする。
【００１６】本実施例では、ｄＶ／ｄｔ発生期間ｔ１が
過ぎた後もオフ信号が発生する様に十分長いオフ信号を
発生させる。このｄＶ／ｄｔはＭＯＳゲート素子２５０
のゲート容量，ゲート抵抗等により変動する。オフ信号
のパルス幅ｔの設定は、論理インバータ２６，２７の論
理しきい値電圧Ｖｔｈをそれぞれ高電位側からVTL1,Ｖ
ＴＬ１′、また保護用の論理インバータ２２２，２２３
の論理しきい値電圧Ｖｔｈを同様にＶＴＬ２，ＶＴＬ
２′とすると、 Ｃrst×ｄＶ／ｄｔ×Ｒrst＜ＶＴＬ１′ …（数１） かつ、 ｔ２＋ｔ３＝（Ｃrst×Ｖ×Ｒrst）／ＶＴＬ′ …（数２） を満たすｔ３よりも大きなオフ信号のパルス幅ｔを、設
定したパルス発生回路を構成すればよい。ここで、（数
１）式，（数２）式において、Ｃrst は図１の高耐圧Ｄ
ＭＯＳ２３の寄生のドレイン−ソース間の容量であり、
Ｒrst は抵抗２５の抵抗値である。このようにすれば、
ｔ２よりも長い期間に渡るｄＶ／ｄｔが発生した場合で
も、上記（数１）式，（数２）式により、Ｒrst に生じ
る電圧降下はＶＴＬ１′よりも小さいので保護用論理イ
ンバータが動作せず、オフ用のパルス信号のみ伝わるの
で正常に動作し、ｔ２より短いｄＶ／ｄｔが発生した場
合でも、その保護用論理インバータが動作するが、ｄＶ
／ｄｔ発生期間終了後もオフ用のパルス信号が残るの
で、正常に動作する。
過ぎた後もオフ信号が発生する様に十分長いオフ信号を
発生させる。このｄＶ／ｄｔはＭＯＳゲート素子２５０
のゲート容量，ゲート抵抗等により変動する。オフ信号
のパルス幅ｔの設定は、論理インバータ２６，２７の論
理しきい値電圧Ｖｔｈをそれぞれ高電位側からVTL1,Ｖ
ＴＬ１′、また保護用の論理インバータ２２２，２２３
の論理しきい値電圧Ｖｔｈを同様にＶＴＬ２，ＶＴＬ
２′とすると、 Ｃrst×ｄＶ／ｄｔ×Ｒrst＜ＶＴＬ１′ …（数１） かつ、 ｔ２＋ｔ３＝（Ｃrst×Ｖ×Ｒrst）／ＶＴＬ′ …（数２） を満たすｔ３よりも大きなオフ信号のパルス幅ｔを、設
定したパルス発生回路を構成すればよい。ここで、（数
１）式，（数２）式において、Ｃrst は図１の高耐圧Ｄ
ＭＯＳ２３の寄生のドレイン−ソース間の容量であり、
Ｒrst は抵抗２５の抵抗値である。このようにすれば、
ｔ２よりも長い期間に渡るｄＶ／ｄｔが発生した場合で
も、上記（数１）式，（数２）式により、Ｒrst に生じ
る電圧降下はＶＴＬ１′よりも小さいので保護用論理イ
ンバータが動作せず、オフ用のパルス信号のみ伝わるの
で正常に動作し、ｔ２より短いｄＶ／ｄｔが発生した場
合でも、その保護用論理インバータが動作するが、ｄＶ
／ｄｔ発生期間終了後もオフ用のパルス信号が残るの
で、正常に動作する。
【００１７】（実施例２）図４に本実施例のパルス発生
回路とレベルシフト回路を示す。パルス発生回路は実施
例１の図２，図３と同様である。実施例１とはレベルシ
フト回路の構成をオン用の抵抗４４ａとオフ用４４ｂを
追加した構成が異なる。これにより、保護回路の論理イ
ンバータ４２２，４２３と信号伝達用の論理インバータ
４６，４７の論理しきい値電圧ＶＴＬ１，ＶＴＬ１′，
ＶＴＬ２，ＶＴＬ２′に差を設けることなく同じ値と
し、抵抗分割によって前記保護回路の論理インバータ４
２２，４２３と信号伝達用の論理インバータ４６，４７
の電位の差を設けたことによって、論理しきい値電圧Ｖ
ＴＬの製造時のばらつきの影響なしに、ｄＶ／ｄｔ過渡
信号に起因する誤動作を防止する。
回路とレベルシフト回路を示す。パルス発生回路は実施
例１の図２，図３と同様である。実施例１とはレベルシ
フト回路の構成をオン用の抵抗４４ａとオフ用４４ｂを
追加した構成が異なる。これにより、保護回路の論理イ
ンバータ４２２，４２３と信号伝達用の論理インバータ
４６，４７の論理しきい値電圧ＶＴＬ１，ＶＴＬ１′，
ＶＴＬ２，ＶＴＬ２′に差を設けることなく同じ値と
し、抵抗分割によって前記保護回路の論理インバータ４
２２，４２３と信号伝達用の論理インバータ４６，４７
の電位の差を設けたことによって、論理しきい値電圧Ｖ
ＴＬの製造時のばらつきの影響なしに、ｄＶ／ｄｔ過渡
信号に起因する誤動作を防止する。
【００１８】
【発明の効果】本発明によれば、論理回路を構成する素
子の製造上のばらつきのみならず、入力パルス幅が短く
なった場合においても誤動作のない安定したＭＯＳゲー
ト駆動回路を提供できる。
子の製造上のばらつきのみならず、入力パルス幅が短く
なった場合においても誤動作のない安定したＭＯＳゲー
ト駆動回路を提供できる。
【図１】実施例１のレベルシフト回路を示す回路図であ
る。
る。
【図２】実施例１のパルス発生回路の動作の概念を示す
回路図である。
回路図である。
【図３】実施例１のパルス発生回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図４】実施例２のレベルシフト回路の動作を示す回路
図である。
図である。
【図５】従来技術の駆動回路の構成を示す回路図であ
る。
る。
【図６】従来技術の駆動回路の保護回路のタイミングチ
ャートである。
ャートである。
１３，４１３，５１３…ＲＳフリップフロップ、２１，
４１，５１…パルス発生回路、２４，２５，４４，４
５，５４，５５…抵抗、２６，２７，２８，２９，４
６，４７，４８，４９，５６，５７，５８，５９，２５
２…論理インバータ、２１０，４１０，５１０…ＡＮＤ
論理、２１１，２１２，４１１，４１２，５１１，５１
２…ＮＯＲ論理、２５０，２５１，４５０，４５１,５
５０,５５１…ＭＯＳゲート素子、２５３，４５３，５
５３…負荷。
４１，５１…パルス発生回路、２４，２５，４４，４
５，５４，５５…抵抗、２６，２７，２８，２９，４
６，４７，４８，４９，５６，５７，５８，５９，２５
２…論理インバータ、２１０，４１０，５１０…ＡＮＤ
論理、２１１，２１２，４１１，４１２，５１１，５１
２…ＮＯＲ論理、２５０，２５１，４５０，４５１,５
５０,５５１…ＭＯＳゲート素子、２５３，４５３，５
５３…負荷。
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(72)発明者 大浦 仁
茨城県日立市弁天町三丁目10番２号 日立
原町電子工業株式会社内
(72)発明者 田中 荘
茨城県日立市幸町三丁目１番１号 株式会
社日立製作所日立事業所内
Ｆターム(参考） 5H740 BA11 BA12 BB05 BC01 BC02
HH07 JA01 JB01 KK01 MM01
Claims (4)
- 【請求項１】入力信号の立ち上がりと立下りでそれぞれ
オン信号パルスとオフ信号パルスとを作成するパルス発
生回路と、該オン信号パルスとオフ信号パルスとが入力
される高耐圧ＮＭＯＳと、高耐圧ＮＭＯＳのドレインに
接続された抵抗と、フローティング電位を基準とした論
理回路から構成されていてＧＮＤレベルのパルス信号を
フローティング電位基準の信号にレベル変換するレベル
シフト回路と、前記論理回路の出力側に接続されたラッ
チ回路とを備えた回路から成るＭＯＳゲート駆動回路に
おいて、 前記オフ信号パルスのパルス幅をオン信号パルスのパル
ス幅より長く設定したことを特徴とするＭＯＳゲート駆
動回路。 - 【請求項２】請求項１において、高耐圧ＮＭＯＳのドレ
インに接続された抵抗値Ｒst，論理回路の入力しきい値
電圧ＶＴＬ１′，高耐圧ＮＭＯＳのドレイン−ソース間
容量Ｃrst，発生するｄＶ／ｄｔとが、 Ｃrst×ｄＶ／ｄｔ×Ｒrst＜ＶＴＬ１′ …（数１） を満足し、かつ前記オフ信号のパルス幅ｔが、オンパル
ス信号の立ち下がりからオフパルス信号の立ち上がりま
での期間をｔ２としたときに、 ｔ２＋ｔ３＝（Ｃrst×Ｖ×Ｒrst）／ＶＴＬ′ …（数２） を満たすｔ３よりも大であることを特徴とするＭＯＳゲ
ート駆動回路。 - 【請求項３】請求項１において、高耐圧ＮＭＯＳのドレ
イン側に接続された信号伝達のための抵抗をセット側，
リセット側それぞれ２本備え、オン信号およびオフ信号
伝達用の論理回路はそれぞれ抵抗１個分の電位差を入力
信号とし、誤動作保護用の論理回路が抵抗２直列分の電
位さを入力信号とし、それらの論理回路の論理しきい値
が同じ値に設定されていることを特徴とするＭＯＳゲー
ト駆動回路。 - 【請求項４】請求項２において、前記ＭＯＳゲート駆動
回路が１チップの半導体基板に形成されていることを特
徴とするＭＯＳゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002147063A JP2003339151A (ja) | 2002-05-22 | 2002-05-22 | Ｍｏｓゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002147063A JP2003339151A (ja) | 2002-05-22 | 2002-05-22 | Ｍｏｓゲート駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003339151A true JP2003339151A (ja) | 2003-11-28 |
Family
ID=29705805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002147063A Pending JP2003339151A (ja) | 2002-05-22 | 2002-05-22 | Ｍｏｓゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003339151A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235245A (ja) * | 2006-02-27 | 2007-09-13 | Toyota Motor Corp | スイッチングデバイスの駆動回路 |
| JP2007243254A (ja) * | 2006-03-06 | 2007-09-20 | Matsushita Electric Ind Co Ltd | スイッチ素子駆動回路 |
| JP2007243585A (ja) * | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | パワーデバイスの駆動回路 |
| JP2008211337A (ja) * | 2007-02-23 | 2008-09-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008278729A (ja) * | 2007-05-07 | 2008-11-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010041818A (ja) * | 2008-08-05 | 2010-02-18 | Hitachi Ltd | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
| JP2013165381A (ja) * | 2012-02-10 | 2013-08-22 | Denso Corp | ゲート駆動回路 |
| CN108540121A (zh) * | 2018-04-13 | 2018-09-14 | 电子科技大学 | 一种无静态功耗的栅驱动电路 |
| WO2023157569A1 (ja) * | 2022-02-15 | 2023-08-24 | ローム株式会社 | 駆動回路、トランジスタ駆動システム、およびトランジスタモジュール |
-
2002
- 2002-05-22 JP JP2002147063A patent/JP2003339151A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235245A (ja) * | 2006-02-27 | 2007-09-13 | Toyota Motor Corp | スイッチングデバイスの駆動回路 |
| JP4677928B2 (ja) * | 2006-02-27 | 2011-04-27 | トヨタ自動車株式会社 | スイッチングデバイスの駆動回路 |
| JP2007243254A (ja) * | 2006-03-06 | 2007-09-20 | Matsushita Electric Ind Co Ltd | スイッチ素子駆動回路 |
| JP2007243585A (ja) * | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | パワーデバイスの駆動回路 |
| JP4672575B2 (ja) * | 2006-03-08 | 2011-04-20 | 三菱電機株式会社 | パワーデバイスの駆動回路 |
| JP2008211337A (ja) * | 2007-02-23 | 2008-09-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008278729A (ja) * | 2007-05-07 | 2008-11-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010041818A (ja) * | 2008-08-05 | 2010-02-18 | Hitachi Ltd | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
| JP2013165381A (ja) * | 2012-02-10 | 2013-08-22 | Denso Corp | ゲート駆動回路 |
| CN108540121A (zh) * | 2018-04-13 | 2018-09-14 | 电子科技大学 | 一种无静态功耗的栅驱动电路 |
| WO2023157569A1 (ja) * | 2022-02-15 | 2023-08-24 | ローム株式会社 | 駆動回路、トランジスタ駆動システム、およびトランジスタモジュール |
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