JP3469502B2 - レベルシフト回路及びインバータ装置 - Google Patents
レベルシフト回路及びインバータ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ブートストラップ
方式のハーフブリッジゲートドライバ，フルブリッジゲ
ートドライバ，三相ブリッジゲートドライバ等に使用さ
れるレベルシフト回路、更にはこれを用いたインバータ
装置に関する。
方式のハーフブリッジゲートドライバ，フルブリッジゲ
ートドライバ，三相ブリッジゲートドライバ等に使用さ
れるレベルシフト回路、更にはこれを用いたインバータ
装置に関する。
【０００２】
【従来の技術】高耐圧パワー素子のドライブ回路におい
ては、ハイサイドの出力素子のゲート制御部に低電圧ロ
ジック信号を伝達するレベルシフト回路が必要不可欠で
ある。従来、この種のレベルシフト回路はフォトカプラ
を用いて構成されていたが、コスト低減及び部品点数の
削減のために、高耐圧のＭＯＳＦＥＴを用いて信号を伝
達するブートストラップ方式が用いられるようになって
いる。
ては、ハイサイドの出力素子のゲート制御部に低電圧ロ
ジック信号を伝達するレベルシフト回路が必要不可欠で
ある。従来、この種のレベルシフト回路はフォトカプラ
を用いて構成されていたが、コスト低減及び部品点数の
削減のために、高耐圧のＭＯＳＦＥＴを用いて信号を伝
達するブートストラップ方式が用いられるようになって
いる。
【０００３】この場合の回路例としてのハーフブリッジ
ドライブ回路を、図６に示す。このドライブ回路は、ハ
イサイドドライブ信号とローサイドドライブ信号を交互
に入力し、ハイサイド及びローサイドの高耐圧パワー素
子を交互にオン・オフさせるものである。このドライブ
回路では、フローティング電位Ｖssを持つブートストラ
ップ構造とすることで、ハイサイド側の電源電位Ｖreg
とＶssは常に一定の電位差で振幅するので、Ｖss−Ｖre
g 間の素子は高耐圧である必要は無くなる。従ってこの
ドライブ回路は、高耐圧ＩＣであるが全ての素子を高耐
圧にする必要が無いので、チップサイズは大きくなら
ず、コストの上昇を抑えることができる。
ドライブ回路を、図６に示す。このドライブ回路は、ハ
イサイドドライブ信号とローサイドドライブ信号を交互
に入力し、ハイサイド及びローサイドの高耐圧パワー素
子を交互にオン・オフさせるものである。このドライブ
回路では、フローティング電位Ｖssを持つブートストラ
ップ構造とすることで、ハイサイド側の電源電位Ｖreg
とＶssは常に一定の電位差で振幅するので、Ｖss−Ｖre
g 間の素子は高耐圧である必要は無くなる。従ってこの
ドライブ回路は、高耐圧ＩＣであるが全ての素子を高耐
圧にする必要が無いので、チップサイズは大きくなら
ず、コストの上昇を抑えることができる。
【０００４】なお、図６ではハイサイドＯＮ用のレベル
シフト回路のみを示しているが、ハイサイドドライバの
ＯＦＦ入力端にもハイサイドＯＦＦ用のレベルシフト回
路が接続されている。そして、ローサイドドライバの入
力端には、レベルシフト機能を有しない制御回路が接続
されるものとなっている。
シフト回路のみを示しているが、ハイサイドドライバの
ＯＦＦ入力端にもハイサイドＯＦＦ用のレベルシフト回
路が接続されている。そして、ローサイドドライバの入
力端には、レベルシフト機能を有しない制御回路が接続
されるものとなっている。
【０００５】また、消費電流を抑制するために，入力信
号の論理変化点を検出してレベルシフトを行い、論理変
化点のみ電流が流れるようにしたレベルシフト回路が知
られている。以下、このようなレベルシフト回路を用い
たドライブ回路の動作について説明する。
号の論理変化点を検出してレベルシフトを行い、論理変
化点のみ電流が流れるようにしたレベルシフト回路が知
られている。以下、このようなレベルシフト回路を用い
たドライブ回路の動作について説明する。
【０００６】図７は、ハイサイド側の動作を示すタイミ
ングチャートである。このドライブ回路では、まずハイ
サイドドライブ信号が“Ｈ”レベルになると（時刻ｔ
１）、エッジパルス回路はハイサイドドライブ信号の立
ち上がりによりＯＮパルスを発生する（ｔ２）。このＯ
Ｎパルスは、ハイサイドＯＮ用のレベルシフト回路の高
耐圧ｎ型ＭＯＳトランジスタのゲートＶG(ON) に入力さ
れ、このｎ型ＭＯＳトランジスタは導通状態になる。こ
れにより、ハイサイド電源ラインからプルアップ抵抗Ｒ
を通じてローサイド側の接地端ＧＮＤに電流Ｉが流れ
る。この電流により、抵抗Ｒの両端に電位差Ｖが生じ
て、インバータの入力端Ｖ（ＯＮ）は“Ｌ”レベルとな
る。
ングチャートである。このドライブ回路では、まずハイ
サイドドライブ信号が“Ｈ”レベルになると（時刻ｔ
１）、エッジパルス回路はハイサイドドライブ信号の立
ち上がりによりＯＮパルスを発生する（ｔ２）。このＯ
Ｎパルスは、ハイサイドＯＮ用のレベルシフト回路の高
耐圧ｎ型ＭＯＳトランジスタのゲートＶG(ON) に入力さ
れ、このｎ型ＭＯＳトランジスタは導通状態になる。こ
れにより、ハイサイド電源ラインからプルアップ抵抗Ｒ
を通じてローサイド側の接地端ＧＮＤに電流Ｉが流れ
る。この電流により、抵抗Ｒの両端に電位差Ｖが生じ
て、インバータの入力端Ｖ（ＯＮ）は“Ｌ”レベルとな
る。
【０００７】このとき、高耐圧ｎ型ＭＯＳトランジスタ
のオン抵抗をＲon、プルアップ抵抗値をＲとすると、次
の関係式が成り立つ。 Ｖ＝Ｉ×Ｒ＝（Ｖss＋Ｖreg）×Ｒ／（Ｒon＋Ｒ） これにより、インバータ出力Ｖoutは“Ｈ”レベルとな
って、ハイサイドドライバのＯＮ入力端にＶreg が入力
され、ハイサイドＩＧＢＴがドライブ状態となり、Ｖss
は所定の電位（通常６００Ｖ程度）まで上昇する（ｔ
４）。
のオン抵抗をＲon、プルアップ抵抗値をＲとすると、次
の関係式が成り立つ。 Ｖ＝Ｉ×Ｒ＝（Ｖss＋Ｖreg）×Ｒ／（Ｒon＋Ｒ） これにより、インバータ出力Ｖoutは“Ｈ”レベルとな
って、ハイサイドドライバのＯＮ入力端にＶreg が入力
され、ハイサイドＩＧＢＴがドライブ状態となり、Ｖss
は所定の電位（通常６００Ｖ程度）まで上昇する（ｔ
４）。
【０００８】次に、Ｖssが所定の電位に十分立ち上がっ
た後、ハイサイドドライブ信号が“Ｌ”レベルになると
（ｔ５）、エッジパルス回路はハイサイドドライブ信号
の立ち下がりによりＯＦＦパルスを発生する（ｔ６）。
このＯＦＦパルスは、ハイサイドＯＦＦ用のレベルシフ
ト回路の高耐圧ｎ型ＭＯＳトランジスタのゲートに入力
され、このｎ型ＭＯＳトランジスタは導通状態となる。
これにより、ＯＮパルスの場合と同様にして、ハイサイ
ドドライバのＯＦＦ入力端にはＶreg が入力され、ハイ
サイドＩＧＢＴのドライブ状態は解除される（ｔ７）。
た後、ハイサイドドライブ信号が“Ｌ”レベルになると
（ｔ５）、エッジパルス回路はハイサイドドライブ信号
の立ち下がりによりＯＦＦパルスを発生する（ｔ６）。
このＯＦＦパルスは、ハイサイドＯＦＦ用のレベルシフ
ト回路の高耐圧ｎ型ＭＯＳトランジスタのゲートに入力
され、このｎ型ＭＯＳトランジスタは導通状態となる。
これにより、ＯＮパルスの場合と同様にして、ハイサイ
ドドライバのＯＦＦ入力端にはＶreg が入力され、ハイ
サイドＩＧＢＴのドライブ状態は解除される（ｔ７）。
【０００９】次に、従来の問題であったＶssが急激な変
化をした場合の動作について説明する。高耐圧パワー素
子等の出力素子がオン或いはオフすると、高耐圧回路の
電位Ｖss及びＶreg が出力素子のｄＶ／ｄｔに伴って変
動するが、この際に寄生する容量Ｃに充電電流Ｉが流
れ、次の関係式が成り立つ。 Ｉ＝Ｃ×ｄＶ／ｄｔ 特に、このレベルシフト回路をＳＯＩ（Silicon On Ins
ulator）基板上に作製した場合には、図８に示すよう
に、高耐圧ｎ型ＭＯＳトランジスタの埋め込み酸化膜の
上下に電荷が蓄積するのに要する電流値はかなり大きく
なる。この電流がプルアップ抵抗Ｒに電圧降下を生じさ
せ、インバータ出力が“Ｈ”となり、図７中に点線で示
すように、オフ誤動作信号が生じてしまう（ｔ３）。こ
の擬似パルスにより、オフ信号がラッチに入力され、ラ
ッチ出力が反転してしまい、この結果ＩＧＢＴはオン状
態を維持することができなくなってしまう。
化をした場合の動作について説明する。高耐圧パワー素
子等の出力素子がオン或いはオフすると、高耐圧回路の
電位Ｖss及びＶreg が出力素子のｄＶ／ｄｔに伴って変
動するが、この際に寄生する容量Ｃに充電電流Ｉが流
れ、次の関係式が成り立つ。 Ｉ＝Ｃ×ｄＶ／ｄｔ 特に、このレベルシフト回路をＳＯＩ（Silicon On Ins
ulator）基板上に作製した場合には、図８に示すよう
に、高耐圧ｎ型ＭＯＳトランジスタの埋め込み酸化膜の
上下に電荷が蓄積するのに要する電流値はかなり大きく
なる。この電流がプルアップ抵抗Ｒに電圧降下を生じさ
せ、インバータ出力が“Ｈ”となり、図７中に点線で示
すように、オフ誤動作信号が生じてしまう（ｔ３）。こ
の擬似パルスにより、オフ信号がラッチに入力され、ラ
ッチ出力が反転してしまい、この結果ＩＧＢＴはオン状
態を維持することができなくなってしまう。
【００１０】これを防ぐためにはプルアップ抵抗Ｒを小
さくすることで、変位電流による電圧降下を小さくする
ことが考えられるが、プルアップ抵抗Ｒを小さくすると
信号伝達に必要な電圧降下を生じさせるための電流量が
多くなり、高耐圧ｎ型ＭＯＳトランジスタのオン抵抗を
下げる必要が生じて、チップ面積が大きくなる。さら
に、信号伝達に必要な消費電力が増加し、高電位側の電
源電圧Ｖreg が低下するという問題があった。
さくすることで、変位電流による電圧降下を小さくする
ことが考えられるが、プルアップ抵抗Ｒを小さくすると
信号伝達に必要な電圧降下を生じさせるための電流量が
多くなり、高耐圧ｎ型ＭＯＳトランジスタのオン抵抗を
下げる必要が生じて、チップ面積が大きくなる。さら
に、信号伝達に必要な消費電力が増加し、高電位側の電
源電圧Ｖreg が低下するという問題があった。
【００１１】
【発明が解決しようとする課題】このように、従来のレ
ベルシフト回路においては、プルアップ抵抗の値を大き
くすると誤動作が発生し易くなり、逆にこれを小さくす
るとチップ面積の増大や消費電力の増大を招く問題があ
った。つまり、誤動作の防止と消費電力の低減を両立さ
せることは困難であった。
ベルシフト回路においては、プルアップ抵抗の値を大き
くすると誤動作が発生し易くなり、逆にこれを小さくす
るとチップ面積の増大や消費電力の増大を招く問題があ
った。つまり、誤動作の防止と消費電力の低減を両立さ
せることは困難であった。
【００１２】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、チップ面積や消費電力
の増大を招くことなく誤動作を防止することができ、各
種ドライブ回路に用いるのに適したレベルシフト回路を
提供することにある。
ので、その目的とするところは、チップ面積や消費電力
の増大を招くことなく誤動作を防止することができ、各
種ドライブ回路に用いるのに適したレベルシフト回路を
提供することにある。
【００１３】また本発明の他の目的は、上記のレベルシ
フト回路を用いた低消費電力で誤動作の少ないインバー
タ装置を提供することにある。
フト回路を用いた低消費電力で誤動作の少ないインバー
タ装置を提供することにある。
【００１４】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
するために本発明は次のような構成を採用している。
【００１５】即ち本発明は、出力をフローティング電位
とするブートストラップ方式に使用されるレベルシフト
回路において、電源端とフローティング電位端との間に
直列接続された第１のｐ型ＭＯＳトランジスタ及び第１
のｎ型ＭＯＳトランジスタから構成されるインバータ回
路と、このインバータ回路の入力端と前記電源端との間
に接続された第２のｐ型ＭＯＳトランジスタと、前記イ
ンバータ回路の入力端と接地端との間に接続された高耐
圧の第２のｎ型ＭＯＳトランジスタとを具備し、第２の
ｐ型ＭＯＳトランジスタは、第２のｎ型ＭＯＳトランジ
スタがＯＮするときはＯＦＦで、且つフローティング電
位が変化する際にはＯＮとなるように制御されることを
特徴とする。
とするブートストラップ方式に使用されるレベルシフト
回路において、電源端とフローティング電位端との間に
直列接続された第１のｐ型ＭＯＳトランジスタ及び第１
のｎ型ＭＯＳトランジスタから構成されるインバータ回
路と、このインバータ回路の入力端と前記電源端との間
に接続された第２のｐ型ＭＯＳトランジスタと、前記イ
ンバータ回路の入力端と接地端との間に接続された高耐
圧の第２のｎ型ＭＯＳトランジスタとを具備し、第２の
ｐ型ＭＯＳトランジスタは、第２のｎ型ＭＯＳトランジ
スタがＯＮするときはＯＦＦで、且つフローティング電
位が変化する際にはＯＮとなるように制御されることを
特徴とする。
【００１６】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 電源端と第２のｎ型ＭＯＳトランジスタとの間に、
第２のｐ型ＭＯＳトランジスタと並列に抵抗が接続され
ていること。 (2) 電源端と第２のｎ型ＭＯＳトランジスタとの間に第
１の抵抗が接続され、電源端と第２のｎ型ＭＯＳトラン
ジスタとの間に第２のｐ型ＭＯＳトランジスタと直列に
第２の抵抗が接続され、且つ第１の抵抗の抵抗値が第２
の抵抗の抵抗値よりも大きいこと。 (3) 各トランジスタは、絶縁膜上に形成された半導体層
に集積形成されていること。
は次のものがあげられる。 (1) 電源端と第２のｎ型ＭＯＳトランジスタとの間に、
第２のｐ型ＭＯＳトランジスタと並列に抵抗が接続され
ていること。 (2) 電源端と第２のｎ型ＭＯＳトランジスタとの間に第
１の抵抗が接続され、電源端と第２のｎ型ＭＯＳトラン
ジスタとの間に第２のｐ型ＭＯＳトランジスタと直列に
第２の抵抗が接続され、且つ第１の抵抗の抵抗値が第２
の抵抗の抵抗値よりも大きいこと。 (3) 各トランジスタは、絶縁膜上に形成された半導体層
に集積形成されていること。
【００１７】また本発明は、出力をフローティング電位
とするブートストラップ方式に使用されるレベルシフト
回路において、電源端とフローティング電位端との間に
直列接続された第１のｐ型ＭＯＳトランジスタ及び第１
のｎ型ＭＯＳトランジスタから構成されるインバータ回
路と、このインバータ回路の入力端と前記電源端との間
に接続されたインピーダンス素子と、前記インバータ回
路の入力端と接地端との間に接続された高耐圧の第２の
ｎ型ＭＯＳトランジスタと、第１のｐ型ＭＯＳトランジ
スタと第１のｎ型ＭＯＳトランジスタとの間に接続され
たフィルタ用抵抗と、前記インバータ回路の出力端とフ
ローティング電位端との間に接続されたフィルタ用コン
デンサとを具備してなることを特徴とする。
とするブートストラップ方式に使用されるレベルシフト
回路において、電源端とフローティング電位端との間に
直列接続された第１のｐ型ＭＯＳトランジスタ及び第１
のｎ型ＭＯＳトランジスタから構成されるインバータ回
路と、このインバータ回路の入力端と前記電源端との間
に接続されたインピーダンス素子と、前記インバータ回
路の入力端と接地端との間に接続された高耐圧の第２の
ｎ型ＭＯＳトランジスタと、第１のｐ型ＭＯＳトランジ
スタと第１のｎ型ＭＯＳトランジスタとの間に接続され
たフィルタ用抵抗と、前記インバータ回路の出力端とフ
ローティング電位端との間に接続されたフィルタ用コン
デンサとを具備してなることを特徴とする。
【００１８】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) インピーダンス素子は、抵抗又は第２のｐ型ＭＯＳ
トランジスタであること。 (2) 各トランジスタは、絶縁膜上に形成された半導体層
に集積形成されていること。
は次のものがあげられる。 (1) インピーダンス素子は、抵抗又は第２のｐ型ＭＯＳ
トランジスタであること。 (2) 各トランジスタは、絶縁膜上に形成された半導体層
に集積形成されていること。
【００１９】また本発明は、ハイサイドトランジスタを
駆動するためのハイサイドドライバと、ローサイドトラ
ンジスタを駆動するためのローサイドドライバとを有す
るインバータ装置において、ハイサイドドライバに制御
信号を入力するための回路として、前記構成のレベルシ
フト回路を用いたことを特徴とする。
駆動するためのハイサイドドライバと、ローサイドトラ
ンジスタを駆動するためのローサイドドライバとを有す
るインバータ装置において、ハイサイドドライバに制御
信号を入力するための回路として、前記構成のレベルシ
フト回路を用いたことを特徴とする。
【００２０】（作用）本発明によれば、レベルシフト用
高耐圧ｎ型ＭＯＳトランジスタ（第２のｎ型ＭＯＳトラ
ンジスタ）に接続すべきレベルシフトプルアップ抵抗と
して、第２のｐ型ＭＯＳトランジスタ或いは第２のｐ型
ＭＯＳトランジスタと抵抗を用い、この第２のｐ型ＭＯ
Ｓトランジスタを、第２のｎ型ＭＯＳトランジスタがＯ
ＮするときはＯＦＦで、且つフローティング電位が変化
する際にはＯＮとなるように制御している。即ち、第２
のｐ型ＭＯＳトランジスタの入力が、レベルシフト信号
伝達時と非伝達時で反転するように制御している。これ
により、信号伝達時はプルアップ抵抗を大きくでき、ま
た中間電位の変動による変位電流によって生じている間
はプルアップ抵抗を小さくできるため、誤動作を防止す
ることができる。
高耐圧ｎ型ＭＯＳトランジスタ（第２のｎ型ＭＯＳトラ
ンジスタ）に接続すべきレベルシフトプルアップ抵抗と
して、第２のｐ型ＭＯＳトランジスタ或いは第２のｐ型
ＭＯＳトランジスタと抵抗を用い、この第２のｐ型ＭＯ
Ｓトランジスタを、第２のｎ型ＭＯＳトランジスタがＯ
ＮするときはＯＦＦで、且つフローティング電位が変化
する際にはＯＮとなるように制御している。即ち、第２
のｐ型ＭＯＳトランジスタの入力が、レベルシフト信号
伝達時と非伝達時で反転するように制御している。これ
により、信号伝達時はプルアップ抵抗を大きくでき、ま
た中間電位の変動による変位電流によって生じている間
はプルアップ抵抗を小さくできるため、誤動作を防止す
ることができる。
【００２１】また本発明によれば、第１のｐ型ＭＯＳト
ランジスタと第１のｎ型ＭＯＳトランジスタからなるイ
ンバータの出力に抵抗とコンデンサからなるフィルタを
設置することにより、設定された時間内のパルスに対し
てインバータ出力が応答しないようにできる。これによ
り、変位電流によって生じる擬似パルスが入力されて
も、誤信号がハイサイドドライバ等に伝達するのを未然
に防止することが可能となる。
ランジスタと第１のｎ型ＭＯＳトランジスタからなるイ
ンバータの出力に抵抗とコンデンサからなるフィルタを
設置することにより、設定された時間内のパルスに対し
てインバータ出力が応答しないようにできる。これによ
り、変位電流によって生じる擬似パルスが入力されて
も、誤信号がハイサイドドライバ等に伝達するのを未然
に防止することが可能となる。
【００２２】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００２３】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるレベルシフト回路を用いたドライブ
回路を示すブロック図である。図中の破線で囲まれた部
分がレベルシフト回路部分である。
の実施形態に係わるレベルシフト回路を用いたドライブ
回路を示すブロック図である。図中の破線で囲まれた部
分がレベルシフト回路部分である。
【００２４】図中の１１は第１の電源（Ｖcc）、１２は
ブートストラップ用のダイオード（ＢＳＤ）、１３はブ
ートストラップ用のコンデンサ（ＣBS）である。ブート
ストラップによる電位ＶBS端とフローティング電位Ｖss
端との間にはハイサイドドライバ１５が接続され、この
ドライバ１５により第２の電源ＶB とＶssとの間に接続
されたハイサイド側のＩＧＢＴ１６が駆動されるように
なっている。また、接地電位ＧＮＤ端とフローティング
電位Ｖss端との間にはローサイド側のＩＧＢＴ１８が接
続され、このＩＧＢＴ１８はローサイドドライバ１７に
より駆動されるようになっている。
ブートストラップ用のダイオード（ＢＳＤ）、１３はブ
ートストラップ用のコンデンサ（ＣBS）である。ブート
ストラップによる電位ＶBS端とフローティング電位Ｖss
端との間にはハイサイドドライバ１５が接続され、この
ドライバ１５により第２の電源ＶB とＶssとの間に接続
されたハイサイド側のＩＧＢＴ１６が駆動されるように
なっている。また、接地電位ＧＮＤ端とフローティング
電位Ｖss端との間にはローサイド側のＩＧＢＴ１８が接
続され、このＩＧＢＴ１８はローサイドドライバ１７に
より駆動されるようになっている。
【００２５】ハイサイドドライバ１５のＯＮ入力端に信
号を与えるためのレベルシフト回路（図中の破線で囲ま
れた領域）は、次のように構成されている。ＶBS端とＶ
ss端との間には、第１のｐ型ＭＯＳトランジスタ２１と
第１のｎ型ＭＯＳトランジスタ２２を直列接続してなる
インバータ回路が接続され、これらのトランジスタ２
１，２２間には抵抗２３（Ｒｆ）が挿入されている。こ
のインバータ回路の入力端とＶBS端との間には、第２の
ｐ型ＭＯＳトランジスタ２５が接続されている。インバ
ータ回路の入力端とＧＮＤ端との間には、高耐圧の第２
のｎ型ＭＯＳトランジスタ２６が接続されている。
号を与えるためのレベルシフト回路（図中の破線で囲ま
れた領域）は、次のように構成されている。ＶBS端とＶ
ss端との間には、第１のｐ型ＭＯＳトランジスタ２１と
第１のｎ型ＭＯＳトランジスタ２２を直列接続してなる
インバータ回路が接続され、これらのトランジスタ２
１，２２間には抵抗２３（Ｒｆ）が挿入されている。こ
のインバータ回路の入力端とＶBS端との間には、第２の
ｐ型ＭＯＳトランジスタ２５が接続されている。インバ
ータ回路の入力端とＧＮＤ端との間には、高耐圧の第２
のｎ型ＭＯＳトランジスタ２６が接続されている。
【００２６】なお、図には示さないが、ハイサイドドラ
イバ１５のＯＦＦ入力端に信号を与えるためのレベルシ
フト回路は、上記説明したレベルシフト回路と同様に構
成されている。また、ローサイドドライバ１７の入力端
には、レベルシフト機能を有しない制御回路が接続され
ている。
イバ１５のＯＦＦ入力端に信号を与えるためのレベルシ
フト回路は、上記説明したレベルシフト回路と同様に構
成されている。また、ローサイドドライバ１７の入力端
には、レベルシフト機能を有しない制御回路が接続され
ている。
【００２７】図２は、本実施形態の動作を説明するため
のタイミングチャートである。ここで、ＶG1は第２のｎ
型ＭＯＳトランジスタ２６のゲート入力、ＶG2は第２の
ｐ型ＭＯＳトランジスタ２５のゲート入力であり、(ON)
はハイサイドＯＮ側のレベルシフト回路、(OFF) はハイ
サイドＯＦＦ側のレベルシフト回路を意味している。初
期状態（時刻ｔ０）ではＶG2(ON)は“Ｈ”、ＶG2(OFF)
は“Ｌ”に設定されている。
のタイミングチャートである。ここで、ＶG1は第２のｎ
型ＭＯＳトランジスタ２６のゲート入力、ＶG2は第２の
ｐ型ＭＯＳトランジスタ２５のゲート入力であり、(ON)
はハイサイドＯＮ側のレベルシフト回路、(OFF) はハイ
サイドＯＦＦ側のレベルシフト回路を意味している。初
期状態（時刻ｔ０）ではＶG2(ON)は“Ｈ”、ＶG2(OFF)
は“Ｌ”に設定されている。
【００２８】ハイサイドドライブ信号が“Ｈ”レベルに
なると（ｔ１）、エッジパルス回路はハイサイドドライ
ブ信号の立ち上がりによりＯＮパルスを発生する（ｔ
２）。このＯＮパルスは、ＯＮ側レベルシフト回路の高
耐圧ｎ型ＭＯＳトランジスタ２６のゲートＶG1(ON)に入
力され、このｎ型ＭＯＳトランジスタ２６は導通状態に
なる。このとき、ＶG2(ON)は“Ｈ”でｐ型ＭＯＳトラン
ジスタ２５はＯＦＦ状態にあるため、その出力電位Ｖは
“Ｌ”となり、インバータ出力Ｖout は“Ｈ”となる。
従って、ハイサイドドライバ１５のＯＮ入力端にＯＮ信
号が入力され、これによりラッチ出力が反転する。そし
て、ハイサイドドライバ１５によりハイサイド側のＩＧ
ＢＴ１６の入力ＶH が“Ｈ”となり、ＩＧＢＴ１６がオ
ン駆動される。
なると（ｔ１）、エッジパルス回路はハイサイドドライ
ブ信号の立ち上がりによりＯＮパルスを発生する（ｔ
２）。このＯＮパルスは、ＯＮ側レベルシフト回路の高
耐圧ｎ型ＭＯＳトランジスタ２６のゲートＶG1(ON)に入
力され、このｎ型ＭＯＳトランジスタ２６は導通状態に
なる。このとき、ＶG2(ON)は“Ｈ”でｐ型ＭＯＳトラン
ジスタ２５はＯＦＦ状態にあるため、その出力電位Ｖは
“Ｌ”となり、インバータ出力Ｖout は“Ｈ”となる。
従って、ハイサイドドライバ１５のＯＮ入力端にＯＮ信
号が入力され、これによりラッチ出力が反転する。そし
て、ハイサイドドライバ１５によりハイサイド側のＩＧ
ＢＴ１６の入力ＶH が“Ｈ”となり、ＩＧＢＴ１６がオ
ン駆動される。
【００２９】前記ＯＮパルス信号を受けて、△ｔ１後に
ｐ型ＭＯＳトランジスタ２５の入力ＶG2(ON)が“Ｌ”と
なることで、このｐ型ＭＯＳトランジスタ２５はＯＮ状
態になる（ｔ４）。このとき、ｐ型ＭＯＳトランジスタ
２５のオン抵抗Ｒon（ｐ）はｎ型ＭＯＳトランジスタ２
６のオン抵抗Ｒon（ｎ）よりも十分小さく設計されてい
ることから、その出力電位ＶはＶreg に固定される。
ｐ型ＭＯＳトランジスタ２５の入力ＶG2(ON)が“Ｌ”と
なることで、このｐ型ＭＯＳトランジスタ２５はＯＮ状
態になる（ｔ４）。このとき、ｐ型ＭＯＳトランジスタ
２５のオン抵抗Ｒon（ｐ）はｎ型ＭＯＳトランジスタ２
６のオン抵抗Ｒon（ｎ）よりも十分小さく設計されてい
ることから、その出力電位ＶはＶreg に固定される。
【００３０】同様に、ＶG2(OFF) は“Ｌ”であり、ＯＦ
Ｆ側レベルシフト回路のｐ型ＭＯＳトランジスタ２５も
ＯＮ状態であるため、その出力電位ＶはＶreg に固定さ
れている。従って、この後にハイサイド側のＩＧＢＴ１
６がオンすることでＶssの電位が上昇し、ｎ型ＭＯＳト
ランジスタ２６の寄生容量による変位電流が生じたとし
ても、ＯＮ，ＯＦＦ側レベルシフト回路の出力は変動せ
ず、誤動作することがない。
Ｆ側レベルシフト回路のｐ型ＭＯＳトランジスタ２５も
ＯＮ状態であるため、その出力電位ＶはＶreg に固定さ
れている。従って、この後にハイサイド側のＩＧＢＴ１
６がオンすることでＶssの電位が上昇し、ｎ型ＭＯＳト
ランジスタ２６の寄生容量による変位電流が生じたとし
ても、ＯＮ，ＯＦＦ側レベルシフト回路の出力は変動せ
ず、誤動作することがない。
【００３１】次に、ＩＧＢＴ１６が完全にオンして（ｔ
５）、変位電流が消滅した後、ＯＦＦ側のｐ型ＭＯＳト
ランジスタの入力ＶG2(OFF) が“Ｈ”となる（ｔ６）。
このとき、ラッチが反転してからの時間差△ｔ２は、△
ｔ１と比較すると△ｔ２＞△ｔ１の関係にある。
５）、変位電流が消滅した後、ＯＦＦ側のｐ型ＭＯＳト
ランジスタの入力ＶG2(OFF) が“Ｈ”となる（ｔ６）。
このとき、ラッチが反転してからの時間差△ｔ２は、△
ｔ１と比較すると△ｔ２＞△ｔ１の関係にある。
【００３２】次に、ハイサイドドライブ信号が“Ｌ”レ
ベルになると（ｔ７）、エッジパルス回路はハイサイド
ドライブ信号の立ち下がりによりＯＦＦパルスを発生す
る（ｔ８）。このＯＦＦパルスは、ＯＦＦ側レベルシフ
ト回路の高耐圧ｎ型ＭＯＳトランジスタ２６のゲートＶ
G1(OFF) に入力され、このｎ型ＭＯＳトランジスタ２６
は導通状態になる。このとき、ＶG2(OFF) は“Ｈ”でｐ
型ＭＯＳトランジスタ２５はＯＦＦ状態にあるため、そ
の出力電位Ｖは“Ｌ”となり、インバータ出力Ｖout は
“Ｈ”となる。従って、ハイサイドドライバ１５のＯＦ
Ｆ入力端にＯＦＦ信号が入力され、これによりラッチ出
力が反転する。そして、ハイサイドドライバ１５により
ハイサイド側のＩＧＢＴ１６の入力ＶH が“Ｌ”とな
り、ＩＧＢＴ１６がオフされる。
ベルになると（ｔ７）、エッジパルス回路はハイサイド
ドライブ信号の立ち下がりによりＯＦＦパルスを発生す
る（ｔ８）。このＯＦＦパルスは、ＯＦＦ側レベルシフ
ト回路の高耐圧ｎ型ＭＯＳトランジスタ２６のゲートＶ
G1(OFF) に入力され、このｎ型ＭＯＳトランジスタ２６
は導通状態になる。このとき、ＶG2(OFF) は“Ｈ”でｐ
型ＭＯＳトランジスタ２５はＯＦＦ状態にあるため、そ
の出力電位Ｖは“Ｌ”となり、インバータ出力Ｖout は
“Ｈ”となる。従って、ハイサイドドライバ１５のＯＦ
Ｆ入力端にＯＦＦ信号が入力され、これによりラッチ出
力が反転する。そして、ハイサイドドライバ１５により
ハイサイド側のＩＧＢＴ１６の入力ＶH が“Ｌ”とな
り、ＩＧＢＴ１６がオフされる。
【００３３】前記ＯＦＦパルス信号を受けて、再び△ｔ
１後にｐ型ＭＯＳトランジスタ２５の入力ＶG2(OFF) が
“Ｌ”となることで、このＰ型ＭＯＳトランジスタ２５
はＯＮ状態になる（ｔ10）。従って、ＯＮ信号伝達時と
同様に、ＩＧＢＴ１６がオフすることでＶssの電位が下
降し、ｎ型ＭＯＳトランジスタ２６の寄生容量による変
位電流が生じたとしても、ＯＮ，ＯＦＦ側レベルシフト
回路の出力が変動しないため、誤動作することがない。
１後にｐ型ＭＯＳトランジスタ２５の入力ＶG2(OFF) が
“Ｌ”となることで、このＰ型ＭＯＳトランジスタ２５
はＯＮ状態になる（ｔ10）。従って、ＯＮ信号伝達時と
同様に、ＩＧＢＴ１６がオフすることでＶssの電位が下
降し、ｎ型ＭＯＳトランジスタ２６の寄生容量による変
位電流が生じたとしても、ＯＮ，ＯＦＦ側レベルシフト
回路の出力が変動しないため、誤動作することがない。
【００３４】次の（表１）に、この論理関係を示す。
【００３５】
【表１】
【００３６】さらに、このレベルシフト回路の出力部の
インバータ回路には、フィルタ回路としての抵抗２３及
びコンデンサ２４が接続されているために、コンデンサ
２４に電荷が充放電されるまで出力が反転しない。この
とき、フィルタ設定時間をｔ f 、抵抗値をＲf 、容量値
をＣf 、しきい値を印加電圧の１／２とすると次式が成
り立つ。
インバータ回路には、フィルタ回路としての抵抗２３及
びコンデンサ２４が接続されているために、コンデンサ
２４に電荷が充放電されるまで出力が反転しない。この
とき、フィルタ設定時間をｔ f 、抵抗値をＲf 、容量値
をＣf 、しきい値を印加電圧の１／２とすると次式が成
り立つ。
【００３７】ｔf ＝Ｃf ×Ｒf ×ｌｎ（１／２）
従って、擬似パルス幅がこの時間以内であれば、信号が
ハイサイドドライバ１５に伝わることがない。
ハイサイドドライバ１５に伝わることがない。
【００３８】このように本実施形態によれば、レベルシ
フトプルアップ抵抗として用いる第２のｐ型ＭＯＳトラ
ンジスタ２５を、レベルシフト用の第２のｎ型ＭＯＳト
ランジスタ２６がＯＮするときはＯＦＦで、且つフロー
ティング電位Ｖssが変化する際にはＯＮとなるように制
御しているので、信号伝達時はプルアップ抵抗を大きく
でき、また中間電位の変動による変位電流によって生じ
ている間はプルアップ抵抗を小さくできる。
フトプルアップ抵抗として用いる第２のｐ型ＭＯＳトラ
ンジスタ２５を、レベルシフト用の第２のｎ型ＭＯＳト
ランジスタ２６がＯＮするときはＯＦＦで、且つフロー
ティング電位Ｖssが変化する際にはＯＮとなるように制
御しているので、信号伝達時はプルアップ抵抗を大きく
でき、また中間電位の変動による変位電流によって生じ
ている間はプルアップ抵抗を小さくできる。
【００３９】また、ＭＯＳトランジスタ２１，２２から
なるインバータ回路の出力に抵抗２３とコンデンサ２４
からなるフィルタを設置し、設定された時間内のパルス
に対してインバータ出力が応答しないようにできるた
め、変位電流によって生じる擬似パルスが入力されて
も、誤信号がハイサイドドライバ等に伝達するのを未然
に防止することが可能となる。従って、チップ面積や消
費電力の増大を招くことなく誤動作を防止することがで
きる。
なるインバータ回路の出力に抵抗２３とコンデンサ２４
からなるフィルタを設置し、設定された時間内のパルス
に対してインバータ出力が応答しないようにできるた
め、変位電流によって生じる擬似パルスが入力されて
も、誤信号がハイサイドドライバ等に伝達するのを未然
に防止することが可能となる。従って、チップ面積や消
費電力の増大を招くことなく誤動作を防止することがで
きる。
【００４０】なお、図１に示すドライブ回路は、直流−
交流のインバータ装置を構成する基本回路として用いる
ことができる。例えば、図３に示すように、三相の交流
モータ等に対して、図１に示すようなドライブ回路３１
を３つ用意し（３１ａ，３１ｂ，３１ｃ）、各々の位相
を１２０度変えることにより、三相インバータ装置３０
及び三相交流モータ３３が実現されることになる。
交流のインバータ装置を構成する基本回路として用いる
ことができる。例えば、図３に示すように、三相の交流
モータ等に対して、図１に示すようなドライブ回路３１
を３つ用意し（３１ａ，３１ｂ，３１ｃ）、各々の位相
を１２０度変えることにより、三相インバータ装置３０
及び三相交流モータ３３が実現されることになる。
【００４１】（第２の実施形態）図４は、本発明の第２
の実施形態に係わるレベルシフト回路を用いたドライブ
回路を示すブロック図である。なお、図１と同一部分に
は同一符号を付して、その詳しい説明は省略する。
の実施形態に係わるレベルシフト回路を用いたドライブ
回路を示すブロック図である。なお、図１と同一部分に
は同一符号を付して、その詳しい説明は省略する。
【００４２】本実施形態が先に説明した第１の実施形態
と異なる点は、第２のｐ型ＭＯＳトランジスタ２５と並
列に抵抗２８（Ｒ１）を、直列に抵抗２９（Ｒ２）が接
続されている点である。ここで、Ｒ１>>Ｒ２であり、こ
れによりｐ型ＭＯＳトランジスタ２５がオンしていると
きは、プルアップ抵抗値をＲ２に近い値に、またｐ型Ｍ
ＯＳトランジスタ２５がオフしているときには、プルア
ップ抵抗値をＲ１に近い値に設定できる。
と異なる点は、第２のｐ型ＭＯＳトランジスタ２５と並
列に抵抗２８（Ｒ１）を、直列に抵抗２９（Ｒ２）が接
続されている点である。ここで、Ｒ１>>Ｒ２であり、こ
れによりｐ型ＭＯＳトランジスタ２５がオンしていると
きは、プルアップ抵抗値をＲ２に近い値に、またｐ型Ｍ
ＯＳトランジスタ２５がオフしているときには、プルア
ップ抵抗値をＲ１に近い値に設定できる。
【００４３】図５は、本実施形態のレベルシフト回路を
ＳＯＩ基板上に作製した場合の一例を示す。図中の５１
はＳｉ基板、５２は埋め込み酸化膜、５３はＳｉ層であ
り、Ｓｉ層５３に各素子（ｐ型ＭＯＳトランジスタ２
５，ｎ型ＭＯＳトランジスタ２６，抵抗２９等）が形成
されている。
ＳＯＩ基板上に作製した場合の一例を示す。図中の５１
はＳｉ基板、５２は埋め込み酸化膜、５３はＳｉ層であ
り、Ｓｉ層５３に各素子（ｐ型ＭＯＳトランジスタ２
５，ｎ型ＭＯＳトランジスタ２６，抵抗２９等）が形成
されている。
【００４４】この実施形態では高耐圧ｎ型ＭＯＳトラン
ジスタ２６の隣に低耐圧ｐ型ＭＯＳトランジスタ２５が
形成されており、フローティング電位Ｖssが上昇したと
きには、ｐ型ＭＯＳトランジスタ２５のソース側から反
転層を形成するための正孔が変位電流として供給され
る。このため、ドレイン側に一端が接続された抵抗２９
の他端の出力電位Ｖが変動することがなくなる。さら
に、ｎ型ＭＯＳトランジスタ２６のソース側には埋め込
み酸化膜５２まで達するようにｐ型層が拡散されている
ため、ここからも正孔が供給される。
ジスタ２６の隣に低耐圧ｐ型ＭＯＳトランジスタ２５が
形成されており、フローティング電位Ｖssが上昇したと
きには、ｐ型ＭＯＳトランジスタ２５のソース側から反
転層を形成するための正孔が変位電流として供給され
る。このため、ドレイン側に一端が接続された抵抗２９
の他端の出力電位Ｖが変動することがなくなる。さら
に、ｎ型ＭＯＳトランジスタ２６のソース側には埋め込
み酸化膜５２まで達するようにｐ型層が拡散されている
ため、ここからも正孔が供給される。
【００４５】従って、ＳＯＩ基板を用いた場合も、フロ
ーティング電位Ｖssの変動に伴う出力電位Ｖの変動を抑
制することができ、誤動作を未然に防止することが可能
となる。
ーティング電位Ｖssの変動に伴う出力電位Ｖの変動を抑
制することができ、誤動作を未然に防止することが可能
となる。
【００４６】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。
【００４７】
【発明の効果】以上詳述したように本発明によれば、レ
ベルシフトプルアップ抵抗として第２のｐ型ＭＯＳトラ
ンジスタを用い、この第２のｐ型ＭＯＳトランジスタの
入力が、レベルシフト信号伝達時と非伝達時で反転する
よう制御しているので、信号伝達時はプルアップ抵抗を
大きくでき、また中間電位の変動による変位電流によっ
て生じている間はプルアップ抵抗を小さくできる。従っ
て、チップ面積や消費電力の増大を招くことなく誤動作
を防止することができ、各種ドライブ回路に用いるのに
適したレベルシフト回路を実現することが可能となる。
さらに、これを用いて低消費電力で誤動作の少ないイン
バータ装置を実現することが可能となる。
ベルシフトプルアップ抵抗として第２のｐ型ＭＯＳトラ
ンジスタを用い、この第２のｐ型ＭＯＳトランジスタの
入力が、レベルシフト信号伝達時と非伝達時で反転する
よう制御しているので、信号伝達時はプルアップ抵抗を
大きくでき、また中間電位の変動による変位電流によっ
て生じている間はプルアップ抵抗を小さくできる。従っ
て、チップ面積や消費電力の増大を招くことなく誤動作
を防止することができ、各種ドライブ回路に用いるのに
適したレベルシフト回路を実現することが可能となる。
さらに、これを用いて低消費電力で誤動作の少ないイン
バータ装置を実現することが可能となる。
【図１】第１の実施形態に係わるレベルシフト回路を用
いたドライブ回路を示すブロック図。
いたドライブ回路を示すブロック図。
【図２】第１の実施形態の動作を説明するためのタイミ
ングチャート。
ングチャート。
【図３】第１の実施形態のドライブ回路を用いたインバ
ータ装置の回路構成を示す図。
ータ装置の回路構成を示す図。
【図４】第２の実施形態に係わるレベルシフト回路を用
いたドライブ回路を示すブロック図。
いたドライブ回路を示すブロック図。
【図５】第２の実施形態のレベルシフト回路をＳＯＩ基
板上に作製した例を示す素子構造断面図。
板上に作製した例を示す素子構造断面図。
【図６】従来のレベルシフト回路を用いたドライブ回路
を示すブロック図。
を示すブロック図。
【図７】図６の回路の動作を説明するためのタイミング
図。
図。
【図８】図６の回路を半導体基板上に集積した例を示す
素子構造断面図。
素子構造断面図。
１１…電源（Ｖcc）
１２…ブートストラップ用ダイオード（ＢＳＤ）
１３…ブートストラップ用コンデンサ（ＣBS）
１５…ハイサイドドライバ
１６…ハイサイド側ＩＧＢＴ
１７…ローサイドドライバ
１８…ローサイド側ＩＧＢＴ
２１…第１のｐ型ＭＯＳトランジスタ
２２…第１のｎ型ＭＯＳトランジスタ
２３…抵抗（Ｒｆ）
２５…第２のｐ型ＭＯＳトランジスタ
２６…第２のｎ型ＭＯＳトランジスタ
２８…抵抗（Ｒ１）
２９…抵抗（Ｒ２）
３０…インバータ装置
３１ａ〜３１ｃ…ドライブ回路
３３…三相交流モータ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−234118（ＪＰ，Ａ)
特開 平９−200020（ＪＰ，Ａ)
特開 平11−74779（ＪＰ，Ａ)
特開 平３−179814（ＪＰ，Ａ)
特開 平４−51609（ＪＰ，Ａ)
特開 平６−153533（ＪＰ，Ａ)
特開 平９−232929（ＪＰ，Ａ)
特開 平10−174457（ＪＰ，Ａ)
特開 平６−13869（ＪＰ，Ａ)
特表 平11−501500（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
H02M 7/5387
Claims (5)
- 【請求項１】出力をフローティング電位とするブートス
トラップ方式に使用されるレベルシフト回路において、 電源端とフローティング電位端との間に直列接続された
第１のｐ型ＭＯＳトランジスタ及び第１のｎ型ＭＯＳト
ランジスタから構成されるインバータ回路と、このイン
バータ回路の入力端と前記電源端との間に接続された第
２のｐ型ＭＯＳトランジスタと、前記インバータ回路の
入力端と接地端との間に接続された高耐圧の第２のｎ型
ＭＯＳトランジスタとを具備し、 第２のｐ型ＭＯＳトランジスタは、第２のｎ型ＭＯＳト
ランジスタがＯＮするときはＯＦＦで、且つフローティ
ング電位が変化する際にはＯＮとなるように制御される
ことを特徴とするレベルシフト回路。 - 【請求項２】出力をフローティング電位とするブートス
トラップ方式に使用されるレベルシフト回路において、 電源端とフローティング電位端との間に直列接続された
ｐ型ＭＯＳトランジスタ及び第１のｎ型ＭＯＳトランジ
スタから構成されるインバータ回路と、このインバータ
回路の入力端と前記電源端との間に接続されたインピー
ダンス素子と、前記インバータ回路の入力端と接地端と
の間に接続された高耐圧の第２のｎ型ＭＯＳトランジス
タと、第１のｐ型ＭＯＳトランジスタと第１のｎ型ＭＯ
Ｓトランジスタとの間に接続されたフィルタ用抵抗と、
前記インバータ回路の出力端とフローティング電位端と
の間に接続されたフィルタ用コンデンサとを具備してな
ることを特徴とするレベルシフト回路。 - 【請求項３】前記電源端と第２のｎ型ＭＯＳトランジス
タとの間に、第２のｐ型ＭＯＳトランジスタと並列に抵
抗が接続されていることを特徴とする請求項１に記載の
レベルシフト回路。 - 【請求項４】前記各トランジスタは、絶縁膜上に形成さ
れた半導体層に集積形成されることを特徴とする請求項
１又は２に記載のレベルシフト回路。 - 【請求項５】ハイサイドトランジスタを駆動するための
ハイサイドドライバと、ローサイドトランジスタを駆動
するためのローサイドドライバとを有するインバータ装
置であって、 前記ハイサイドドライバに制御信号を入力するための回
路として、請求項１〜４のいずれかに記載のレベルシフ
ト回路を用いたことを特徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09391999A JP3469502B2 (ja) | 1999-03-31 | 1999-03-31 | レベルシフト回路及びインバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09391999A JP3469502B2 (ja) | 1999-03-31 | 1999-03-31 | レベルシフト回路及びインバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000286687A JP2000286687A (ja) | 2000-10-13 |
| JP3469502B2 true JP3469502B2 (ja) | 2003-11-25 |
Family
ID=14095879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09391999A Expired - Fee Related JP3469502B2 (ja) | 1999-03-31 | 1999-03-31 | レベルシフト回路及びインバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469502B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106710546A (zh) * | 2016-12-27 | 2017-05-24 | 武汉华星光电技术有限公司 | 栅极驱动电路及显示装置 |
| CN108809063A (zh) * | 2018-06-15 | 2018-11-13 | 电子科技大学 | 一种全片内集成的驱动自举电路 |
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|---|---|---|---|---|
| KR100384833B1 (ko) * | 2001-06-30 | 2003-05-23 | 주식회사 하이닉스반도체 | 면적 소모가 적은 레벨 쉬프터 |
| KR100762841B1 (ko) * | 2001-09-13 | 2007-10-08 | 매그나칩 반도체 유한회사 | 저전압구동레벨쉬프터 |
| JP3799341B2 (ja) | 2003-07-25 | 2006-07-19 | 株式会社東芝 | ゲート駆動回路及び半導体装置 |
| JP4619812B2 (ja) | 2005-02-16 | 2011-01-26 | 株式会社東芝 | ゲート駆動回路 |
| JP3915815B2 (ja) * | 2005-03-23 | 2007-05-16 | サンケン電気株式会社 | レベルシフト回路および電源装置 |
| JP2008289319A (ja) | 2007-05-21 | 2008-11-27 | Sanken Electric Co Ltd | 放電管電力供給装置及び半導体集積回路 |
| JP5422549B2 (ja) * | 2010-12-22 | 2014-02-19 | 株式会社日立製作所 | レベルシフト回路並びにレベルシフト回路を備えたインバータ装置 |
| US20150162832A1 (en) * | 2013-12-09 | 2015-06-11 | International Rectifier Corporation | Group III-V Voltage Converter with Monolithically Integrated Level Shifter, High Side Driver, and High Side Power Switch |
| WO2021060152A1 (ja) | 2019-09-27 | 2021-04-01 | 株式会社タムラ製作所 | ゲート駆動回路 |
-
1999
- 1999-03-31 JP JP09391999A patent/JP3469502B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106710546A (zh) * | 2016-12-27 | 2017-05-24 | 武汉华星光电技术有限公司 | 栅极驱动电路及显示装置 |
| CN106710546B (zh) * | 2016-12-27 | 2019-05-07 | 武汉华星光电技术有限公司 | 栅极驱动电路及显示装置 |
| CN108809063A (zh) * | 2018-06-15 | 2018-11-13 | 电子科技大学 | 一种全片内集成的驱动自举电路 |
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|---|---|
| JP2000286687A (ja) | 2000-10-13 |
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