JP2978346B2 - 半導体集積回路装置の入力回路 - Google Patents
半導体集積回路装置の入力回路Info
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Description
の入力回路に関し、特に入力電圧が入力回路の電源電圧
より高い入力回路の信頼性を向上するための技術に関す
るものである。
化が進み、微細化されたMOS半導体集積回路装置では
MOSトランジスタを構成するゲート絶縁膜が10nm
から14nm程度と極めて薄い。したがって、ゲート絶
縁膜の絶縁破壊防止やMOSトランジスタが動作中に発
生するホットエレクトロンがゲート絶縁膜に注入されて
絶縁膜中に固定電荷として残留しMOSトランジスタの
しきい電圧が変動することを防止するために、微細化さ
れたMOS半導体集積回路装置に印加される電源電圧V
DD1 は従来の場合よりも低くなっている。一般にMOS
半導体集積回路装置の出力電圧は電源電位V DD1 と接地
電位V SS との電位差に等しい。通常、入力回路に入力さ
れる入力信号の電圧と入力回路を動作させる電源電圧と
は同じ場合が多いが、図5に示すように、異なる電源電
圧(3.3V,5V)で動作する半導体集積回路装置5
0,51の間でデータの送受信を行う場合、例えば半導
体集積回路装置51から半導体集積回路装置50に出力
される二値信号は一般に0V(Lレベル)と5V(Hレ
ベル)程度である。このため、例えば微細化されたMO
S半導体集積回路装置50の電源電圧よりも高い状態で
動作している他の半導体集積回路装置51の出力信号
を、この微細化されたMOS半導体集積回路装置50に
印加する場合、PチャネルMOSトランジスタのゲート
電極に印加できる電圧VGPはVSS≦VGP≦2×V
DD1 で、かつ、NチャネルMOSトランジスタのゲート
電極に印加できる電圧VGNはVSS≦VGN≦VDD1 の範囲
内である必要がある。
路について重要である。即ち、入力回路において十分な
信頼性を得るためには、例えばバックゲート電位をそれ
ぞれ電源電位VDD1 及び接地電位VSSに固定したPチャ
ネルMOSトランジスタ及びNチャネルMOSトランジ
スタで構成したインバータを入力回路として用いる場
合、PチャネルMOSトランジスタのゲート電極に印加
できる電圧VGPは及びNチャネルMOSトランジスタの
ゲート電極に印加できる電圧VGNは、上述の範囲内であ
ることが必要である。
路の回路図である。図6において、Tr 5はPチャネル
MOSトランジスタ、Tr 6はNチャネルMOSトラン
ジスタ、1は電源電位VDD1 が与えられる第1の電位点
である電源、2は接地電位VSSが与えられる第2の電位
点である接地、3はこの入力回路の入力端子、4は入力
回路の出力端子である。
OSトランジスタTr 5の基板は電源1に接続され、そ
のバックゲート電位は電源電位VDD1 に固定されてい
る。NチャネルMOSトランジスタTr 6の基板は接地
され、そのバックゲート電位は接地電位VSSに固定され
ている。PチャネルMOSトランジスタTr 5とNチャ
ネルMOSトランジスタTr 6はCMOSインバータ回
路を構成しているので、このCMOSインバータ回路の
論理しきい電圧をVT とするとき、入力信号端子3に印
加される信号の電圧VINがVT ≦VINのとき、入力回路
の出力端子4には電源1より与えられる電源電位VDD1
が出力される。また、VIN≦VT のとき入力回路の出力
端子4には接地2より与えられる接地電位VSSが出力さ
れる。
0,51において、半導体集積回路装置51の出力VIN
を半導体集積回路装置50に設けられた図6に示す入力
回路で受けた場合のPチャネルMOSトランジスタTr
5とNチャネルMOSトランジスタTr 6のゲート絶縁
膜にかかる電圧を図7を用いて説明する。
いて、入力信号VINがLレベルのときには、Pチャネル
MOSトランジスタTr 5のバックゲート電位がVDD1
であるからPチャネルMOSトランジスタTr 5のゲー
ト絶縁膜にかかる電圧VG はソース電極を基準とすると
−VDD1 になる。そして、入力電圧VINがLレベルから
Hレベルに変化すると、それに伴ってPチャネルMOS
トランジスタTr 5のゲート電圧が上昇し、Hレベルに
なったときには、PチャネルMOSトランジスタTr 5
のゲート絶縁膜に1.7Vの電圧がかかる。
6において、入力信号VINがLレベルの時には、Nチャ
ネルMOSトランジスタTr 6のバックゲート電位がV
SSであるからNチャネルMOSトランジスタTr 6のゲ
ート絶縁膜にかかる電圧はソース電極を基準とすると0
Vになる。そして、入力電圧VINがLレベルからHレベ
ルに変化すると、其に伴ってNチャネルMOSトランジ
スタTr 6のゲート電圧が上昇し、Hレベルになったと
きには、NチャネルMOSトランジスタTr 6のゲート
絶縁膜に図5に示した半導体集積回路装置51の電源電
圧VDD2 (5V)がかかる。従って、NチャネルMOS
トランジスタTr 6のゲート電極には、VDD1 より大き
な電圧が印加され、信頼性上問題がある。
を図8を用いて説明する。図8は半導体基板上に形成さ
れたインバータを示す断面図である。図8において、6
0は半導体基板、61は半導体基板60上に形成された
pウエル、62は半導体基板60上に形成されたnウエ
ル、63はpウエル61上に形成されたp+ 埋め込み領
域、64はpウエル61上に形成されたNチャネルMO
Sトランジスタのソース電極、65はpウエル61上に
形成されたNチャネルMOSトランジスタのドレイン電
極、69はNチャネルMOSトランジスタのゲート電
極、69aはゲート電極69のゲート絶縁膜、66はn
ウエル62上に形成されたPチャネルMOSトランジス
タのドレイン電極、67はnウエル62上に形成された
PチャネルMOSトランジスタのソース電極、68はn
ウエル62上に形成されたn+ 埋め込み領域、70はP
チャネルMOSトランジスタのゲート電極、70aはゲ
ート電極70のゲート絶縁膜である。NチャネルMOS
トランジスタのソース電極64とp+ 埋め込み領域63
とが接地されて接地電位VSSになっており、Nチャネル
MOSトランジスタのバックゲート電位はVSSに固定さ
れている。また、PチャネルMOSトランジスタのソー
ス電極67と埋め込み領域68とが電源1に接続されて
電源電位VDD1 になっており、PチャネルMOSトラン
ジスタのバックゲート電位はVDD1 に固定されている。
NチャネルMOSトランジスタとPチャネルMOSトラ
ンジスタのゲート電極は入力端子3に接続され、Nチャ
ネルMOSトランジスタのドレイン電極65とPチャネ
ルMOSトランジスタのドレイン電極66とが出力端子
4に接続されている。従って、ゲート絶縁膜69a,7
0aにはバックゲート電位と入力端子3の電位との差に
相当する電圧がかかることになる。
装置の入力回路は以上のように構成されているので、図
5に示すように入力信号VINの電圧が半導体集積回路装
置50の電源電圧VDD1より高い場合に、NチャネルM
OSトランジスタTr 6のゲート絶縁膜に過大な電圧が
印加されて、絶縁膜の破壊やMOSFETの動作寿命短
縮といった動作信頼性上問題が発生した。
集積回路装置の入力回路は、第1の電源電圧が印加され
る一方電流電極、出力端子に接続された他方電流電極お
よび入力端子に接続された制御電極を有する第1導電型
の第1の絶縁ゲート型トランジスタと、制御電極、第2
の電源電圧が印加される一方電流電極および前記出力端
子に接続された他方電流電極を有する第2導電型の第2
の絶縁ゲート型トランジスタと、前記第1の電源電圧が
印加される一方電流電極、前記第2の絶縁ゲート型トラ
ンジスタの前記制御電極に接続された制御電極および前
記第2の絶縁ゲート型トランジスタの前記制御電極に接
続された他方電流電極を有し、バックゲート電圧に前記
第1の電源電圧を用いる第1導電型の第1の電界効果ト
ランジスタと、前記第1の電源電圧が印加される制御電
極、前記入力端子に接続された一方電流電極および前記
第2の絶縁ゲート型トランジスタの前記制御電極に接続
された他方電流電極を有し、バックゲート電圧に前記第
2の電源電圧を用いる第2導電型の第2の電界効果トラ
ンジスタとを備え、前記第1の絶縁ゲート型トランジス
タ、前記第2の絶縁ゲート型トランジスタ、前記第1の
電界効果トランジスタおよび前記第2の電界効果トラン
ジスタは、一の半導体基板上に形成され、前記半導体基
板は、互いに分離された第2導電型の第1,第2のウェ
ルを有し、前記第1の絶縁ゲート型トランジスタは前記
第1のウェルに形成され、前記第1の電界効果トランジ
スタは前記第2のウェルに形成される。
タは、制御電極を第1の電源電圧に固定しているので、
第2の電界効果トランジスタのしきい電圧によって入力
端子の電圧をシフトしてその他方電流電極より出力する
ことができる。加えて、第2のウェルと、前記第1の電
界効果トランジスタの他方電流電極とで、ダイオードが
構成される。
する。図1はこの発明の一実施例による半導体集積回路
装置の入力回路の構成を示す回路図である。図1におい
て、1は電源、2は接地、3は入力回路の入力端子、4
は入力回路の出力端子、T r 1,Tr 3はPチャネルM
OSトランジスタ、Tr 2,Tr 4はNチャネルMOS
トランジスタである。
r 3の基板は電源電位VDD1 に接続されている。Nチャ
ネルMOSトランジスタTr 2,Tr 4の基板は接地電
位2に接続されている。NチャネルMOSトランジスタ
Tr 4のゲート電極は電源電位VDD1 に接続され、ソー
ス電極は入力回路の入力端子3、ドレイン電極はPチャ
ネルMOSトランジスタTr 3のゲート電極とドレイン
電極に接続されている。PチャネルMOSトランジスタ
Tr 3のソース電極は電源電位VDD1 に接続され、ゲー
ト電極とドレイン電極はNチャネルMOSトランジスタ
Tr 2のゲート電極に接続されている。PチャネルMO
SトランジスタTr 1のゲート電極は入力回路の入力端
子3に接続され、ソース電極は電源電位VDD1 に、ドレ
イン電極は入力回路の出力端子4に接続されている。N
チャネルMOSトランジスタTr2のゲート電極はPチ
ャネルMOSトランジスタTr 3のゲート電極とドレイ
ン電極に接続され、ソース電極は接地電位VSSに、ドレ
イン電極は入力回路の出力端子4に接続されている。
位VSSを基準とした電源電位VDD1の電圧をVDD1 とす
る。入力回路の入力端子3にVINで示される入力信号を
印加した場合を図2を用いて説明する。
数1の関係を満たす場合のPチャネルMOSトランジス
タTr 1,NチャネルMOSトランジスタTr 2のゲー
ト絶縁膜にかかる電圧VG について説明する。
ネルMOSトランジスタTr 4の基板電位VBSがVBS=
−VINの場合のしきい電圧である。
Tr 4は導通状態になっているので、NチャネルMOS
トランジスタTr 2のゲート電圧は、0Vまたは0Vに
極めて近い電圧になる。したがって、NチャネルMOS
トランジスタTr 2は遮断状態になっている。Pチャネ
ルMOSトランジスタTr 1のゲート電極には入力回路
の入力端子3が接続されているので、PチャネルMOS
トランジスタTr 1のゲート電極とソース電極間に印加
される電圧はVIN−VDD1 である。このため、Pチャネ
ルMOSトランジスタTr 1は強い導通状態になってい
る。したがって、入力回路の出力端子4はVDD1 または
VDD1 に極めて近い電圧になる。
VINが数2の関係を満たす場合のゲート絶縁膜にかかる
電圧VG について説明する。
ネルMOSトランジスタTr 4の基板電位VBSがVBS=
−VINの場合のしきい電圧である。
Tr 4は遮断状態になっているので、NチャネルMOS
トランジスタTr 2のゲート電圧は、VDD1 +VTP(V
BS=0)(VTP(VBS=0)は、PチャネルMOSトラ
ンジスタTr 3の基板電位VBSがVBS=0の場合のしき
い電圧)になる。したがって、NチャネルMOSトラン
ジスタTr 2は強い導通状態になっている。Pチャネル
MOSトランジスタTr 1のゲート電極には入力回路の
入力端子3が接続されているので、PチャネルMOSト
ランジスタTr 1のゲート電極とソース電極間に印加さ
れる電圧はVIN−VDD1 である。このため、Pチャネル
MOSトランジスタTr 1は遮断状態または弱い導通状
態になっている。したがって、入力回路の出力端子4は
0Vまたは0Vに極めて近い電圧になる。
VINが数3の関係を満たす場合のゲート絶縁膜にかかる
電圧について説明する。
Tr 4は遮断状態になっているので、NチャネルMOS
トランジスタT r 2のゲート電圧は、VDD1 +VTPにな
る。ただし、このときNチャネルMOSトランジスタT
r 4のドレイン・ソース間には上記の場合と逆の電圧が
かかっている。
VINが数4の関係を満たす場合のゲート絶縁膜にかかる
電圧VG について説明する。
Tr 4は導通状態になっているので、NチャネルMOS
トランジスタTr 2のゲート電圧は、入力電圧VINから
NチャネルMOSトランジスタTr 4のしきい電圧VTN
を差し引いた電圧になる。従ってNチャネルMOSトラ
ンジスタTr 2は導通状態になる。
r 3の基板は電源電位VDD1 (電圧VDD1 )に接続され
ているのでPチャネルMOSトランジスタTr 1,Tr
3のゲート電極に印加できる電圧はVSS≦VGP≦2×V
DD1 である。NチャネルMOSトランジスタTr 2,T
r 4の基板は接地電位VSS(電圧VSS)に接続されてい
るのでNチャネルMOSトランジスタTr 2,Tr 4の
ゲート電極に印加できる電圧はVSS≦VGN≦VDD1 であ
る。したがって、VINはPチャネルMOSトランジスタ
Tr 1のゲート電極に直接印加されるのでVSS≦VIN≦
2×VDD1 であるならばPチャネルMOSトランジスタ
Tr 1のゲート絶縁膜の信頼性を損なうことがない。N
チャネルMOSトランジスタTr 4のゲート絶縁膜に関
しては、ゲート絶縁膜間にVDD1 −VINの電圧が印加さ
れるのはNチャネルMOSトランジスタTr 4が導通状
態になった場合であるので、このとき入力信号はVIN≦
VDD1 −VTN(VBS=−VIN)の条件を満足しており、
ゲート絶縁膜間に印加される電圧はたかだかVDD1 であ
るため、NチャネルMOSトランジスタTr 4のゲート
絶縁膜の信頼性を損なうことがない。
電位VSSよりも高い場合について説明したが、電源電位
VDD1 が接地電位VSSよりも低い場合にも適用でき、こ
の場合には図1においてPチャネルMOSトランジスタ
とNチャネルMOSトランジスタを入れ換えた構成にな
る。
路の構造を図3及び図4を用いて説明する。図3は半導
体基板上に形成されたインバータを示す断面図である。
図3において、10は半導体基板、11、13は半導体
基板10上に形成されたnウエル、12は半導体基板1
0上のnウエル11,13の間に形成されたpウエル、
14はnウエル11上に形成されたn+ 埋め込み領域、
15はnウエル11上に形成されたPチャネルMOSト
ランジスタのソース電極、16はnウエル11上に形成
されたPチャネルMOSトランジスタのドレイン電極、
17,21はpウエル12上に形成されたNチャネルM
OSトランジスタのドレイン電極、18,20はpウエ
ル12上に形成されたNチャネルMOSトランジスタの
ソース電極、19はpウエル12上に形成されたp+ 埋
め込み領域、22,25はnウエル13上に形成された
n+ 埋め込み領域、23はnウエル13上に形成された
PチャネルMOSトランジスタのドレイン電極、24は
nウエル13上に形成されたPチャネルMOSトランジ
スタのソース電極、27,28はNチャネルMOSトラ
ンジスタのゲート電極、27a,28aはゲート電極2
7,28のゲート絶縁膜、26,29はPチャネルMO
Sトランジスタのゲート電極、26a,29aはゲート
電極26,29のゲート絶縁膜である。
OSトランジスタは図1におけるPチャネルMOSトラ
ンジスタTr 1に対応し、nウエル13上に形成された
PチャネルMOSトランジスタは図1におけるPチャネ
ルMOSトランジスタTr 3に対応し、ゲート電極27
を有するNチャネルMOSトランジスタは図1における
NチャネルMOSトランジスタTr 2に対応し、ゲート
電極28を有するNチャネルMOSトランジスタは図1
におけるNチャネルMOSトランジスタTr 4に対応し
ている。ソース電極18とp+ 埋め込み領域19とが接
地されて接地電位VSSになっており、NチャネルMOS
トランジスタのバックゲート電位はVSSに固定されてい
る。また、nウエル11,13上に形成されたPチャネ
ルMOSトランジスタのソース電極15,24と埋め込
み領域14,25とが電源1に接続されて電源電位V
DD1 になっており、PチャネルMOSトランジスタのバ
ックゲート電位はVDD1 に固定されている。
MOSトランジスタとゲート電極29を有するPチャネ
ルMOSトランジスタのゲート電極27,29、ドレイ
ン電極23及びドレイン電極21が互いに接続されてい
る。nウエル11上のPチャネルMOSトランジスタの
ドレイン電極16及びドレイン電極17とが出力端子4
に接続されている。そして、ゲート電極26,27を有
するトランジスタでインバータを構成している。ゲート
電極28は電源電位VDD1 に固定されており、そのソー
ス電極20は入力端子3及びゲート電極26に接続され
ている。
より高くなり、ゲート電極28を有するトランジスタの
しきい電圧VTNと電源電位VDD1 との和の値を超えたと
き、ドレイン電極23からnウエル13へ電流注入が起
こる。従って、nウエル11,13を分離することによ
ってnウエル11の電位が変動してラッチアップ現象を
引き起こすのを防止することができる。
電位VSSよりも高い場合について説明したが、この発明
に係る入力回路は電源電位VDD1 が接地電位VSSよりも
低い場合にも適用でき、この場合には図2において、P
チャネルMOSトランジスタとNチャネルMOSトラン
ジスタを入れ換えた構成になる。
積回路装置の入力回路によれば、第2の電界効果トラン
ジスタによって、第2の絶縁ゲート型トランジスタの制
御電極にかかる電圧を変えることができ、第2の絶縁ゲ
ート型トランジスタの制御電極の絶縁膜の破壊や第2の
絶縁ゲート型トランジスタの寿命短縮を防止して半導体
集積回路装置の入力回路の動作信頼性を向上することが
できるという効果がある。しかも、第2のウェルと、第
1の電界効果トランジスタの他方電流電極とで構成され
るダイオードが、第2の絶縁ゲート型トランジスタの制
御電極の電圧上昇を抑える働きをするので、すなわち、
入力端子の電位が第1の電源電位に第2の電界効果トラ
ンジスタのしきい電圧を加えた値を超えて第2の電界効
果トランジスタから第1の電界効果トランジスタの側に
電流注入が起きても、その電流は前記ダイオードを介し
て第1の電源電圧の側へ効果的に引き抜かれるので、本
発明の入力回路の安全性が保たれる。更に、第1の電界
効果トランジスタと第1の絶縁ゲート型トランジスタは
同じ導電型でありながらそれらが作り込まれる第2導電
型の第1,第2のウェルは互いに分離されているので、
前記ダイオードを介する電流引き抜きがあっても、第1
の絶縁ゲート型トランジスタはその影響を受けず、ラッ
チアップ現象は起こり難くなる。
置の入力回路の構成を示す回路図である。
入力電圧とゲート絶縁膜にかかる電圧との関係を示す図
である。
路の構成を示す断面図である。
路の構成を示す断面図である。
である。
示す回路図である。
入力電圧とゲート絶縁膜にかかる電圧との関係を示す図
である。
路の構成を示す断面図である。
タ Tr 1,Tr 3,Tr 5 PチャネルMOSトランジス
タ
Claims (1)
- 【請求項1】 第1の電源電圧が印加される一方電流電
極、出力端子に接続された他方電流電極および入力端子
に接続された制御電極を有する第1導電型の第1の絶縁
ゲート型トランジスタと、 制御電極、第2の電源電圧が印加される一方電流電極お
よび前記出力端子に接続された他方電流電極を有する第
2導電型の第2の絶縁ゲート型トランジスタと、 前記第1の電源電圧が印加される一方電流電極、前記第
2の絶縁ゲート型トランジスタの前記制御電極に接続さ
れた制御電極および前記第2の絶縁ゲート型トランジス
タの前記制御電極に接続された他方電流電極を有し、バ
ックゲート電圧に前記第1の電源電圧を用いる第1導電
型の第1の電界効果トランジスタと、 前記第1の電源電圧が印加される制御電極、前記入力端
子に接続された一方電流電極および前記第2の絶縁ゲー
ト型トランジスタの前記制御電極に接続された他方電流
電極を有し、バックゲート電圧に前記第2の電源電圧を
用いる第2導電型の第2の電界効果トランジスタとを備
え、 前記第1の絶縁ゲート型トランジスタ、前記第2の絶縁
ゲート型トランジスタ、前記第1の電界効果トランジス
タおよび前記第2の電界効果トランジスタは、一の半導
体基板上に形成され、 前記半導体基板は、互いに分離された第2導電型の第
1,第2のウェルを有し、 前記第1の絶縁ゲート型トランジスタは前記第1のウェ
ルに形成され、 前記第1の電界効果トランジスタは前記第2のウェルに
形成される 半導体集積回路の入力回路。
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