JP2978346B2 - 半導体集積回路装置の入力回路 - Google Patents
半導体集積回路装置の入力回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の入力回路に関し、特に入力電圧が入力回路の電源電圧
より高い入力回路の信頼性を向上するための技術に関す
るものである。
の入力回路に関し、特に入力電圧が入力回路の電源電圧
より高い入力回路の信頼性を向上するための技術に関す
るものである。
【０００２】
【従来の技術】近年、ＭＯＳ半導体集積回路装置の微細
化が進み、微細化されたＭＯＳ半導体集積回路装置では
ＭＯＳトランジスタを構成するゲート絶縁膜が１０ｎｍ
から１４ｎｍ程度と極めて薄い。したがって、ゲート絶
縁膜の絶縁破壊防止やＭＯＳトランジスタが動作中に発
生するホットエレクトロンがゲート絶縁膜に注入されて
絶縁膜中に固定電荷として残留しＭＯＳトランジスタの
しきい電圧が変動することを防止するために、微細化さ
れたＭＯＳ半導体集積回路装置に印加される電源電圧Ｖ
DD1 は従来の場合よりも低くなっている。一般にＭＯＳ
半導体集積回路装置の出力電圧は電源電位Ｖ DD1 と接地
電位Ｖ SS との電位差に等しい。通常、入力回路に入力さ
れる入力信号の電圧と入力回路を動作させる電源電圧と
は同じ場合が多いが、図５に示すように、異なる電源電
圧（３．３Ｖ，５Ｖ）で動作する半導体集積回路装置５
０，５１の間でデータの送受信を行う場合、例えば半導
体集積回路装置５１から半導体集積回路装置５０に出力
される二値信号は一般に０Ｖ（Ｌレベル）と５Ｖ（Ｈレ
ベル）程度である。このため、例えば微細化されたＭＯ
Ｓ半導体集積回路装置５０の電源電圧よりも高い状態で
動作している他の半導体集積回路装置５１の出力信号
を、この微細化されたＭＯＳ半導体集積回路装置５０に
印加する場合、ＰチャネルＭＯＳトランジスタのゲート
電極に印加できる電圧ＶGPはＶSS≦ＶGP≦２×Ｖ
DD1 で、かつ、ＮチャネルＭＯＳトランジスタのゲート
電極に印加できる電圧ＶGNはＶSS≦ＶGN≦ＶDD1 の範囲
内である必要がある。
化が進み、微細化されたＭＯＳ半導体集積回路装置では
ＭＯＳトランジスタを構成するゲート絶縁膜が１０ｎｍ
から１４ｎｍ程度と極めて薄い。したがって、ゲート絶
縁膜の絶縁破壊防止やＭＯＳトランジスタが動作中に発
生するホットエレクトロンがゲート絶縁膜に注入されて
絶縁膜中に固定電荷として残留しＭＯＳトランジスタの
しきい電圧が変動することを防止するために、微細化さ
れたＭＯＳ半導体集積回路装置に印加される電源電圧Ｖ
DD1 は従来の場合よりも低くなっている。一般にＭＯＳ
半導体集積回路装置の出力電圧は電源電位Ｖ DD1 と接地
電位Ｖ SS との電位差に等しい。通常、入力回路に入力さ
れる入力信号の電圧と入力回路を動作させる電源電圧と
は同じ場合が多いが、図５に示すように、異なる電源電
圧（３．３Ｖ，５Ｖ）で動作する半導体集積回路装置５
０，５１の間でデータの送受信を行う場合、例えば半導
体集積回路装置５１から半導体集積回路装置５０に出力
される二値信号は一般に０Ｖ（Ｌレベル）と５Ｖ（Ｈレ
ベル）程度である。このため、例えば微細化されたＭＯ
Ｓ半導体集積回路装置５０の電源電圧よりも高い状態で
動作している他の半導体集積回路装置５１の出力信号
を、この微細化されたＭＯＳ半導体集積回路装置５０に
印加する場合、ＰチャネルＭＯＳトランジスタのゲート
電極に印加できる電圧ＶGPはＶSS≦ＶGP≦２×Ｖ
DD1 で、かつ、ＮチャネルＭＯＳトランジスタのゲート
電極に印加できる電圧ＶGNはＶSS≦ＶGN≦ＶDD1 の範囲
内である必要がある。
【０００３】このことは、半導体集積回路装置の入力回
路について重要である。即ち、入力回路において十分な
信頼性を得るためには、例えばバックゲート電位をそれ
ぞれ電源電位ＶDD1 及び接地電位ＶSSに固定したＰチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタで構成したインバータを入力回路として用いる場
合、ＰチャネルＭＯＳトランジスタのゲート電極に印加
できる電圧ＶGPは及びＮチャネルＭＯＳトランジスタの
ゲート電極に印加できる電圧ＶGNは、上述の範囲内であ
ることが必要である。
路について重要である。即ち、入力回路において十分な
信頼性を得るためには、例えばバックゲート電位をそれ
ぞれ電源電位ＶDD1 及び接地電位ＶSSに固定したＰチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタで構成したインバータを入力回路として用いる場
合、ＰチャネルＭＯＳトランジスタのゲート電極に印加
できる電圧ＶGPは及びＮチャネルＭＯＳトランジスタの
ゲート電極に印加できる電圧ＶGNは、上述の範囲内であ
ることが必要である。
【０００４】図６は従来の半導体集積回路装置の入力回
路の回路図である。図６において、Ｔr ５はＰチャネル
ＭＯＳトランジスタ、Ｔr ６はＮチャネルＭＯＳトラン
ジスタ、１は電源電位ＶDD1 が与えられる第１の電位点
である電源、２は接地電位ＶSSが与えられる第２の電位
点である接地、３はこの入力回路の入力端子、４は入力
回路の出力端子である。
路の回路図である。図６において、Ｔr ５はＰチャネル
ＭＯＳトランジスタ、Ｔr ６はＮチャネルＭＯＳトラン
ジスタ、１は電源電位ＶDD1 が与えられる第１の電位点
である電源、２は接地電位ＶSSが与えられる第２の電位
点である接地、３はこの入力回路の入力端子、４は入力
回路の出力端子である。
【０００５】次に動作について説明する。ＰチャネルＭ
ＯＳトランジスタＴr ５の基板は電源１に接続され、そ
のバックゲート電位は電源電位ＶDD1 に固定されてい
る。ＮチャネルＭＯＳトランジスタＴr ６の基板は接地
され、そのバックゲート電位は接地電位ＶSSに固定され
ている。ＰチャネルＭＯＳトランジスタＴr ５とＮチャ
ネルＭＯＳトランジスタＴr ６はＣＭＯＳインバータ回
路を構成しているので、このＣＭＯＳインバータ回路の
論理しきい電圧をＶT とするとき、入力信号端子３に印
加される信号の電圧ＶINがＶT ≦ＶINのとき、入力回路
の出力端子４には電源１より与えられる電源電位ＶDD1
が出力される。また、ＶIN≦ＶT のとき入力回路の出力
端子４には接地２より与えられる接地電位ＶSSが出力さ
れる。
ＯＳトランジスタＴr ５の基板は電源１に接続され、そ
のバックゲート電位は電源電位ＶDD1 に固定されてい
る。ＮチャネルＭＯＳトランジスタＴr ６の基板は接地
され、そのバックゲート電位は接地電位ＶSSに固定され
ている。ＰチャネルＭＯＳトランジスタＴr ５とＮチャ
ネルＭＯＳトランジスタＴr ６はＣＭＯＳインバータ回
路を構成しているので、このＣＭＯＳインバータ回路の
論理しきい電圧をＶT とするとき、入力信号端子３に印
加される信号の電圧ＶINがＶT ≦ＶINのとき、入力回路
の出力端子４には電源１より与えられる電源電位ＶDD1
が出力される。また、ＶIN≦ＶT のとき入力回路の出力
端子４には接地２より与えられる接地電位ＶSSが出力さ
れる。
【０００６】次に、図５に示した半導体集積回路装置５
０，５１において、半導体集積回路装置５１の出力ＶIN
を半導体集積回路装置５０に設けられた図６に示す入力
回路で受けた場合のＰチャネルＭＯＳトランジスタＴr
５とＮチャネルＭＯＳトランジスタＴr ６のゲート絶縁
膜にかかる電圧を図７を用いて説明する。
０，５１において、半導体集積回路装置５１の出力ＶIN
を半導体集積回路装置５０に設けられた図６に示す入力
回路で受けた場合のＰチャネルＭＯＳトランジスタＴr
５とＮチャネルＭＯＳトランジスタＴr ６のゲート絶縁
膜にかかる電圧を図７を用いて説明する。
【０００７】ＰチャネルＭＯＳトランジスタＴr ５にお
いて、入力信号ＶINがＬレベルのときには、Ｐチャネル
ＭＯＳトランジスタＴr ５のバックゲート電位がＶDD1
であるからＰチャネルＭＯＳトランジスタＴr ５のゲー
ト絶縁膜にかかる電圧ＶG はソース電極を基準とすると
−ＶDD1 になる。そして、入力電圧ＶINがＬレベルから
Ｈレベルに変化すると、それに伴ってＰチャネルＭＯＳ
トランジスタＴr ５のゲート電圧が上昇し、Ｈレベルに
なったときには、ＰチャネルＭＯＳトランジスタＴr ５
のゲート絶縁膜に１．７Ｖの電圧がかかる。
いて、入力信号ＶINがＬレベルのときには、Ｐチャネル
ＭＯＳトランジスタＴr ５のバックゲート電位がＶDD1
であるからＰチャネルＭＯＳトランジスタＴr ５のゲー
ト絶縁膜にかかる電圧ＶG はソース電極を基準とすると
−ＶDD1 になる。そして、入力電圧ＶINがＬレベルから
Ｈレベルに変化すると、それに伴ってＰチャネルＭＯＳ
トランジスタＴr ５のゲート電圧が上昇し、Ｈレベルに
なったときには、ＰチャネルＭＯＳトランジスタＴr ５
のゲート絶縁膜に１．７Ｖの電圧がかかる。
【０００８】次に、ＮチャネルＭＯＳトランジスタＴr
６において、入力信号ＶINがＬレベルの時には、Ｎチャ
ネルＭＯＳトランジスタＴr ６のバックゲート電位がＶ
SSであるからＮチャネルＭＯＳトランジスタＴr ６のゲ
ート絶縁膜にかかる電圧はソース電極を基準とすると０
Ｖになる。そして、入力電圧ＶINがＬレベルからＨレベ
ルに変化すると、其に伴ってＮチャネルＭＯＳトランジ
スタＴr ６のゲート電圧が上昇し、Ｈレベルになったと
きには、ＮチャネルＭＯＳトランジスタＴr ６のゲート
絶縁膜に図５に示した半導体集積回路装置５１の電源電
圧ＶDD2 （５Ｖ）がかかる。従って、ＮチャネルＭＯＳ
トランジスタＴr ６のゲート電極には、ＶDD1 より大き
な電圧が印加され、信頼性上問題がある。
６において、入力信号ＶINがＬレベルの時には、Ｎチャ
ネルＭＯＳトランジスタＴr ６のバックゲート電位がＶ
SSであるからＮチャネルＭＯＳトランジスタＴr ６のゲ
ート絶縁膜にかかる電圧はソース電極を基準とすると０
Ｖになる。そして、入力電圧ＶINがＬレベルからＨレベ
ルに変化すると、其に伴ってＮチャネルＭＯＳトランジ
スタＴr ６のゲート電圧が上昇し、Ｈレベルになったと
きには、ＮチャネルＭＯＳトランジスタＴr ６のゲート
絶縁膜に図５に示した半導体集積回路装置５１の電源電
圧ＶDD2 （５Ｖ）がかかる。従って、ＮチャネルＭＯＳ
トランジスタＴr ６のゲート電極には、ＶDD1 より大き
な電圧が印加され、信頼性上問題がある。
【０００９】ここで、ゲート電極と半導体基板との関係
を図８を用いて説明する。図８は半導体基板上に形成さ
れたインバータを示す断面図である。図８において、６
０は半導体基板、６１は半導体基板６０上に形成された
ｐウエル、６２は半導体基板６０上に形成されたｎウエ
ル、６３はｐウエル６１上に形成されたｐ+ 埋め込み領
域、６４はｐウエル６１上に形成されたＮチャネルＭＯ
Ｓトランジスタのソース電極、６５はｐウエル６１上に
形成されたＮチャネルＭＯＳトランジスタのドレイン電
極、６９はＮチャネルＭＯＳトランジスタのゲート電
極、６９ａはゲート電極６９のゲート絶縁膜、６６はｎ
ウエル６２上に形成されたＰチャネルＭＯＳトランジス
タのドレイン電極、６７はｎウエル６２上に形成された
ＰチャネルＭＯＳトランジスタのソース電極、６８はｎ
ウエル６２上に形成されたｎ+ 埋め込み領域、７０はＰ
チャネルＭＯＳトランジスタのゲート電極、７０ａはゲ
ート電極７０のゲート絶縁膜である。ＮチャネルＭＯＳ
トランジスタのソース電極６４とｐ+ 埋め込み領域６３
とが接地されて接地電位ＶSSになっており、Ｎチャネル
ＭＯＳトランジスタのバックゲート電位はＶSSに固定さ
れている。また、ＰチャネルＭＯＳトランジスタのソー
ス電極６７と埋め込み領域６８とが電源１に接続されて
電源電位ＶDD1 になっており、ＰチャネルＭＯＳトラン
ジスタのバックゲート電位はＶDD1 に固定されている。
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタのゲート電極は入力端子３に接続され、Ｎチャ
ネルＭＯＳトランジスタのドレイン電極６５とＰチャネ
ルＭＯＳトランジスタのドレイン電極６６とが出力端子
４に接続されている。従って、ゲート絶縁膜６９ａ，７
０ａにはバックゲート電位と入力端子３の電位との差に
相当する電圧がかかることになる。
を図８を用いて説明する。図８は半導体基板上に形成さ
れたインバータを示す断面図である。図８において、６
０は半導体基板、６１は半導体基板６０上に形成された
ｐウエル、６２は半導体基板６０上に形成されたｎウエ
ル、６３はｐウエル６１上に形成されたｐ+ 埋め込み領
域、６４はｐウエル６１上に形成されたＮチャネルＭＯ
Ｓトランジスタのソース電極、６５はｐウエル６１上に
形成されたＮチャネルＭＯＳトランジスタのドレイン電
極、６９はＮチャネルＭＯＳトランジスタのゲート電
極、６９ａはゲート電極６９のゲート絶縁膜、６６はｎ
ウエル６２上に形成されたＰチャネルＭＯＳトランジス
タのドレイン電極、６７はｎウエル６２上に形成された
ＰチャネルＭＯＳトランジスタのソース電極、６８はｎ
ウエル６２上に形成されたｎ+ 埋め込み領域、７０はＰ
チャネルＭＯＳトランジスタのゲート電極、７０ａはゲ
ート電極７０のゲート絶縁膜である。ＮチャネルＭＯＳ
トランジスタのソース電極６４とｐ+ 埋め込み領域６３
とが接地されて接地電位ＶSSになっており、Ｎチャネル
ＭＯＳトランジスタのバックゲート電位はＶSSに固定さ
れている。また、ＰチャネルＭＯＳトランジスタのソー
ス電極６７と埋め込み領域６８とが電源１に接続されて
電源電位ＶDD1 になっており、ＰチャネルＭＯＳトラン
ジスタのバックゲート電位はＶDD1 に固定されている。
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトラ
ンジスタのゲート電極は入力端子３に接続され、Ｎチャ
ネルＭＯＳトランジスタのドレイン電極６５とＰチャネ
ルＭＯＳトランジスタのドレイン電極６６とが出力端子
４に接続されている。従って、ゲート絶縁膜６９ａ，７
０ａにはバックゲート電位と入力端子３の電位との差に
相当する電圧がかかることになる。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
装置の入力回路は以上のように構成されているので、図
５に示すように入力信号ＶINの電圧が半導体集積回路装
置５０の電源電圧ＶDD1より高い場合に、ＮチャネルＭ
ＯＳトランジスタＴr ６のゲート絶縁膜に過大な電圧が
印加されて、絶縁膜の破壊やＭＯＳＦＥＴの動作寿命短
縮といった動作信頼性上問題が発生した。
装置の入力回路は以上のように構成されているので、図
５に示すように入力信号ＶINの電圧が半導体集積回路装
置５０の電源電圧ＶDD1より高い場合に、ＮチャネルＭ
ＯＳトランジスタＴr ６のゲート絶縁膜に過大な電圧が
印加されて、絶縁膜の破壊やＭＯＳＦＥＴの動作寿命短
縮といった動作信頼性上問題が発生した。
【００１１】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置の入力回路は、第１の電源電圧が印加され
る一方電流電極、出力端子に接続された他方電流電極お
よび入力端子に接続された制御電極を有する第１導電型
の第１の絶縁ゲート型トランジスタと、制御電極、第２
の電源電圧が印加される一方電流電極および前記出力端
子に接続された他方電流電極を有する第２導電型の第２
の絶縁ゲート型トランジスタと、前記第１の電源電圧が
印加される一方電流電極、前記第２の絶縁ゲート型トラ
ンジスタの前記制御電極に接続された制御電極および前
記第２の絶縁ゲート型トランジスタの前記制御電極に接
続された他方電流電極を有し、バックゲート電圧に前記
第１の電源電圧を用いる第１導電型の第１の電界効果ト
ランジスタと、前記第１の電源電圧が印加される制御電
極、前記入力端子に接続された一方電流電極および前記
第２の絶縁ゲート型トランジスタの前記制御電極に接続
された他方電流電極を有し、バックゲート電圧に前記第
２の電源電圧を用いる第２導電型の第２の電界効果トラ
ンジスタとを備え、前記第１の絶縁ゲート型トランジス
タ、前記第２の絶縁ゲート型トランジスタ、前記第１の
電界効果トランジスタおよび前記第２の電界効果トラン
ジスタは、一の半導体基板上に形成され、前記半導体基
板は、互いに分離された第２導電型の第１，第２のウェ
ルを有し、前記第１の絶縁ゲート型トランジスタは前記
第１のウェルに形成され、前記第１の電界効果トランジ
スタは前記第２のウェルに形成される。
集積回路装置の入力回路は、第１の電源電圧が印加され
る一方電流電極、出力端子に接続された他方電流電極お
よび入力端子に接続された制御電極を有する第１導電型
の第１の絶縁ゲート型トランジスタと、制御電極、第２
の電源電圧が印加される一方電流電極および前記出力端
子に接続された他方電流電極を有する第２導電型の第２
の絶縁ゲート型トランジスタと、前記第１の電源電圧が
印加される一方電流電極、前記第２の絶縁ゲート型トラ
ンジスタの前記制御電極に接続された制御電極および前
記第２の絶縁ゲート型トランジスタの前記制御電極に接
続された他方電流電極を有し、バックゲート電圧に前記
第１の電源電圧を用いる第１導電型の第１の電界効果ト
ランジスタと、前記第１の電源電圧が印加される制御電
極、前記入力端子に接続された一方電流電極および前記
第２の絶縁ゲート型トランジスタの前記制御電極に接続
された他方電流電極を有し、バックゲート電圧に前記第
２の電源電圧を用いる第２導電型の第２の電界効果トラ
ンジスタとを備え、前記第１の絶縁ゲート型トランジス
タ、前記第２の絶縁ゲート型トランジスタ、前記第１の
電界効果トランジスタおよび前記第２の電界効果トラン
ジスタは、一の半導体基板上に形成され、前記半導体基
板は、互いに分離された第２導電型の第１，第２のウェ
ルを有し、前記第１の絶縁ゲート型トランジスタは前記
第１のウェルに形成され、前記第１の電界効果トランジ
スタは前記第２のウェルに形成される。
【００１２】
【００１３】
【００１４】
【００１５】
【作用】第１の発明における第２の電界効果トランジス
タは、制御電極を第１の電源電圧に固定しているので、
第２の電界効果トランジスタのしきい電圧によって入力
端子の電圧をシフトしてその他方電流電極より出力する
ことができる。加えて、第２のウェルと、前記第１の電
界効果トランジスタの他方電流電極とで、ダイオードが
構成される。
タは、制御電極を第１の電源電圧に固定しているので、
第２の電界効果トランジスタのしきい電圧によって入力
端子の電圧をシフトしてその他方電流電極より出力する
ことができる。加えて、第２のウェルと、前記第１の電
界効果トランジスタの他方電流電極とで、ダイオードが
構成される。
【００１６】
【００１７】
【００１８】
【００１９】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体集積回路
装置の入力回路の構成を示す回路図である。図１におい
て、１は電源、２は接地、３は入力回路の入力端子、４
は入力回路の出力端子、Ｔ r １，Ｔr ３はＰチャネルＭ
ＯＳトランジスタ、Ｔr ２，Ｔr ４はＮチャネルＭＯＳ
トランジスタである。
する。図１はこの発明の一実施例による半導体集積回路
装置の入力回路の構成を示す回路図である。図１におい
て、１は電源、２は接地、３は入力回路の入力端子、４
は入力回路の出力端子、Ｔ r １，Ｔr ３はＰチャネルＭ
ＯＳトランジスタ、Ｔr ２，Ｔr ４はＮチャネルＭＯＳ
トランジスタである。
【００２０】ＰチャネルＭＯＳトランジスタＴr １，Ｔ
r ３の基板は電源電位ＶDD1 に接続されている。Ｎチャ
ネルＭＯＳトランジスタＴr ２，Ｔr ４の基板は接地電
位２に接続されている。ＮチャネルＭＯＳトランジスタ
Ｔr ４のゲート電極は電源電位ＶDD1 に接続され、ソー
ス電極は入力回路の入力端子３、ドレイン電極はＰチャ
ネルＭＯＳトランジスタＴr ３のゲート電極とドレイン
電極に接続されている。ＰチャネルＭＯＳトランジスタ
Ｔr ３のソース電極は電源電位ＶDD1 に接続され、ゲー
ト電極とドレイン電極はＮチャネルＭＯＳトランジスタ
Ｔr ２のゲート電極に接続されている。ＰチャネルＭＯ
ＳトランジスタＴr １のゲート電極は入力回路の入力端
子３に接続され、ソース電極は電源電位ＶDD1 に、ドレ
イン電極は入力回路の出力端子４に接続されている。Ｎ
チャネルＭＯＳトランジスタＴr２のゲート電極はＰチ
ャネルＭＯＳトランジスタＴr ３のゲート電極とドレイ
ン電極に接続され、ソース電極は接地電位ＶSSに、ドレ
イン電極は入力回路の出力端子４に接続されている。
r ３の基板は電源電位ＶDD1 に接続されている。Ｎチャ
ネルＭＯＳトランジスタＴr ２，Ｔr ４の基板は接地電
位２に接続されている。ＮチャネルＭＯＳトランジスタ
Ｔr ４のゲート電極は電源電位ＶDD1 に接続され、ソー
ス電極は入力回路の入力端子３、ドレイン電極はＰチャ
ネルＭＯＳトランジスタＴr ３のゲート電極とドレイン
電極に接続されている。ＰチャネルＭＯＳトランジスタ
Ｔr ３のソース電極は電源電位ＶDD1 に接続され、ゲー
ト電極とドレイン電極はＮチャネルＭＯＳトランジスタ
Ｔr ２のゲート電極に接続されている。ＰチャネルＭＯ
ＳトランジスタＴr １のゲート電極は入力回路の入力端
子３に接続され、ソース電極は電源電位ＶDD1 に、ドレ
イン電極は入力回路の出力端子４に接続されている。Ｎ
チャネルＭＯＳトランジスタＴr２のゲート電極はＰチ
ャネルＭＯＳトランジスタＴr ３のゲート電極とドレイ
ン電極に接続され、ソース電極は接地電位ＶSSに、ドレ
イン電極は入力回路の出力端子４に接続されている。
【００２１】次に動作について説明する。いま、接地電
位ＶSSを基準とした電源電位ＶDD1の電圧をＶDD1 とす
る。入力回路の入力端子３にＶINで示される入力信号を
印加した場合を図２を用いて説明する。
位ＶSSを基準とした電源電位ＶDD1の電圧をＶDD1 とす
る。入力回路の入力端子３にＶINで示される入力信号を
印加した場合を図２を用いて説明する。
【００２２】図２における領域、即ち入力電圧ＶINが
数１の関係を満たす場合のＰチャネルＭＯＳトランジス
タＴr １，ＮチャネルＭＯＳトランジスタＴr ２のゲー
ト絶縁膜にかかる電圧ＶG について説明する。
数１の関係を満たす場合のＰチャネルＭＯＳトランジス
タＴr １，ＮチャネルＭＯＳトランジスタＴr ２のゲー
ト絶縁膜にかかる電圧ＶG について説明する。
【００２３】
【数１】
【００２４】ここで、ＶTN（ＶBS＝−ＶIN）は、Ｎチャ
ネルＭＯＳトランジスタＴr ４の基板電位ＶBSがＶBS＝
−ＶINの場合のしきい電圧である。
ネルＭＯＳトランジスタＴr ４の基板電位ＶBSがＶBS＝
−ＶINの場合のしきい電圧である。
【００２５】このとき、ＮチャネルＭＯＳトランジスタ
Ｔr ４は導通状態になっているので、ＮチャネルＭＯＳ
トランジスタＴr ２のゲート電圧は、０Ｖまたは０Ｖに
極めて近い電圧になる。したがって、ＮチャネルＭＯＳ
トランジスタＴr ２は遮断状態になっている。Ｐチャネ
ルＭＯＳトランジスタＴr １のゲート電極には入力回路
の入力端子３が接続されているので、ＰチャネルＭＯＳ
トランジスタＴr １のゲート電極とソース電極間に印加
される電圧はＶIN−ＶDD1 である。このため、Ｐチャネ
ルＭＯＳトランジスタＴr １は強い導通状態になってい
る。したがって、入力回路の出力端子４はＶDD1 または
ＶDD1 に極めて近い電圧になる。
Ｔr ４は導通状態になっているので、ＮチャネルＭＯＳ
トランジスタＴr ２のゲート電圧は、０Ｖまたは０Ｖに
極めて近い電圧になる。したがって、ＮチャネルＭＯＳ
トランジスタＴr ２は遮断状態になっている。Ｐチャネ
ルＭＯＳトランジスタＴr １のゲート電極には入力回路
の入力端子３が接続されているので、ＰチャネルＭＯＳ
トランジスタＴr １のゲート電極とソース電極間に印加
される電圧はＶIN−ＶDD1 である。このため、Ｐチャネ
ルＭＯＳトランジスタＴr １は強い導通状態になってい
る。したがって、入力回路の出力端子４はＶDD1 または
ＶDD1 に極めて近い電圧になる。
【００２６】次に、図２における領域、即ち入力電圧
ＶINが数２の関係を満たす場合のゲート絶縁膜にかかる
電圧ＶG について説明する。
ＶINが数２の関係を満たす場合のゲート絶縁膜にかかる
電圧ＶG について説明する。
【００２７】
【数２】
【００２８】ここで、ＶTN（ＶBS＝−ＶIN）は、Ｎチャ
ネルＭＯＳトランジスタＴr ４の基板電位ＶBSがＶBS＝
−ＶINの場合のしきい電圧である。
ネルＭＯＳトランジスタＴr ４の基板電位ＶBSがＶBS＝
−ＶINの場合のしきい電圧である。
【００２９】このとき、ＮチャネルＭＯＳトランジスタ
Ｔr ４は遮断状態になっているので、ＮチャネルＭＯＳ
トランジスタＴr ２のゲート電圧は、ＶDD1 ＋ＶTP（Ｖ
BS＝０）（ＶTP（ＶBS＝０）は、ＰチャネルＭＯＳトラ
ンジスタＴr ３の基板電位ＶBSがＶBS＝０の場合のしき
い電圧）になる。したがって、ＮチャネルＭＯＳトラン
ジスタＴr ２は強い導通状態になっている。Ｐチャネル
ＭＯＳトランジスタＴr １のゲート電極には入力回路の
入力端子３が接続されているので、ＰチャネルＭＯＳト
ランジスタＴr １のゲート電極とソース電極間に印加さ
れる電圧はＶIN−ＶDD1 である。このため、Ｐチャネル
ＭＯＳトランジスタＴr １は遮断状態または弱い導通状
態になっている。したがって、入力回路の出力端子４は
０Ｖまたは０Ｖに極めて近い電圧になる。
Ｔr ４は遮断状態になっているので、ＮチャネルＭＯＳ
トランジスタＴr ２のゲート電圧は、ＶDD1 ＋ＶTP（Ｖ
BS＝０）（ＶTP（ＶBS＝０）は、ＰチャネルＭＯＳトラ
ンジスタＴr ３の基板電位ＶBSがＶBS＝０の場合のしき
い電圧）になる。したがって、ＮチャネルＭＯＳトラン
ジスタＴr ２は強い導通状態になっている。Ｐチャネル
ＭＯＳトランジスタＴr １のゲート電極には入力回路の
入力端子３が接続されているので、ＰチャネルＭＯＳト
ランジスタＴr １のゲート電極とソース電極間に印加さ
れる電圧はＶIN−ＶDD1 である。このため、Ｐチャネル
ＭＯＳトランジスタＴr １は遮断状態または弱い導通状
態になっている。したがって、入力回路の出力端子４は
０Ｖまたは０Ｖに極めて近い電圧になる。
【００３０】次に、図２における領域、即ち入力電圧
ＶINが数３の関係を満たす場合のゲート絶縁膜にかかる
電圧について説明する。
ＶINが数３の関係を満たす場合のゲート絶縁膜にかかる
電圧について説明する。
【００３１】
【数３】
【００３２】このとき、ＮチャネルＭＯＳトランジスタ
Ｔr ４は遮断状態になっているので、ＮチャネルＭＯＳ
トランジスタＴ r ２のゲート電圧は、ＶDD1 ＋ＶTPにな
る。ただし、このときＮチャネルＭＯＳトランジスタＴ
r ４のドレイン・ソース間には上記の場合と逆の電圧が
かかっている。
Ｔr ４は遮断状態になっているので、ＮチャネルＭＯＳ
トランジスタＴ r ２のゲート電圧は、ＶDD1 ＋ＶTPにな
る。ただし、このときＮチャネルＭＯＳトランジスタＴ
r ４のドレイン・ソース間には上記の場合と逆の電圧が
かかっている。
【００３３】次に、図２における領域、即ち入力電圧
ＶINが数４の関係を満たす場合のゲート絶縁膜にかかる
電圧ＶG について説明する。
ＶINが数４の関係を満たす場合のゲート絶縁膜にかかる
電圧ＶG について説明する。
【００３４】
【数４】
【００３５】このとき、ＮチャネルＭＯＳトランジスタ
Ｔr ４は導通状態になっているので、ＮチャネルＭＯＳ
トランジスタＴr ２のゲート電圧は、入力電圧ＶINから
ＮチャネルＭＯＳトランジスタＴr ４のしきい電圧ＶTN
を差し引いた電圧になる。従ってＮチャネルＭＯＳトラ
ンジスタＴr ２は導通状態になる。
Ｔr ４は導通状態になっているので、ＮチャネルＭＯＳ
トランジスタＴr ２のゲート電圧は、入力電圧ＶINから
ＮチャネルＭＯＳトランジスタＴr ４のしきい電圧ＶTN
を差し引いた電圧になる。従ってＮチャネルＭＯＳトラ
ンジスタＴr ２は導通状態になる。
【００３６】ＰチャネルＭＯＳトランジスタＴr １，Ｔ
r ３の基板は電源電位ＶDD1 （電圧ＶDD1 ）に接続され
ているのでＰチャネルＭＯＳトランジスタＴr １，Ｔr
３のゲート電極に印加できる電圧はＶSS≦ＶGP≦２×Ｖ
DD1 である。ＮチャネルＭＯＳトランジスタＴr ２，Ｔ
r ４の基板は接地電位ＶSS（電圧ＶSS）に接続されてい
るのでＮチャネルＭＯＳトランジスタＴr ２，Ｔr ４の
ゲート電極に印加できる電圧はＶSS≦ＶGN≦ＶDD1 であ
る。したがって、ＶINはＰチャネルＭＯＳトランジスタ
Ｔr １のゲート電極に直接印加されるのでＶSS≦ＶIN≦
２×ＶDD1 であるならばＰチャネルＭＯＳトランジスタ
Ｔr １のゲート絶縁膜の信頼性を損なうことがない。Ｎ
チャネルＭＯＳトランジスタＴr ４のゲート絶縁膜に関
しては、ゲート絶縁膜間にＶDD1 −ＶINの電圧が印加さ
れるのはＮチャネルＭＯＳトランジスタＴr ４が導通状
態になった場合であるので、このとき入力信号はＶIN≦
ＶDD1 −ＶTN（ＶBS＝−ＶIN）の条件を満足しており、
ゲート絶縁膜間に印加される電圧はたかだかＶDD1 であ
るため、ＮチャネルＭＯＳトランジスタＴr ４のゲート
絶縁膜の信頼性を損なうことがない。
r ３の基板は電源電位ＶDD1 （電圧ＶDD1 ）に接続され
ているのでＰチャネルＭＯＳトランジスタＴr １，Ｔr
３のゲート電極に印加できる電圧はＶSS≦ＶGP≦２×Ｖ
DD1 である。ＮチャネルＭＯＳトランジスタＴr ２，Ｔ
r ４の基板は接地電位ＶSS（電圧ＶSS）に接続されてい
るのでＮチャネルＭＯＳトランジスタＴr ２，Ｔr ４の
ゲート電極に印加できる電圧はＶSS≦ＶGN≦ＶDD1 であ
る。したがって、ＶINはＰチャネルＭＯＳトランジスタ
Ｔr １のゲート電極に直接印加されるのでＶSS≦ＶIN≦
２×ＶDD1 であるならばＰチャネルＭＯＳトランジスタ
Ｔr １のゲート絶縁膜の信頼性を損なうことがない。Ｎ
チャネルＭＯＳトランジスタＴr ４のゲート絶縁膜に関
しては、ゲート絶縁膜間にＶDD1 −ＶINの電圧が印加さ
れるのはＮチャネルＭＯＳトランジスタＴr ４が導通状
態になった場合であるので、このとき入力信号はＶIN≦
ＶDD1 −ＶTN（ＶBS＝−ＶIN）の条件を満足しており、
ゲート絶縁膜間に印加される電圧はたかだかＶDD1 であ
るため、ＮチャネルＭＯＳトランジスタＴr ４のゲート
絶縁膜の信頼性を損なうことがない。
【００３７】なお、上記実施例は電源電圧ＶDD1 が接地
電位ＶSSよりも高い場合について説明したが、電源電位
ＶDD1 が接地電位ＶSSよりも低い場合にも適用でき、こ
の場合には図１においてＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタを入れ換えた構成にな
る。
電位ＶSSよりも高い場合について説明したが、電源電位
ＶDD1 が接地電位ＶSSよりも低い場合にも適用でき、こ
の場合には図１においてＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタを入れ換えた構成にな
る。
【００３８】ここで、半導体基板上に形成された入力回
路の構造を図３及び図４を用いて説明する。図３は半導
体基板上に形成されたインバータを示す断面図である。
図３において、１０は半導体基板、１１、１３は半導体
基板１０上に形成されたｎウエル、１２は半導体基板１
０上のｎウエル１１，１３の間に形成されたｐウエル、
１４はｎウエル１１上に形成されたｎ+ 埋め込み領域、
１５はｎウエル１１上に形成されたＰチャネルＭＯＳト
ランジスタのソース電極、１６はｎウエル１１上に形成
されたＰチャネルＭＯＳトランジスタのドレイン電極、
１７，２１はｐウエル１２上に形成されたＮチャネルＭ
ＯＳトランジスタのドレイン電極、１８，２０はｐウエ
ル１２上に形成されたＮチャネルＭＯＳトランジスタの
ソース電極、１９はｐウエル１２上に形成されたｐ+ 埋
め込み領域、２２，２５はｎウエル１３上に形成された
ｎ+ 埋め込み領域、２３はｎウエル１３上に形成された
ＰチャネルＭＯＳトランジスタのドレイン電極、２４は
ｎウエル１３上に形成されたＰチャネルＭＯＳトランジ
スタのソース電極、２７，２８はＮチャネルＭＯＳトラ
ンジスタのゲート電極、２７ａ，２８ａはゲート電極２
７，２８のゲート絶縁膜、２６，２９はＰチャネルＭＯ
Ｓトランジスタのゲート電極、２６ａ，２９ａはゲート
電極２６，２９のゲート絶縁膜である。
路の構造を図３及び図４を用いて説明する。図３は半導
体基板上に形成されたインバータを示す断面図である。
図３において、１０は半導体基板、１１、１３は半導体
基板１０上に形成されたｎウエル、１２は半導体基板１
０上のｎウエル１１，１３の間に形成されたｐウエル、
１４はｎウエル１１上に形成されたｎ+ 埋め込み領域、
１５はｎウエル１１上に形成されたＰチャネルＭＯＳト
ランジスタのソース電極、１６はｎウエル１１上に形成
されたＰチャネルＭＯＳトランジスタのドレイン電極、
１７，２１はｐウエル１２上に形成されたＮチャネルＭ
ＯＳトランジスタのドレイン電極、１８，２０はｐウエ
ル１２上に形成されたＮチャネルＭＯＳトランジスタの
ソース電極、１９はｐウエル１２上に形成されたｐ+ 埋
め込み領域、２２，２５はｎウエル１３上に形成された
ｎ+ 埋め込み領域、２３はｎウエル１３上に形成された
ＰチャネルＭＯＳトランジスタのドレイン電極、２４は
ｎウエル１３上に形成されたＰチャネルＭＯＳトランジ
スタのソース電極、２７，２８はＮチャネルＭＯＳトラ
ンジスタのゲート電極、２７ａ，２８ａはゲート電極２
７，２８のゲート絶縁膜、２６，２９はＰチャネルＭＯ
Ｓトランジスタのゲート電極、２６ａ，２９ａはゲート
電極２６，２９のゲート絶縁膜である。
【００３９】ｎウエル１１上に形成されたＰチャネルＭ
ＯＳトランジスタは図１におけるＰチャネルＭＯＳトラ
ンジスタＴr １に対応し、ｎウエル１３上に形成された
ＰチャネルＭＯＳトランジスタは図１におけるＰチャネ
ルＭＯＳトランジスタＴr ３に対応し、ゲート電極２７
を有するＮチャネルＭＯＳトランジスタは図１における
ＮチャネルＭＯＳトランジスタＴr ２に対応し、ゲート
電極２８を有するＮチャネルＭＯＳトランジスタは図１
におけるＮチャネルＭＯＳトランジスタＴr ４に対応し
ている。ソース電極１８とｐ+ 埋め込み領域１９とが接
地されて接地電位ＶSSになっており、ＮチャネルＭＯＳ
トランジスタのバックゲート電位はＶSSに固定されてい
る。また、ｎウエル１１，１３上に形成されたＰチャネ
ルＭＯＳトランジスタのソース電極１５，２４と埋め込
み領域１４，２５とが電源１に接続されて電源電位Ｖ
DD1 になっており、ＰチャネルＭＯＳトランジスタのバ
ックゲート電位はＶDD1 に固定されている。
ＯＳトランジスタは図１におけるＰチャネルＭＯＳトラ
ンジスタＴr １に対応し、ｎウエル１３上に形成された
ＰチャネルＭＯＳトランジスタは図１におけるＰチャネ
ルＭＯＳトランジスタＴr ３に対応し、ゲート電極２７
を有するＮチャネルＭＯＳトランジスタは図１における
ＮチャネルＭＯＳトランジスタＴr ２に対応し、ゲート
電極２８を有するＮチャネルＭＯＳトランジスタは図１
におけるＮチャネルＭＯＳトランジスタＴr ４に対応し
ている。ソース電極１８とｐ+ 埋め込み領域１９とが接
地されて接地電位ＶSSになっており、ＮチャネルＭＯＳ
トランジスタのバックゲート電位はＶSSに固定されてい
る。また、ｎウエル１１，１３上に形成されたＰチャネ
ルＭＯＳトランジスタのソース電極１５，２４と埋め込
み領域１４，２５とが電源１に接続されて電源電位Ｖ
DD1 になっており、ＰチャネルＭＯＳトランジスタのバ
ックゲート電位はＶDD1 に固定されている。
【００４０】また、ゲート電極２７を有するＮチャネル
ＭＯＳトランジスタとゲート電極２９を有するＰチャネ
ルＭＯＳトランジスタのゲート電極２７，２９、ドレイ
ン電極２３及びドレイン電極２１が互いに接続されてい
る。ｎウエル１１上のＰチャネルＭＯＳトランジスタの
ドレイン電極１６及びドレイン電極１７とが出力端子４
に接続されている。そして、ゲート電極２６，２７を有
するトランジスタでインバータを構成している。ゲート
電極２８は電源電位ＶDD1 に固定されており、そのソー
ス電極２０は入力端子３及びゲート電極２６に接続され
ている。
ＭＯＳトランジスタとゲート電極２９を有するＰチャネ
ルＭＯＳトランジスタのゲート電極２７，２９、ドレイ
ン電極２３及びドレイン電極２１が互いに接続されてい
る。ｎウエル１１上のＰチャネルＭＯＳトランジスタの
ドレイン電極１６及びドレイン電極１７とが出力端子４
に接続されている。そして、ゲート電極２６，２７を有
するトランジスタでインバータを構成している。ゲート
電極２８は電源電位ＶDD1 に固定されており、そのソー
ス電極２０は入力端子３及びゲート電極２６に接続され
ている。
【００４１】ここで入力信号電位ＶINが電源電位ＶDD1
より高くなり、ゲート電極２８を有するトランジスタの
しきい電圧ＶTNと電源電位ＶDD1 との和の値を超えたと
き、ドレイン電極２３からｎウエル１３へ電流注入が起
こる。従って、ｎウエル１１，１３を分離することによ
ってｎウエル１１の電位が変動してラッチアップ現象を
引き起こすのを防止することができる。
より高くなり、ゲート電極２８を有するトランジスタの
しきい電圧ＶTNと電源電位ＶDD1 との和の値を超えたと
き、ドレイン電極２３からｎウエル１３へ電流注入が起
こる。従って、ｎウエル１１，１３を分離することによ
ってｎウエル１１の電位が変動してラッチアップ現象を
引き起こすのを防止することができる。
【００４２】なお、上記実施例は電源電位ＶDD1 が接地
電位ＶSSよりも高い場合について説明したが、この発明
に係る入力回路は電源電位ＶDD1 が接地電位ＶSSよりも
低い場合にも適用でき、この場合には図２において、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタを入れ換えた構成になる。
電位ＶSSよりも高い場合について説明したが、この発明
に係る入力回路は電源電位ＶDD1 が接地電位ＶSSよりも
低い場合にも適用でき、この場合には図２において、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタを入れ換えた構成になる。
【００４３】
【発明の効果】以上のように、請求項１記載の半導体集
積回路装置の入力回路によれば、第２の電界効果トラン
ジスタによって、第２の絶縁ゲート型トランジスタの制
御電極にかかる電圧を変えることができ、第２の絶縁ゲ
ート型トランジスタの制御電極の絶縁膜の破壊や第２の
絶縁ゲート型トランジスタの寿命短縮を防止して半導体
集積回路装置の入力回路の動作信頼性を向上することが
できるという効果がある。しかも、第２のウェルと、第
１の電界効果トランジスタの他方電流電極とで構成され
るダイオードが、第２の絶縁ゲート型トランジスタの制
御電極の電圧上昇を抑える働きをするので、すなわち、
入力端子の電位が第１の電源電位に第２の電界効果トラ
ンジスタのしきい電圧を加えた値を超えて第２の電界効
果トランジスタから第１の電界効果トランジスタの側に
電流注入が起きても、その電流は前記ダイオードを介し
て第１の電源電圧の側へ効果的に引き抜かれるので、本
発明の入力回路の安全性が保たれる。更に、第１の電界
効果トランジスタと第１の絶縁ゲート型トランジスタは
同じ導電型でありながらそれらが作り込まれる第２導電
型の第１，第２のウェルは互いに分離されているので、
前記ダイオードを介する電流引き抜きがあっても、第１
の絶縁ゲート型トランジスタはその影響を受けず、ラッ
チアップ現象は起こり難くなる。
積回路装置の入力回路によれば、第２の電界効果トラン
ジスタによって、第２の絶縁ゲート型トランジスタの制
御電極にかかる電圧を変えることができ、第２の絶縁ゲ
ート型トランジスタの制御電極の絶縁膜の破壊や第２の
絶縁ゲート型トランジスタの寿命短縮を防止して半導体
集積回路装置の入力回路の動作信頼性を向上することが
できるという効果がある。しかも、第２のウェルと、第
１の電界効果トランジスタの他方電流電極とで構成され
るダイオードが、第２の絶縁ゲート型トランジスタの制
御電極の電圧上昇を抑える働きをするので、すなわち、
入力端子の電位が第１の電源電位に第２の電界効果トラ
ンジスタのしきい電圧を加えた値を超えて第２の電界効
果トランジスタから第１の電界効果トランジスタの側に
電流注入が起きても、その電流は前記ダイオードを介し
て第１の電源電圧の側へ効果的に引き抜かれるので、本
発明の入力回路の安全性が保たれる。更に、第１の電界
効果トランジスタと第１の絶縁ゲート型トランジスタは
同じ導電型でありながらそれらが作り込まれる第２導電
型の第１，第２のウェルは互いに分離されているので、
前記ダイオードを介する電流引き抜きがあっても、第１
の絶縁ゲート型トランジスタはその影響を受けず、ラッ
チアップ現象は起こり難くなる。
【００４４】
【００４５】
【００４６】
【図１】この発明の第１実施例による半導体集積回路装
置の入力回路の構成を示す回路図である。
置の入力回路の構成を示す回路図である。
【図２】図１に示した入力回路の動作を説明するための
入力電圧とゲート絶縁膜にかかる電圧との関係を示す図
である。
入力電圧とゲート絶縁膜にかかる電圧との関係を示す図
である。
【図３】半導体基板上に形成された図２に示した入力回
路の構成を示す断面図である。
路の構成を示す断面図である。
【図４】半導体基板上に形成された図２に示した入力回
路の構成を示す断面図である。
路の構成を示す断面図である。
【図５】半導体集積回路装置間の関係を示すブロック図
である。
である。
【図６】従来の半導体集積回路装置の入力回路の構成を
示す回路図である。
示す回路図である。
【図７】図６に示した入力回路の動作を説明するための
入力電圧とゲート絶縁膜にかかる電圧との関係を示す図
である。
入力電圧とゲート絶縁膜にかかる電圧との関係を示す図
である。
【図８】半導体基板上に形成された図２に示した入力回
路の構成を示す断面図である。
路の構成を示す断面図である。
１ 電源 ２ 接地 ３ 入力端子 ４ 出力端子 Ｔr ２，Ｔr ４，Ｔr ６ ＮチャネルＭＯＳトランジス
タ Ｔr １，Ｔr ３，Ｔr ５ ＰチャネルＭＯＳトランジス
タ
タ Ｔr １，Ｔr ３，Ｔr ５ ＰチャネルＭＯＳトランジス
タ
Claims (1)
- 【請求項１】 第１の電源電圧が印加される一方電流電
極、出力端子に接続された他方電流電極および入力端子
に接続された制御電極を有する第１導電型の第１の絶縁
ゲート型トランジスタと、 制御電極、第２の電源電圧が印加される一方電流電極お
よび前記出力端子に接続された他方電流電極を有する第
２導電型の第２の絶縁ゲート型トランジスタと、 前記第１の電源電圧が印加される一方電流電極、前記第
２の絶縁ゲート型トランジスタの前記制御電極に接続さ
れた制御電極および前記第２の絶縁ゲート型トランジス
タの前記制御電極に接続された他方電流電極を有し、バ
ックゲート電圧に前記第１の電源電圧を用いる第１導電
型の第１の電界効果トランジスタと、 前記第１の電源電圧が印加される制御電極、前記入力端
子に接続された一方電流電極および前記第２の絶縁ゲー
ト型トランジスタの前記制御電極に接続された他方電流
電極を有し、バックゲート電圧に前記第２の電源電圧を
用いる第２導電型の第２の電界効果トランジスタとを備
え、 前記第１の絶縁ゲート型トランジスタ、前記第２の絶縁
ゲート型トランジスタ、前記第１の電界効果トランジス
タおよび前記第２の電界効果トランジスタは、一の半導
体基板上に形成され、 前記半導体基板は、互いに分離された第２導電型の第
１，第２のウェルを有し、 前記第１の絶縁ゲート型トランジスタは前記第１のウェ
ルに形成され、 前記第１の電界効果トランジスタは前記第２のウェルに
形成される 半導体集積回路の入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319876A JP2978346B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体集積回路装置の入力回路 |
| US08/141,048 US5422592A (en) | 1992-11-30 | 1993-10-26 | Input circuit of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319876A JP2978346B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体集積回路装置の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169250A JPH06169250A (ja) | 1994-06-14 |
| JP2978346B2 true JP2978346B2 (ja) | 1999-11-15 |
Family
ID=18115226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4319876A Expired - Fee Related JP2978346B2 (ja) | 1992-11-30 | 1992-11-30 | 半導体集積回路装置の入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5422592A (ja) |
| JP (1) | JP2978346B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3369384B2 (ja) * | 1995-07-12 | 2003-01-20 | 三菱電機株式会社 | 出力バッファ回路 |
| US5744982A (en) * | 1996-04-22 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Input buffer circuit |
| JPH10285013A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 出力バッファ回路 |
| US6798629B1 (en) | 2001-06-15 | 2004-09-28 | Integrated Device Technology, Inc. | Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages |
| US7113018B2 (en) * | 2004-10-28 | 2006-09-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage tolerant I/O circuit using native NMOS transistor for improved performance |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-11-30 JP JP4319876A patent/JP2978346B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-26 US US08/141,048 patent/US5422592A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06169250A (ja) | 1994-06-14 |
| US5422592A (en) | 1995-06-06 |
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