JP2671808B2 - インタフェース回路 - Google Patents
インタフェース回路Info
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- JP2671808B2 JP2671808B2 JP6170605A JP17060594A JP2671808B2 JP 2671808 B2 JP2671808 B2 JP 2671808B2 JP 6170605 A JP6170605 A JP 6170605A JP 17060594 A JP17060594 A JP 17060594A JP 2671808 B2 JP2671808 B2 JP 2671808B2
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Description
【０００１】
【産業上の利用分野】本発明はインタフェース回路に係
わり、特に相補型半導体集積回路（ＣＭＯＳ）装置にお
ける電源電圧３Ｖ系の回路および５Ｖ系の回路間の信号
レベルを変換する際に使用するインタフェース回路に関
する。
わり、特に相補型半導体集積回路（ＣＭＯＳ）装置にお
ける電源電圧３Ｖ系の回路および５Ｖ系の回路間の信号
レベルを変換する際に使用するインタフェース回路に関
する。
【０００２】
【従来の技術】近年、大規模集積回路（ＬＳＩ）の微細
化技術が著しく進歩してきており、これに伴ないＬＳＩ
に供給される電源電圧も従来の５Ｖ電圧から３Ｖ電圧へ
とスケールダウンされてきた。しかしながら、まだ電源
電圧５Ｖが主流を占ているのが現状であり、そのため電
源電圧５ＶのＬＳＩと電源電圧３ＶのＬＳＩが同一のシ
ステムに使用される場合が多い。従って、電源電圧５Ｖ
を使用するＬＳＩと電源電圧３Ｖを使用するＬＳＩとの
間で信号の送受信をする、いわゆる入出力インタフェー
ス回路が必要になってくる。
化技術が著しく進歩してきており、これに伴ないＬＳＩ
に供給される電源電圧も従来の５Ｖ電圧から３Ｖ電圧へ
とスケールダウンされてきた。しかしながら、まだ電源
電圧５Ｖが主流を占ているのが現状であり、そのため電
源電圧５ＶのＬＳＩと電源電圧３ＶのＬＳＩが同一のシ
ステムに使用される場合が多い。従って、電源電圧５Ｖ
を使用するＬＳＩと電源電圧３Ｖを使用するＬＳＩとの
間で信号の送受信をする、いわゆる入出力インタフェー
ス回路が必要になってくる。
【０００３】電源電圧３Ｖを使用するＬＳＩの出力を電
源電圧５Ｖを使用するＬＳＩのバスにデータを出力する
場合、これらのバスは一般的に外部抵抗で５Ｖ電源にプ
ルアップ（不図示）されていたり、あるいは他の電源電
圧５Ｖを使用するＬＳＩの出力端子に接続される場合が
多い。そのため、電源電圧３Ｖを使用するＬＳＩの出力
端子に５Ｖの電圧が加わることがある。
源電圧５Ｖを使用するＬＳＩのバスにデータを出力する
場合、これらのバスは一般的に外部抵抗で５Ｖ電源にプ
ルアップ（不図示）されていたり、あるいは他の電源電
圧５Ｖを使用するＬＳＩの出力端子に接続される場合が
多い。そのため、電源電圧３Ｖを使用するＬＳＩの出力
端子に５Ｖの電圧が加わることがある。
【０００４】ここで、電源電圧３Ｖを使用するＬＳＩの
ＭＯＳトランジスタのゲート酸化膜は１０ｎｍ程度であ
るため、この酸化膜の信頼性から考えてゲートとソー
ス、およびゲートとドレインとの間へそれぞれ供給され
る電圧は、４．５Ｖ程度が最大となる。
ＭＯＳトランジスタのゲート酸化膜は１０ｎｍ程度であ
るため、この酸化膜の信頼性から考えてゲートとソー
ス、およびゲートとドレインとの間へそれぞれ供給され
る電圧は、４．５Ｖ程度が最大となる。
【０００５】従来のこの種のインタフェース回路の一例
が特開平５−３２７４６５号公報に記載されている。同
公報記載の電源電圧５Ｖ系および３Ｖ系間の信号のレベ
ル変換をするインタフェース回路における出力部の回路
図を示した図３を参照すると、この出力回路は、電源電
圧ＶＤＤ端子および接地電位ＧＮＤ端子の間にゲート電
極を入力端子Ｉ１に接続するｐチャネル型絶縁ゲート電
界効果トランジスタ（以下、ｐチャネル型トランジスタ
と称す）Ｍ１およびゲート電極を入力端子Ｉ２に接続す
るｎチャネル型絶縁ゲート電界効果トランジスタ（以
下、ｎチャネル型トランジスタと称す）Ｍ２が直列接続
で挿入され、この直列接続点Ａおよび出力端子Ｂの間に
ｎチャネル型トランジスタＭ３が接続され、そのゲート
電極は電源電圧ＶＤＤ端子に接続されて構成されてい
る。ここで、これらのｐチャネル型トランジスタおよび
ｎチャネル型トランジスタの基板電位はそれぞれ電源電
位および接地電位にあるものとする。また、ｎチャネル
型トランジスタＭ３はノンドープ・トランジスタからな
り、ゲート電極にバイアスが供給されていないとドレイ
ン電流が流れない構造を有するものである。
が特開平５−３２７４６５号公報に記載されている。同
公報記載の電源電圧５Ｖ系および３Ｖ系間の信号のレベ
ル変換をするインタフェース回路における出力部の回路
図を示した図３を参照すると、この出力回路は、電源電
圧ＶＤＤ端子および接地電位ＧＮＤ端子の間にゲート電
極を入力端子Ｉ１に接続するｐチャネル型絶縁ゲート電
界効果トランジスタ（以下、ｐチャネル型トランジスタ
と称す）Ｍ１およびゲート電極を入力端子Ｉ２に接続す
るｎチャネル型絶縁ゲート電界効果トランジスタ（以
下、ｎチャネル型トランジスタと称す）Ｍ２が直列接続
で挿入され、この直列接続点Ａおよび出力端子Ｂの間に
ｎチャネル型トランジスタＭ３が接続され、そのゲート
電極は電源電圧ＶＤＤ端子に接続されて構成されてい
る。ここで、これらのｐチャネル型トランジスタおよび
ｎチャネル型トランジスタの基板電位はそれぞれ電源電
位および接地電位にあるものとする。また、ｎチャネル
型トランジスタＭ３はノンドープ・トランジスタからな
り、ゲート電極にバイアスが供給されていないとドレイ
ン電流が流れない構造を有するものである。
【０００６】一方、この出力回路の一部の構造を断面図
で示した図４を参照すると、ｐ型半導体基板４１上にｎ
ウェル領域４２とｎ+ 拡散層４３および４４の領域が設
けられ、これらｎ+ 拡散層４３および４４領域はｎチャ
ネル型トランジスタＭ３のソース電極およびドレイン電
極を形成するとともに、これらの層間のチャネル領域上
面に形成されたゲート電極は電源電圧ＶＤＤ端子に接続
される。ｎウェル領域４２上にはｐ+ 拡散層４５および
４６とｎ+ 拡散層４７が形成され、ｐ+ 拡散層４５およ
び４６の領域はｐチャネル型トランジスタＭ１のドレイ
ン電極およびソース電極を形成し、ｎ+ 拡散層４７は電
源電圧ＶＤＤ端子にｐ+ 拡散層４６とともに接続され
る。さらにｐ+ 拡散層４５およびｎ+ 拡散層４４は共通
接続されて形成されている。
で示した図４を参照すると、ｐ型半導体基板４１上にｎ
ウェル領域４２とｎ+ 拡散層４３および４４の領域が設
けられ、これらｎ+ 拡散層４３および４４領域はｎチャ
ネル型トランジスタＭ３のソース電極およびドレイン電
極を形成するとともに、これらの層間のチャネル領域上
面に形成されたゲート電極は電源電圧ＶＤＤ端子に接続
される。ｎウェル領域４２上にはｐ+ 拡散層４５および
４６とｎ+ 拡散層４７が形成され、ｐ+ 拡散層４５およ
び４６の領域はｐチャネル型トランジスタＭ１のドレイ
ン電極およびソース電極を形成し、ｎ+ 拡散層４７は電
源電圧ＶＤＤ端子にｐ+ 拡散層４６とともに接続され
る。さらにｐ+ 拡散層４５およびｎ+ 拡散層４４は共通
接続されて形成されている。
【０００７】この出力端子Ｂに５Ｖの信号電圧が供給さ
れた場合、ｎチャネル型トランジスタＭ３によって直列
接続点Ａの電位ＶA は、 ＶA ≦（ＶＤＤ−ＶTM3 ）………………………………………………（１） で表わされる。但し、ＶTM3 はトランジスタＭ３のしき
い値電圧である。
れた場合、ｎチャネル型トランジスタＭ３によって直列
接続点Ａの電位ＶA は、 ＶA ≦（ＶＤＤ−ＶTM3 ）………………………………………………（１） で表わされる。但し、ＶTM3 はトランジスタＭ３のしき
い値電圧である。
【０００８】ここで、電源電圧ＶＤＤを３Ｖとすると、
その電圧は電源電圧の規格上においては最大３．６Ｖま
で許容されるため、ＶTM3 を約０Ｖに設定しておけば直
列接続点Ａの電位ＶA が３．６Ｖ以上になることはな
い。
その電圧は電源電圧の規格上においては最大３．６Ｖま
で許容されるため、ＶTM3 を約０Ｖに設定しておけば直
列接続点Ａの電位ＶA が３．６Ｖ以上になることはな
い。
【０００９】さらに、ｎチャネル型トランジスタＭ３自
身もゲート電極が電源電圧ＶＤＤ端子に接続されている
から、ゲートとソース間およびゲートとドレイン間の電
位差がそれぞれ５Ｖになることはない。
身もゲート電極が電源電圧ＶＤＤ端子に接続されている
から、ゲートとソース間およびゲートとドレイン間の電
位差がそれぞれ５Ｖになることはない。
【００１０】ここで、ＶT ＝０Ｖのトランジスタは、一
般的に使用される濃度１０15（ｃｍ-3）のｐ型基板にチ
ャネルドープをせずにトランジスタを形成することによ
り容易に実現できる。
般的に使用される濃度１０15（ｃｍ-3）のｐ型基板にチ
ャネルドープをせずにトランジスタを形成することによ
り容易に実現できる。
【００１１】従って、前述したように、直列接続点Ａお
よび出力端子Ｂの間にｎチャネル型トランジスタＭ３を
付加することにより、出力端子に５Ｖの電圧が加わって
も出力回路のトランジスタのゲート酸化膜に４．５Ｖ以
上の電圧が加わることはない。
よび出力端子Ｂの間にｎチャネル型トランジスタＭ３を
付加することにより、出力端子に５Ｖの電圧が加わって
も出力回路のトランジスタのゲート酸化膜に４．５Ｖ以
上の電圧が加わることはない。
【００１２】
【発明が解決しようとする課題】上述した従来のインタ
フェース回路では、出力回路の直列接続点Ａおよび出力
端子Ｂの間にｎチャネル型トランジスタＭ３からなるノ
ンドープ・トランジスタが必要であるため、次のような
問題が生じる。すなわち、ｎチャネル型トランジスタＭ
３のしきい値電圧ＶT は、チャネルの長さおよび製造上
のばらつきにより負電圧（ＶT ＝−０．５Ｖ）になるこ
とがある。
フェース回路では、出力回路の直列接続点Ａおよび出力
端子Ｂの間にｎチャネル型トランジスタＭ３からなるノ
ンドープ・トランジスタが必要であるため、次のような
問題が生じる。すなわち、ｎチャネル型トランジスタＭ
３のしきい値電圧ＶT は、チャネルの長さおよび製造上
のばらつきにより負電圧（ＶT ＝−０．５Ｖ）になるこ
とがある。
【００１３】出力端子Ｂに電圧５Ｖが加わった場合、出
力回路の直列接続点Ａの電圧ＶA は前述したように、Ｖ
A ＝ＶＤＤ−ＶTM3 となる。したがって、電源電圧ＶＤ
Ｄ＝３ＶのときはＶA ＝３．５Ｖになってしまうことに
なる。
力回路の直列接続点Ａの電圧ＶA は前述したように、Ｖ
A ＝ＶＤＤ−ＶTM3 となる。したがって、電源電圧ＶＤ
Ｄ＝３ＶのときはＶA ＝３．５Ｖになってしまうことに
なる。
【００１４】ここで再び図４を参照すると、ｐ+ 拡散層
４５およびｎウェル４２の間に形成されるｐ+ −ｎウェ
ルダイオード（不図示）には順方向電圧０．５Ｖが供給
されることになり、ｎウェル４２からｐ+ 拡散層４５に
対してリーク電流が発生する。
４５およびｎウェル４２の間に形成されるｐ+ −ｎウェ
ルダイオード（不図示）には順方向電圧０．５Ｖが供給
されることになり、ｎウェル４２からｐ+ 拡散層４５に
対してリーク電流が発生する。
【００１５】特に、出力回路を構成するｐチャネル型ト
ランジスタＭ１およびｎチャネル型トランジスタＭ２が
共に非導通状態にある、いわゆるハイインピーダンス状
態ではこのリーク電流が大きな問題となっていた。
ランジスタＭ１およびｎチャネル型トランジスタＭ２が
共に非導通状態にある、いわゆるハイインピーダンス状
態ではこのリーク電流が大きな問題となっていた。
【００１６】本発明の目的は、上述の欠点に鑑みなされ
たものであり、電源電圧５Ｖおよび３Ｖのインタフェー
ス回路の出力部におけるハイインピーダンス時のリーク
電流を低減することにある。
たものであり、電源電圧５Ｖおよび３Ｖのインタフェー
ス回路の出力部におけるハイインピーダンス時のリーク
電流を低減することにある。
【００１７】
【課題を解決するための手段】本発明のインタフェース
回路の特徴は、相補型半導体集積回路からなり、ゲート
電極を第１の入力端子に接続する第１のｐチャネル型ト
ランジスタおよびゲート電極を第２の入力端子に接続す
る第１のｎチャネル型トランジスタを、第１の高位電源
および低位電源の間に直列接続で挿入して構成する出力
回路と、この出力回路の信号を外部に出力させかつ第１
の高位電源よりも高い第２の高位電源の電圧を外部から
加えるための出力端子と、この出力端子と前記出力回路
の直列接続点との間に第２のｎチャネル型トランジスタ
を接続し、この第２のｎチャネル型トランジスタのゲー
ト電極を第１の高位電源に接続して構成するレベルシフ
タとを備え、前記レベルシフタにより、第２の高位電源
の電圧が前記出力回路に直接加わらないように所定の電
圧にレベル低下させるインタフェース回路において、第
１の高位電源に接続した前記第１のｐチャネル型トラン
ジスタを形成する半導体基板の電位とこのトランジスタ
のドレイン電極の電位とを等電位にしてこれら２つの電
位間のリーク電流の発生を抑える制御手段が、ゲート電
極およびドレイン電極を第１の高位電源に接続する第３
のｎチャネル型トランジスタを介して前記半導体基板に
バイアス電圧を供給する構成からなり、前記第１、第２
および第３のｎチャネル型トランジスタを形成する半導
体基板はそれぞれ低位電源でバイアスすることにある。
回路の特徴は、相補型半導体集積回路からなり、ゲート
電極を第１の入力端子に接続する第１のｐチャネル型ト
ランジスタおよびゲート電極を第２の入力端子に接続す
る第１のｎチャネル型トランジスタを、第１の高位電源
および低位電源の間に直列接続で挿入して構成する出力
回路と、この出力回路の信号を外部に出力させかつ第１
の高位電源よりも高い第２の高位電源の電圧を外部から
加えるための出力端子と、この出力端子と前記出力回路
の直列接続点との間に第２のｎチャネル型トランジスタ
を接続し、この第２のｎチャネル型トランジスタのゲー
ト電極を第１の高位電源に接続して構成するレベルシフ
タとを備え、前記レベルシフタにより、第２の高位電源
の電圧が前記出力回路に直接加わらないように所定の電
圧にレベル低下させるインタフェース回路において、第
１の高位電源に接続した前記第１のｐチャネル型トラン
ジスタを形成する半導体基板の電位とこのトランジスタ
のドレイン電極の電位とを等電位にしてこれら２つの電
位間のリーク電流の発生を抑える制御手段が、ゲート電
極およびドレイン電極を第１の高位電源に接続する第３
のｎチャネル型トランジスタを介して前記半導体基板に
バイアス電圧を供給する構成からなり、前記第１、第２
および第３のｎチャネル型トランジスタを形成する半導
体基板はそれぞれ低位電源でバイアスすることにある。
【００１８】
【００１９】さらに、前記第２のｎチャネル型トランジ
スタおよび前記第３のｎチャネル型トランジスタのトラ
ンジスタサイズを同一のチャネル長および同一のチャネ
ル幅に設定してそれぞれのしきい値電圧を等電位に設定
することができる。
スタおよび前記第３のｎチャネル型トランジスタのトラ
ンジスタサイズを同一のチャネル長および同一のチャネ
ル幅に設定してそれぞれのしきい値電圧を等電位に設定
することができる。
【００２０】さらにまた、前記第２のｎチャネル型トラ
ンジスタおよび前記第３のｎチャネル型トランジスタの
前記しきい値電圧をそれぞれ０Ｖ近辺に設定することが
できる。
ンジスタおよび前記第３のｎチャネル型トランジスタの
前記しきい値電圧をそれぞれ０Ｖ近辺に設定することが
できる。
【００２１】
【実施例】本発明のインタフェース回路の一実施例を図
面を参照しながら説明する。
面を参照しながら説明する。
【００２２】図１は本発明の一実施例によるインタフェ
ース回路の回路図である。同図を参照すると、このイン
タフェース回路は、電源電圧ＶＤＤ端子および接地電位
ＧＮＤ端子の間にゲート電極を入力端子Ｉ１に接続する
ｐチャネル型トランジスタＭ１およびゲート電極を入力
端子Ｉ２に接続するｎチャネル型トランジスタＭ２が直
列接続で挿入され、この直列接続点Ａおよび出力端子Ｂ
の間にｎチャネル型トランジスタＭ３が接続され、その
ゲート電極は電源電圧ＶＤＤ端子に接続される。ｐチャ
ネル型トランジスタＭ１の半導体基板および電源電圧Ｖ
ＤＤ端子の間にはｎチャネル型トランジスタＭ４が接続
され、そのゲート電極は電源電圧ＶＤＤ端子に接続され
る。これらのトランジスタのうちｎチャネル型トランジ
スタＭ１〜３の半導体基板はそれぞれ接地電位に接続さ
れて構成されている。
ース回路の回路図である。同図を参照すると、このイン
タフェース回路は、電源電圧ＶＤＤ端子および接地電位
ＧＮＤ端子の間にゲート電極を入力端子Ｉ１に接続する
ｐチャネル型トランジスタＭ１およびゲート電極を入力
端子Ｉ２に接続するｎチャネル型トランジスタＭ２が直
列接続で挿入され、この直列接続点Ａおよび出力端子Ｂ
の間にｎチャネル型トランジスタＭ３が接続され、その
ゲート電極は電源電圧ＶＤＤ端子に接続される。ｐチャ
ネル型トランジスタＭ１の半導体基板および電源電圧Ｖ
ＤＤ端子の間にはｎチャネル型トランジスタＭ４が接続
され、そのゲート電極は電源電圧ＶＤＤ端子に接続され
る。これらのトランジスタのうちｎチャネル型トランジ
スタＭ１〜３の半導体基板はそれぞれ接地電位に接続さ
れて構成されている。
【００２３】一方、この出力回路の一部の構造を断面図
で示した図２を参照すると、ｐ型半導体基板２１上にｎ
ウェル２２とｎ+ 拡散層２３および２４とｎ+ 拡散層２
５および２６との領域が設けられ、これらｎ+ 拡散層２
３および２４の領域はｎチャネル型トランジスタＭ３の
ソース電極およびドレイン電極を形成するとともにこれ
ら層間のチャネル領域上面のゲート電極は電源電圧ＶＤ
Ｄ端子に接続され、ｎ+ 拡散層２５および２６の領域は
ｎチャネル型トランジスタＭ４のソース電極およびドレ
イン電極を形成するとともに、これらの層間のチャネル
領域上面のゲート電極およびｎ+ 拡散層２６はＶＤＤ端
子に接続される。ｎウェル２２上にはｐ+ 拡散層２７お
よび２８とｎ+ 拡散層２９が形成され、ｐ+ 拡散層２７
および２８の領域はｐチャネル型トランジスタＭ１のド
レイン電極およびソース電極を形成し、ｎ+ 拡散層２９
はｎチャネルトランジスタＭ４のｎ+ 拡散層２６に接続
され、ｎ+ 拡散層２５はこのトランジスタのゲート電極
とともに電源電圧ＶＤＤ端子に接続される。さらにｐ+
拡散層２７およびｎ+ 拡散層２４は共通接続されて形成
されている。なお、この構造図ではｎチャネル型トラン
ジスタＭ２は図示されていない。
で示した図２を参照すると、ｐ型半導体基板２１上にｎ
ウェル２２とｎ+ 拡散層２３および２４とｎ+ 拡散層２
５および２６との領域が設けられ、これらｎ+ 拡散層２
３および２４の領域はｎチャネル型トランジスタＭ３の
ソース電極およびドレイン電極を形成するとともにこれ
ら層間のチャネル領域上面のゲート電極は電源電圧ＶＤ
Ｄ端子に接続され、ｎ+ 拡散層２５および２６の領域は
ｎチャネル型トランジスタＭ４のソース電極およびドレ
イン電極を形成するとともに、これらの層間のチャネル
領域上面のゲート電極およびｎ+ 拡散層２６はＶＤＤ端
子に接続される。ｎウェル２２上にはｐ+ 拡散層２７お
よび２８とｎ+ 拡散層２９が形成され、ｐ+ 拡散層２７
および２８の領域はｐチャネル型トランジスタＭ１のド
レイン電極およびソース電極を形成し、ｎ+ 拡散層２９
はｎチャネルトランジスタＭ４のｎ+ 拡散層２６に接続
され、ｎ+ 拡散層２５はこのトランジスタのゲート電極
とともに電源電圧ＶＤＤ端子に接続される。さらにｐ+
拡散層２７およびｎ+ 拡散層２４は共通接続されて形成
されている。なお、この構造図ではｎチャネル型トラン
ジスタＭ２は図示されていない。
【００２４】上述した構成において、直列接続点Ａおよ
び出力端子Ｂの間に接続されたｎチャネル型トランジス
タＭ３はレベルシフタとして動作し、電源電圧５Ｖ系お
よび３Ｖ系のインタフェース回路を実現する点は従来例
と同様である。
び出力端子Ｂの間に接続されたｎチャネル型トランジス
タＭ３はレベルシフタとして動作し、電源電圧５Ｖ系お
よび３Ｖ系のインタフェース回路を実現する点は従来例
と同様である。
【００２５】そこで本発明では、ｐチャネル型トランジ
スタＭ１が形成されるｎウェル領域の電位がｎチャネル
型トランジスタＭ３のしきい値電圧ＶT と等しい電位を
有し、ｎチャネル型トランジスタＭ４でその電位が設定
される。
スタＭ１が形成されるｎウェル領域の電位がｎチャネル
型トランジスタＭ３のしきい値電圧ＶT と等しい電位を
有し、ｎチャネル型トランジスタＭ４でその電位が設定
される。
【００２６】ここで、従来技術の説明で述べた不具合、
すなわち、この回路がハイインピーダンス状態のときに
ｎチャネル型トランジスタＭ３および４のしきい値電圧
が負電圧である場合、すなわち一例として電源電圧ＶＤ
Ｄが３Ｖの場合にｎチャネル型トランジスタＭ３および
４のしきい値電圧ＶT が−０．５Ｖの場合について検討
する。
すなわち、この回路がハイインピーダンス状態のときに
ｎチャネル型トランジスタＭ３および４のしきい値電圧
が負電圧である場合、すなわち一例として電源電圧ＶＤ
Ｄが３Ｖの場合にｎチャネル型トランジスタＭ３および
４のしきい値電圧ＶT が−０．５Ｖの場合について検討
する。
【００２７】この状態で、出力端子Ｂに電圧５Ｖが加え
られると、ｎチャネル型トランジスタＭ３はゲート電極
に３Ｖが供給されているから導通状態となるが、そのド
レイン電極側、すなわち直列接続点Ａの電位はｎチャネ
ル型トランジスタＭ３のしきい値電圧ＶT ＝−０．５Ｖ
によって、ＶＤＤ−ＶT ＝３．５Ｖになる。
られると、ｎチャネル型トランジスタＭ３はゲート電極
に３Ｖが供給されているから導通状態となるが、そのド
レイン電極側、すなわち直列接続点Ａの電位はｎチャネ
ル型トランジスタＭ３のしきい値電圧ＶT ＝−０．５Ｖ
によって、ＶＤＤ−ＶT ＝３．５Ｖになる。
【００２８】したがって、ｐチャネル型トランジスタＭ
１のドレイン電極であるｐ+ 拡散層２７の電圧も３．５
Ｖにバイアスされることになる。このとき、ｐチャネル
型トランジスタＭ１が形成されているｎウェル２２は、
ｎ+ 拡散層２９によってｎチャネル型トランジスタＭ４
のソース電極のｎ+ 拡散層２６に接続され、かつｎチャ
ネル型トランジスタＭ４はゲート電極およびドレイン電
極に電源電圧の３Ｖが供給されているから導通状態にあ
り、そのしきい値電圧ＶT ＝−０．５Ｖによって、ＶＤ
Ｄ−ＶT ＝３．５Ｖがドレイン電極ｎ+ 拡散層２６をバ
イアスしている。
１のドレイン電極であるｐ+ 拡散層２７の電圧も３．５
Ｖにバイアスされることになる。このとき、ｐチャネル
型トランジスタＭ１が形成されているｎウェル２２は、
ｎ+ 拡散層２９によってｎチャネル型トランジスタＭ４
のソース電極のｎ+ 拡散層２６に接続され、かつｎチャ
ネル型トランジスタＭ４はゲート電極およびドレイン電
極に電源電圧の３Ｖが供給されているから導通状態にあ
り、そのしきい値電圧ＶT ＝−０．５Ｖによって、ＶＤ
Ｄ−ＶT ＝３．５Ｖがドレイン電極ｎ+ 拡散層２６をバ
イアスしている。
【００２９】よって、ｐ+ 拡散層およびｎウェル層間の
ダイオードの両端には電位差がなくなり、従来技術で問
題となっていたｐ+ 拡散層およびｎウェル層間のリーク
電流は流れなくなる。
ダイオードの両端には電位差がなくなり、従来技術で問
題となっていたｐ+ 拡散層およびｎウェル層間のリーク
電流は流れなくなる。
【００３０】ｎチャネル型トランジスタＭ３および４は
それぞれｐ型半導体基板２１をチャネルとしたトランジ
スタであり、同一のチャネル長および同一のチャネル幅
を有するように配置配線のレイアウトをすれば、同一の
しきい値電圧ＶT を得ることができる。
それぞれｐ型半導体基板２１をチャネルとしたトランジ
スタであり、同一のチャネル長および同一のチャネル幅
を有するように配置配線のレイアウトをすれば、同一の
しきい値電圧ＶT を得ることができる。
【００３１】また、電源電圧ＶＤＤを３Ｖとすると、そ
の電圧は電源電圧の規格上においては最大３．６Ｖまで
許容されるため、ｎチャネル型トランジスタＭ３のしき
い値電圧ＶTM3 を約０Ｖに設定しておけば直列接続点Ａ
の電位ＶA が３．６Ｖ以上になることはなく、かつｎチ
ャネル型トランジスタＭ４のしきい値電圧ＶTM4 も同様
に約０Ｖに設定しておけば、前述したようにこれら両方
のトランジスタが同一のしきい値電圧ＶT を得ることが
できｐ+ 拡散層およびｎウェル層間のリーク電流は流れ
なくなる。
の電圧は電源電圧の規格上においては最大３．６Ｖまで
許容されるため、ｎチャネル型トランジスタＭ３のしき
い値電圧ＶTM3 を約０Ｖに設定しておけば直列接続点Ａ
の電位ＶA が３．６Ｖ以上になることはなく、かつｎチ
ャネル型トランジスタＭ４のしきい値電圧ＶTM4 も同様
に約０Ｖに設定しておけば、前述したようにこれら両方
のトランジスタが同一のしきい値電圧ＶT を得ることが
できｐ+ 拡散層およびｎウェル層間のリーク電流は流れ
なくなる。
【００３２】したがって、本実施例によれば、製造上の
ばらつきを考慮してもリーク電流は１０-6［Ａ］以下で
あり、従来の回路構成での１０-4と比較して大きく低減
されていることが分る。
ばらつきを考慮してもリーク電流は１０-6［Ａ］以下で
あり、従来の回路構成での１０-4と比較して大きく低減
されていることが分る。
【００３３】
【発明の効果】以上説明したように、本発明のインタフ
ェース回路は、出力回路を構成するｐチャネル型トラン
ジスタの半導体基板電位を、ゲート電極およびソース電
極が電源電位に接続されて導通状態にあるｐチャネル型
トランジスタを介して電源電位に接続するので、ｎチャ
ネル型トランジスタのしきい値分だけ電源電圧よりも低
い電圧でｐチャネル型トランジスタのｎウェル層をバイ
アスし、そのドレイン電極に加わるバイアス電圧と等し
くする。したがって、ｐ+ 拡散層およびｎウェル層間の
ダイオードの両端には電位差がなくなり、従来技術で問
題となっていたｐ+ 拡散層およびｎウェル層間のリーク
電流は流れなくなるので、出力回路がハイインピーダン
ス状態にあってもリーク電流の発生を低減できる効果を
有する。
ェース回路は、出力回路を構成するｐチャネル型トラン
ジスタの半導体基板電位を、ゲート電極およびソース電
極が電源電位に接続されて導通状態にあるｐチャネル型
トランジスタを介して電源電位に接続するので、ｎチャ
ネル型トランジスタのしきい値分だけ電源電圧よりも低
い電圧でｐチャネル型トランジスタのｎウェル層をバイ
アスし、そのドレイン電極に加わるバイアス電圧と等し
くする。したがって、ｐ+ 拡散層およびｎウェル層間の
ダイオードの両端には電位差がなくなり、従来技術で問
題となっていたｐ+ 拡散層およびｎウェル層間のリーク
電流は流れなくなるので、出力回路がハイインピーダン
ス状態にあってもリーク電流の発生を低減できる効果を
有する。
【図１】本発明のインタフェース回路の一実施例を示す
回路図である。
回路図である。
【図２】本実施例の出力回路の一部の構造をを示す断面
図である。
図である。
【図３】従来のインタフェース回路の一例を示す回路図
である。
である。
【図４】従来施の出力回路の一部の構造をを示す断面図
である。
である。
Ｍ１ ｐチャネル型トランジスタ Ｍ２，Ｍ３，Ｍ４ ｎチャネル型トランジスタ ２１ ｐ型半導体基板 ２２ ｎウェル ２３，２４，２５，２６，２９ ｎ+ 拡散層 ２７，２８ ｐ+ 拡散層
Claims (3)
- 【請求項１】 相補型半導体集積回路からなり、ゲート
電極を第１の入力端子に接続する第１のｐチャネル型ト
ランジスタおよびゲート電極を第２の入力端子に接続す
る第１のｎチャネル型トランジスタを、第１の高位電源
および低位電源の間に直列接続で挿入して構成する出力
回路と、この出力回路の信号を外部に出力させかつ第１
の高位電源よりも高い第２の高位電源の電圧を外部から
加えるための出力端子と、この出力端子と前記出力回路
の直列接続点との間に第２のｎチャネル型トランジスタ
を接続し、この第２のｎチャネル型トランジスタのゲー
ト電極を第１の高位電源に接続して構成するレベルシフ
タとを備え、前記レベルシフタにより、第２の高位電源
の電圧が前記出力回路に直接加わらないように所定の電
圧にレベル低下させるインタフェース回路において、第
１の高位電源に接続した前記第１のｐチャネル型トラン
ジスタを形成する半導体基板の電位とこのトランジスタ
のドレイン電極の電位とを等電位にしてこれら２つの電
位間のリーク電流の発生を抑える制御手段が、ゲート電
極およびドレイン電極を第１の高位電源に接続する第３
のｎチャネル型トランジスタを介して前記半導体基板に
バイアス電圧を供給する構成からなり、前記第１、第２
および第３のｎチャネル型トランジスタを形成する半導
体基板はそれぞれ低位電源でバイアスすることを特徴と
するインタフェース回路。 - 【請求項２】 前記第２のｎチャネル型トランジスタお
よび前記第３のｎチャネル型トランジスタのトランジス
タサイズを同一のチャネル長および同一のチャネル幅に
設定してそれぞれのしきい値電圧を等電位に設定する請
求項１記載のインタフェース回路。 - 【請求項３】 前記第２のｎチャネル型トランジスタお
よび前記第３のｎチャネル型トランジスタの前記しきい
値電圧をそれぞれ０Ｖ近辺に設定する請求項１または２
記載のインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170605A JP2671808B2 (ja) | 1994-07-22 | 1994-07-22 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170605A JP2671808B2 (ja) | 1994-07-22 | 1994-07-22 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837457A JPH0837457A (ja) | 1996-02-06 |
| JP2671808B2 true JP2671808B2 (ja) | 1997-11-05 |
Family
ID=15907958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170605A Expired - Lifetime JP2671808B2 (ja) | 1994-07-22 | 1994-07-22 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671808B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094089A (en) * | 1998-03-06 | 2000-07-25 | Hewlett-Packard Company | Current limiting receiver with impedance/load matching for a powered down receiver chip |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2566064B2 (ja) * | 1991-01-17 | 1996-12-25 | 株式会社東芝 | 入出力バッファ回路 |
| JPH04329024A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | 入出力バッファ回路 |
-
1994
- 1994-07-22 JP JP6170605A patent/JP2671808B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0837457A (ja) | 1996-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970610 |