JPH06152376A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06152376A JPH06152376A JP4292771A JP29277192A JPH06152376A JP H06152376 A JPH06152376 A JP H06152376A JP 4292771 A JP4292771 A JP 4292771A JP 29277192 A JP29277192 A JP 29277192A JP H06152376 A JPH06152376 A JP H06152376A
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Abstract
(57)【要約】
【目的】 端子数を増すことなく、通常の電源範囲外の
電圧の印加を可能にする。 【構成】 クロック発生回路１と、第１の電源より高い
電位又は第２の電源より低い電位のいずれか一方を出力
する第１の回路２と、入出力回路３ｉと、入出力端子Ｏ
ＵＴを備えている。この入出力回路３ｉは、第１の電源
と第２の電源との間に直列に接続される、第１導電型の
第１及び第２のＭＯＳトランジスタ並びに第２導電型の
第３のＭＯＳトランジスタを有し、第１のＭＯＳトラン
ジスタのゲートにデータ信号が入力され、第２のＭＯＳ
トランジタのゲートには第１の回路の出力信号が入力さ
れ、第３のＭＯＳトランジスタのゲートには第２の制御
信号が入力され、第２のＭＯＳトランジスタの基板電位
は第２の制御信号の反転レベルであり、入出力端子は、
入出力回路の第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタの接続点に接続される。
電圧の印加を可能にする。 【構成】 クロック発生回路１と、第１の電源より高い
電位又は第２の電源より低い電位のいずれか一方を出力
する第１の回路２と、入出力回路３ｉと、入出力端子Ｏ
ＵＴを備えている。この入出力回路３ｉは、第１の電源
と第２の電源との間に直列に接続される、第１導電型の
第１及び第２のＭＯＳトランジスタ並びに第２導電型の
第３のＭＯＳトランジスタを有し、第１のＭＯＳトラン
ジスタのゲートにデータ信号が入力され、第２のＭＯＳ
トランジタのゲートには第１の回路の出力信号が入力さ
れ、第３のＭＯＳトランジスタのゲートには第２の制御
信号が入力され、第２のＭＯＳトランジスタの基板電位
は第２の制御信号の反転レベルであり、入出力端子は、
入出力回路の第１のＭＯＳトランジスタと第２のＭＯＳ
トランジスタの接続点に接続される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するものである。
するものである。
【０００２】
【従来の技術】従来の半導体集積回路装置に使用される
入出力回路としては、ＣＭＯＳタイプと、片チャンネル
オープンドレインタイプがある。これらのタイプの入出
力回路を図７乃至図９を参照して説明するが、以下の説
明においては半導体集積回路装置に供給される電源とし
ては二種類あるものとし、接地電源をＧＮＤ、接地電源
より高い電源（駆動電源）をＶDDとする。
入出力回路としては、ＣＭＯＳタイプと、片チャンネル
オープンドレインタイプがある。これらのタイプの入出
力回路を図７乃至図９を参照して説明するが、以下の説
明においては半導体集積回路装置に供給される電源とし
ては二種類あるものとし、接地電源をＧＮＤ、接地電源
より高い電源（駆動電源）をＶDDとする。
【０００３】図７にＣＭＯＳタイプの入出力回路の構成
を示す。この入出力回路は駆動電源ＶDDと接地電源ＧＮ
Ｄの間にＰ型ＭＯＳトランジスタ７１とＮ型ＭＯＳトラ
ンジスタ７２を直列接続し、これらのトランジスタの接
続点と抵抗Ｒを介して接続された端子ＯＵＴを集積回路
装置外との接続用入出力端子とする。図７において、信
号Ａ１，Ａ２は各々トランジスタ７１，７２のゲート入
力であり、信号Ｉ1 は入出力端子ＯＵＴより集積回路装
置内に入力される信号である。この図７に示す入出力回
路において、入力機能を行なわせる場合は、信号Ａ１，
Ａ２のレベルが各々ＶDD、ＧＮＤ、すなわちトランジス
タ７１，７２をともにＯＦＦさせ、半導体集積回路装置
外より入出力端子ＯＵＴに任意の電圧を印加する。この
時、入出力端子ＯＵＴに印加される電圧が駆動電源電圧
ＶDDと接地電源電圧ＧＮＤの間の値であれば問題ない。
しかし、駆動電源電圧ＶDDレベルより高い電圧、又は接
地電源電圧ＧＮＤレベルよりも低い電圧が入出力端子Ｏ
ＵＴに印加される場合は、図７に示すように寄生的に形
成されるＰＮ接合Ｄｉ又はＤｊが順バイアスとなる。例
えば、入出力端子ＯＵＴにＶDDレベル以上の電圧を印加
した場合、図８に示すように端子ＯＵＴに接続されてい
るＰ型拡散層１０１Ａと、駆動電源ＶDDに接続されてい
るＮ型基板１１１にＰＮ接合Ｄｉが形成され、ＧＮＤレ
ベル以下の電圧を印加した場合、接地電源ＧＮＤに接続
されているＰウェル層１１０と端子ＯＵＴに接続されて
いるＮ型拡散１０２ＡにＰＮ接合Ｄｊが形成され、各
々、順方向バイアスが印加される。そしてこのバイアス
がＰＮ接合の順方向のしきい値を超えると、直流電流が
流れ、素子破壊につながるおそれがある。
を示す。この入出力回路は駆動電源ＶDDと接地電源ＧＮ
Ｄの間にＰ型ＭＯＳトランジスタ７１とＮ型ＭＯＳトラ
ンジスタ７２を直列接続し、これらのトランジスタの接
続点と抵抗Ｒを介して接続された端子ＯＵＴを集積回路
装置外との接続用入出力端子とする。図７において、信
号Ａ１，Ａ２は各々トランジスタ７１，７２のゲート入
力であり、信号Ｉ1 は入出力端子ＯＵＴより集積回路装
置内に入力される信号である。この図７に示す入出力回
路において、入力機能を行なわせる場合は、信号Ａ１，
Ａ２のレベルが各々ＶDD、ＧＮＤ、すなわちトランジス
タ７１，７２をともにＯＦＦさせ、半導体集積回路装置
外より入出力端子ＯＵＴに任意の電圧を印加する。この
時、入出力端子ＯＵＴに印加される電圧が駆動電源電圧
ＶDDと接地電源電圧ＧＮＤの間の値であれば問題ない。
しかし、駆動電源電圧ＶDDレベルより高い電圧、又は接
地電源電圧ＧＮＤレベルよりも低い電圧が入出力端子Ｏ
ＵＴに印加される場合は、図７に示すように寄生的に形
成されるＰＮ接合Ｄｉ又はＤｊが順バイアスとなる。例
えば、入出力端子ＯＵＴにＶDDレベル以上の電圧を印加
した場合、図８に示すように端子ＯＵＴに接続されてい
るＰ型拡散層１０１Ａと、駆動電源ＶDDに接続されてい
るＮ型基板１１１にＰＮ接合Ｄｉが形成され、ＧＮＤレ
ベル以下の電圧を印加した場合、接地電源ＧＮＤに接続
されているＰウェル層１１０と端子ＯＵＴに接続されて
いるＮ型拡散１０２ＡにＰＮ接合Ｄｊが形成され、各
々、順方向バイアスが印加される。そしてこのバイアス
がＰＮ接合の順方向のしきい値を超えると、直流電流が
流れ、素子破壊につながるおそれがある。
【０００４】又、入力信号Ａ１，Ａ２のレベルが各々Ｇ
ＮＤレベルである場合、トランジスタ７１がＯＮ、トラ
ンジスタ７２がＯＦＦとなり、端子ＯＵＴにはＶDDレベ
ルが出力される。この場合、抵抗Ｒをプルアップ回路と
して端子ＯＵＴよりＧＮＤレベルを印加することができ
る。ただし、ＧＮＤレベルより低い電圧を端子ＯＵＴに
印加して、電源ＶDDに接続されているトランジスタ７１
のＯＮ抵抗と、入力保護抵抗Ｒとの分圧比で信号Ｉ1 が
ＧＮＤレベルより低い電圧となった場合には上述の問題
点がある。
ＮＤレベルである場合、トランジスタ７１がＯＮ、トラ
ンジスタ７２がＯＦＦとなり、端子ＯＵＴにはＶDDレベ
ルが出力される。この場合、抵抗Ｒをプルアップ回路と
して端子ＯＵＴよりＧＮＤレベルを印加することができ
る。ただし、ＧＮＤレベルより低い電圧を端子ＯＵＴに
印加して、電源ＶDDに接続されているトランジスタ７１
のＯＮ抵抗と、入力保護抵抗Ｒとの分圧比で信号Ｉ1 が
ＧＮＤレベルより低い電圧となった場合には上述の問題
点がある。
【０００５】しかし、最近の半導体集積回路装置におい
ては、駆動電源電位ＶDDよりも高電位又は接地電源電位
ＧＮＤレベルよりも低電位で使用する、通常電源電圧の
範囲を越える周辺機器（例えば、蛍光管、プリンタ）を
直接駆動する等、半導体集積回路装置の電源範囲と異な
る電源で動作する周辺機器を駆動させて、半導体集積回
路装置外のインタフェースの部品数を減らす要求が多
い。しかし、外部から通常電源範囲外の電圧が図７の端
子ＯＵＴに印加される場合には、上述の寄生ダイオード
が形成されるため、ＣＭＯＳタイプの入出力回路は使用
できない。
ては、駆動電源電位ＶDDよりも高電位又は接地電源電位
ＧＮＤレベルよりも低電位で使用する、通常電源電圧の
範囲を越える周辺機器（例えば、蛍光管、プリンタ）を
直接駆動する等、半導体集積回路装置の電源範囲と異な
る電源で動作する周辺機器を駆動させて、半導体集積回
路装置外のインタフェースの部品数を減らす要求が多
い。しかし、外部から通常電源範囲外の電圧が図７の端
子ＯＵＴに印加される場合には、上述の寄生ダイオード
が形成されるため、ＣＭＯＳタイプの入出力回路は使用
できない。
【０００６】次に、外部から通常電源電圧の範囲を越え
る電圧を入力するため、Ｐ型又はＮ型のＭＯＳドレイン
端子を外部入出力端子とした、片チャンネルオープンド
レインタイプ入出力回路の説明をする。図９にこのタイ
プの回路の一例を示す。Ｐ型ＭＯＳ９１のソース端子を
ＶDDとし、ドレイン端子を外部入出力端子ＯＵＴに接続
されている。図９に示した回路では、外部入出力端子Ｏ
ＵＴにＧＮＤレベルより低い電圧を印加しても、図７に
示すような、ＰＮ接合Ｄｊが形成されず、入出力端子Ｏ
ＵＴに印加できる電圧はＶDD以下であればよいことにな
る。
る電圧を入力するため、Ｐ型又はＮ型のＭＯＳドレイン
端子を外部入出力端子とした、片チャンネルオープンド
レインタイプ入出力回路の説明をする。図９にこのタイ
プの回路の一例を示す。Ｐ型ＭＯＳ９１のソース端子を
ＶDDとし、ドレイン端子を外部入出力端子ＯＵＴに接続
されている。図９に示した回路では、外部入出力端子Ｏ
ＵＴにＧＮＤレベルより低い電圧を印加しても、図７に
示すような、ＰＮ接合Ｄｊが形成されず、入出力端子Ｏ
ＵＴに印加できる電圧はＶDD以下であればよいことにな
る。
【０００７】しかし、出力回路として見た場合ＧＮＤレ
ベルが出力されない。すなわち、ＶDDレベルと、ＧＮＤ
レベルとを出力するＣＭＯＳ出力端子としての機能が満
たされない。
ベルが出力されない。すなわち、ＶDDレベルと、ＧＮＤ
レベルとを出力するＣＭＯＳ出力端子としての機能が満
たされない。
【０００８】
【発明が解決しようとする課題】近年、集積回路装置に
おいて、システムの大規模化、多機能化が進み、このた
め、集積回路装置を出荷する際の信頼性評価テスト回路
を、集積回路装置に組み込んでいるが、このテスト回路
が複雑化し、またテストを行なうための入出力端子数が
増加しつつある。
おいて、システムの大規模化、多機能化が進み、このた
め、集積回路装置を出荷する際の信頼性評価テスト回路
を、集積回路装置に組み込んでいるが、このテスト回路
が複雑化し、またテストを行なうための入出力端子数が
増加しつつある。
【０００９】外部接続用端子数の増加はチップ面積の増
大につながるため、本来の機能用端子の一部を時分割に
使用して、テスト時には、テスト回路の入出力用端子と
して用い、外部端子数の低減をはかってきた。
大につながるため、本来の機能用端子の一部を時分割に
使用して、テスト時には、テスト回路の入出力用端子と
して用い、外部端子数の低減をはかってきた。
【００１０】ところが、前述した片チャンネルオープン
ドレイン端子をテスト回路の入出力用端子として使用す
る場合、入力端子としての使用は可能であるが、ＶDDレ
ベル、ＧＮＤレベルを出力させて判定するテスト用出力
端子としての使用が不可能である。特に片チャンネルオ
ープンドレイン端子を数多く有する集積回路装置、例え
ば、蛍光表示管駆動回路を内蔵したＣＰＵ等では、片チ
ャンネルオープンドレイン端子が集積回路装置の全端子
の８割以上を占める為、テスト用端子の追加が余儀なく
され、チップ面積の増大等を招いていた。
ドレイン端子をテスト回路の入出力用端子として使用す
る場合、入力端子としての使用は可能であるが、ＶDDレ
ベル、ＧＮＤレベルを出力させて判定するテスト用出力
端子としての使用が不可能である。特に片チャンネルオ
ープンドレイン端子を数多く有する集積回路装置、例え
ば、蛍光表示管駆動回路を内蔵したＣＰＵ等では、片チ
ャンネルオープンドレイン端子が集積回路装置の全端子
の８割以上を占める為、テスト用端子の追加が余儀なく
され、チップ面積の増大等を招いていた。
【００１１】周辺機器に応じて、片チャンネルオープン
ドレイン端子とＣＭＯＳ出力端子の使い分けを行ないた
い場合、従来技術では、出力をＣＭＯＳとして形成し、
片チャンネルオープンドレイン選択時に使用しないチャ
ンネル素子のドレイン配線をマスク上で切り離す等の手
法により実現していた。しかし、この場合、切り離しに
専用マスクを必要とする他、二種類のチップを作成する
ため一方の在庫がなくなっても他方でカバーすることが
できないという不具合があった。すなわちユーザーにと
っても周辺機器によって、チップの使い分けを必要とす
る不具合点がある。
ドレイン端子とＣＭＯＳ出力端子の使い分けを行ないた
い場合、従来技術では、出力をＣＭＯＳとして形成し、
片チャンネルオープンドレイン選択時に使用しないチャ
ンネル素子のドレイン配線をマスク上で切り離す等の手
法により実現していた。しかし、この場合、切り離しに
専用マスクを必要とする他、二種類のチップを作成する
ため一方の在庫がなくなっても他方でカバーすることが
できないという不具合があった。すなわちユーザーにと
っても周辺機器によって、チップの使い分けを必要とす
る不具合点がある。
【００１２】本発明は上記事情を考慮してなされたもの
であって、端子数を増すことなく、この端子に通常の電
源範囲外の電圧を印加することのできる入出力回路を有
する半導体集積回路装置を提供することを目的とする。
であって、端子数を増すことなく、この端子に通常の電
源範囲外の電圧を印加することのできる入出力回路を有
する半導体集積回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明による半導体集積
回路装置は、第１の制御信号に基づいてクロック信号を
発生するクロック発生回路と、第１の電源と、この第１
の電源の電位より低い第２の電源によって駆動され、前
記第１の制御信号及びクロック信号に基づいて第１の電
源より高い電位又は第２の電源より低い電位のいずれか
一方の電位レベルの信号を出力する第１の回路と、前記
第１の電源と第２の電源との間に直列に接続される、第
１導電型の第１及び第２のＭＯＳトランジスタ並びに第
２導電型の第３のＭＯＳトランジスタを有し、前記第１
のＭＯＳトランジスタのゲートにデータ信号が入力さ
れ、前記第２のＭＯＳトランジタのゲートには前記第１
の回路の出力信号が入力され、前記第３のＭＯＳトラン
ジスタのゲートには第２の制御信号が入力され、第２の
ＭＯＳトランジスタの基板電位は前記第２の制御信号の
反転レベルである入出力回路と、この入出力回路の第１
のＭＯＳトランジスタと第２のＭＯＳトランジスタの接
続点に接続される入出力端子と、を備えていることを特
徴とする。
回路装置は、第１の制御信号に基づいてクロック信号を
発生するクロック発生回路と、第１の電源と、この第１
の電源の電位より低い第２の電源によって駆動され、前
記第１の制御信号及びクロック信号に基づいて第１の電
源より高い電位又は第２の電源より低い電位のいずれか
一方の電位レベルの信号を出力する第１の回路と、前記
第１の電源と第２の電源との間に直列に接続される、第
１導電型の第１及び第２のＭＯＳトランジスタ並びに第
２導電型の第３のＭＯＳトランジスタを有し、前記第１
のＭＯＳトランジスタのゲートにデータ信号が入力さ
れ、前記第２のＭＯＳトランジタのゲートには前記第１
の回路の出力信号が入力され、前記第３のＭＯＳトラン
ジスタのゲートには第２の制御信号が入力され、第２の
ＭＯＳトランジスタの基板電位は前記第２の制御信号の
反転レベルである入出力回路と、この入出力回路の第１
のＭＯＳトランジスタと第２のＭＯＳトランジスタの接
続点に接続される入出力端子と、を備えていることを特
徴とする。
【００１４】
【作用】このように構成された本発明による半導体集積
回路装置によれば、第１の電源と第２の電源との間に第
１，第２，第３のＭＯＳトランジスタが直列に接続さ
れ、第２のＭＯＳトランジスタのゲートに第１の回路の
出力信号が印加され、第３のＭＯＳトランジスタのゲー
トに第２の制御信号が印加され、第２のＭＯＳトランジ
スタの基板電位は第２の制御信号の反転レベルとなって
いる。これにより本発明にかかる入出力回路において
は、第３のＭＯＳトランジスタのゲート入力を反転させ
て第２のＭＯＳトランジスタの基板電位とすることによ
って寄生順方向ダイオードの発生を防止でき、ＣＭＯＳ
タイプと片チャンネルオープンドレインタイプを共用す
ることができる。したがって端子数を増すことなく、通
常の電源範囲外の電圧を印加することができる。
回路装置によれば、第１の電源と第２の電源との間に第
１，第２，第３のＭＯＳトランジスタが直列に接続さ
れ、第２のＭＯＳトランジスタのゲートに第１の回路の
出力信号が印加され、第３のＭＯＳトランジスタのゲー
トに第２の制御信号が印加され、第２のＭＯＳトランジ
スタの基板電位は第２の制御信号の反転レベルとなって
いる。これにより本発明にかかる入出力回路において
は、第３のＭＯＳトランジスタのゲート入力を反転させ
て第２のＭＯＳトランジスタの基板電位とすることによ
って寄生順方向ダイオードの発生を防止でき、ＣＭＯＳ
タイプと片チャンネルオープンドレインタイプを共用す
ることができる。したがって端子数を増すことなく、通
常の電源範囲外の電圧を印加することができる。
【００１５】
【実施例】本発明による半導体集積回路装置の第１の実
施例の構成を図１に示す。この実施例の半導体集積回路
装置は、クロック発生回路１と、負電源発生回路２と、
入出力回路３1 ，…，３n と、入出力端ＯＵＴ1 ，…，
ＯＵＴn とを備えている。クロック発生回路１は、制御
信号Ｈに基づいて、この制御信号Ｈの反転信号バーＨ
と、クロック信号φを発生する。このクロック発生回路
１は、例えば図３（ａ）に示すようなリング型と、図３
（ｂ）に示すようなＣＲ型がある。リング型のクロック
発生回路は、縦続接続されたＮＯＲゲート１ａ及びイン
バータ１ｂ，１ｃ，１ｄ，１ｅと、インバータ１ｆとを
有している。ＮＯＲゲート１ａの一方の入力端には制御
信号Ｈが入力され、他方の入力端には最終段のインバー
タ１ｅの出力φが入力される。又、インバータ１ｆの入
力端に制御信号Ｈが入力される。そして、インバータ１
ｅの出力端からクロック信号φが出力され、インバータ
１ｆの出力端から制御信号Ｈの反転信号バーＨが出力さ
れる。
施例の構成を図１に示す。この実施例の半導体集積回路
装置は、クロック発生回路１と、負電源発生回路２と、
入出力回路３1 ，…，３n と、入出力端ＯＵＴ1 ，…，
ＯＵＴn とを備えている。クロック発生回路１は、制御
信号Ｈに基づいて、この制御信号Ｈの反転信号バーＨ
と、クロック信号φを発生する。このクロック発生回路
１は、例えば図３（ａ）に示すようなリング型と、図３
（ｂ）に示すようなＣＲ型がある。リング型のクロック
発生回路は、縦続接続されたＮＯＲゲート１ａ及びイン
バータ１ｂ，１ｃ，１ｄ，１ｅと、インバータ１ｆとを
有している。ＮＯＲゲート１ａの一方の入力端には制御
信号Ｈが入力され、他方の入力端には最終段のインバー
タ１ｅの出力φが入力される。又、インバータ１ｆの入
力端に制御信号Ｈが入力される。そして、インバータ１
ｅの出力端からクロック信号φが出力され、インバータ
１ｆの出力端から制御信号Ｈの反転信号バーＨが出力さ
れる。
【００１６】一方、ＣＲ型のクロック発生回路は、縦続
接続されたＮＯＲゲート１ａ及びインバータ１ｂ，１
ｃ，１ｄ，１ｅと、コンデンサＣ１と、抵抗Ｒ１と、イ
ンバータ１ｆとを有している。コンデンサＣ１はＮＯＲ
ゲート１ａ及びインバータ１ｂからなる直列回路と並列
に接続され、抵抗Ｒ１はＮＯＲゲート１ａ及びインバー
タ１ｂ，１ｃからなる直列回路と並列に接続されてい
る。そして、ＮＯＲゲート１ａ及びインバータ１ｆの各
々の入力端に制御信号Ｈが入力され、インバータ１ｅの
出力端からクロック信号φが発生されるとともに、イン
バータ１ｆの出力端から制御信号Ｈの反転信号バーＨが
出力される。したがって、クロック発生回路１は制御信
号ＨがＶDDレベル（論理“１”レベル）のときその出力
信号φはＧＮＤレベル（論理“０”レベル）となり、制
御信号ＨがＧＮＤレベルのときその出力信号φはクロッ
ク信号となる。
接続されたＮＯＲゲート１ａ及びインバータ１ｂ，１
ｃ，１ｄ，１ｅと、コンデンサＣ１と、抵抗Ｒ１と、イ
ンバータ１ｆとを有している。コンデンサＣ１はＮＯＲ
ゲート１ａ及びインバータ１ｂからなる直列回路と並列
に接続され、抵抗Ｒ１はＮＯＲゲート１ａ及びインバー
タ１ｂ，１ｃからなる直列回路と並列に接続されてい
る。そして、ＮＯＲゲート１ａ及びインバータ１ｆの各
々の入力端に制御信号Ｈが入力され、インバータ１ｅの
出力端からクロック信号φが発生されるとともに、イン
バータ１ｆの出力端から制御信号Ｈの反転信号バーＨが
出力される。したがって、クロック発生回路１は制御信
号ＨがＶDDレベル（論理“１”レベル）のときその出力
信号φはＧＮＤレベル（論理“０”レベル）となり、制
御信号ＨがＧＮＤレベルのときその出力信号φはクロッ
ク信号となる。
【００１７】次に、負電源発生回路２は図４に示すよう
に、クロック信号φ及び信号バーＨに基づいて信号Ｓを
出力するものであり、例えばＰチャネルトランジスタ及
びＮチャネルトランジスタからなるＣＭＯＳインバータ
と、Ｐチャネルトランジスタ２ｃ，２ｄ，２ｆと、イン
バータ２ｅと、コンデンサＣ２１，Ｃ２２とを備えてい
る。ＣＭＯＳインバータの入力端Ｆ０にはクロック信号
が入力され、出力端Ｆ１はコンデンサＣ２１の一端に接
続されている。またこのＣＭＯＳインバータのトランジ
スタ２ａのソースには駆動電源電圧ＶDDが印加され、ト
ランジスタ２ｂのソースには接地電源電圧ＧＮＤが印加
されている。トランジスタ２ｃ，２ｄは縦続接続され、
その接続点Ｆ２はコンデンサＣ２１の他端に接続され
る。トランジスタ２ｃのドレインに接地電源電圧ＧＮＤ
が印加される。そして、トランジスタ２ｃのゲートはト
ランジスタ２ｃのドレインに接続され、トランジスタ２
ｄのゲートはトランジスタ２ｄのドレインに接続されて
いる。インバータ２ｅの入力端に制御信号バーＨが入力
され、出力端はトランジスタ２ｄのバックゲートに接続
されている。トランジスタ２ｆのソースは駆動電源電圧
ＶDDが印加され、ゲートは制御信号バーＨが印加され、
ドレインＦ３はコンデンサＣ２２の一端に接続されてい
る。トランジスタ２ｄのソースはトランジスタ２ｆのド
レインＦ３に接続され、この接続点Ｆ３から負電源発生
回路２の出力Ｓが出力される。なお、コンデンサＣ２２
の他端は接地電源電圧ＧＮＤが印加されている。
に、クロック信号φ及び信号バーＨに基づいて信号Ｓを
出力するものであり、例えばＰチャネルトランジスタ及
びＮチャネルトランジスタからなるＣＭＯＳインバータ
と、Ｐチャネルトランジスタ２ｃ，２ｄ，２ｆと、イン
バータ２ｅと、コンデンサＣ２１，Ｃ２２とを備えてい
る。ＣＭＯＳインバータの入力端Ｆ０にはクロック信号
が入力され、出力端Ｆ１はコンデンサＣ２１の一端に接
続されている。またこのＣＭＯＳインバータのトランジ
スタ２ａのソースには駆動電源電圧ＶDDが印加され、ト
ランジスタ２ｂのソースには接地電源電圧ＧＮＤが印加
されている。トランジスタ２ｃ，２ｄは縦続接続され、
その接続点Ｆ２はコンデンサＣ２１の他端に接続され
る。トランジスタ２ｃのドレインに接地電源電圧ＧＮＤ
が印加される。そして、トランジスタ２ｃのゲートはト
ランジスタ２ｃのドレインに接続され、トランジスタ２
ｄのゲートはトランジスタ２ｄのドレインに接続されて
いる。インバータ２ｅの入力端に制御信号バーＨが入力
され、出力端はトランジスタ２ｄのバックゲートに接続
されている。トランジスタ２ｆのソースは駆動電源電圧
ＶDDが印加され、ゲートは制御信号バーＨが印加され、
ドレインＦ３はコンデンサＣ２２の一端に接続されてい
る。トランジスタ２ｄのソースはトランジスタ２ｆのド
レインＦ３に接続され、この接続点Ｆ３から負電源発生
回路２の出力Ｓが出力される。なお、コンデンサＣ２２
の他端は接地電源電圧ＧＮＤが印加されている。
【００１８】この負電源発生回路２の動作を図５のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
【００１９】まず制御信号ＨがＶDDレベルのとき、クロ
ック発生回路１の出力φはＧＮＤレベルであったことか
ら、ＣＭＯＳインバータの出力端Ｆ１はＶDDレベル、ま
た、Ｈの反転信号はＧＮＤレベルであることから、トラ
ンジスタ２ｆはＯＮし、出力信号ＳはＶDDとなる。この
とき、トランジスタ２ｄの基板電位は、インバータ２ｅ
の出力のＶDDレベルとなり、順方向ダイオードが形成さ
れることはない。
ック発生回路１の出力φはＧＮＤレベルであったことか
ら、ＣＭＯＳインバータの出力端Ｆ１はＶDDレベル、ま
た、Ｈの反転信号はＧＮＤレベルであることから、トラ
ンジスタ２ｆはＯＮし、出力信号ＳはＶDDとなる。この
とき、トランジスタ２ｄの基板電位は、インバータ２ｅ
の出力のＶDDレベルとなり、順方向ダイオードが形成さ
れることはない。
【００２０】次に制御信号ＨがＧＮＤレベルのときクロ
ック発生回路１の出力φはクロック信号となり、このク
ロック信号になった場合を図５のタイミングチャートの
各領域毎に説明する。
ック発生回路１の出力φはクロック信号となり、このク
ロック信号になった場合を図５のタイミングチャートの
各領域毎に説明する。
【００２１】領域（Ｉ）では、信号φがＧＮＤとなり、
ＣＭＯＳインバータの出力端Ｆ１はＶDD、接続点Ｆ２の
初期電圧はＧＮＤよりトランジスタ２ｃのしきい値電圧
分Ｖthp （＞０）だけ高い電圧である。なお、Ｓの初期
値を領域ＩではＧＮＤとしておく。
ＣＭＯＳインバータの出力端Ｆ１はＶDD、接続点Ｆ２の
初期電圧はＧＮＤよりトランジスタ２ｃのしきい値電圧
分Ｖthp （＞０）だけ高い電圧である。なお、Ｓの初期
値を領域ＩではＧＮＤとしておく。
【００２２】次の領域（II）では、信号φがＶDD、ＣＭ
ＯＳインバータの出力端Ｆ１はＧＮＤとなり、接続点Ｆ
２は容量素子Ｃ２１の電荷保存則により、領域Ｉで電位
差を保持しようとするため、−ＶDD＋２Ｖthp となる。
出力信号Ｓは、トランジスタ２ｄのしきい値電圧分のＶ
thp だけさらに高い電圧−ＶDD＋２Ｖthp となる。
ＯＳインバータの出力端Ｆ１はＧＮＤとなり、接続点Ｆ
２は容量素子Ｃ２１の電荷保存則により、領域Ｉで電位
差を保持しようとするため、−ＶDD＋２Ｖthp となる。
出力信号Ｓは、トランジスタ２ｄのしきい値電圧分のＶ
thp だけさらに高い電圧−ＶDD＋２Ｖthp となる。
【００２３】コンデンサＣ22はこの電圧（−ＶDD＋２Ｖ
thp ）を保持する働きをする。コンデンサＣ22に蓄えら
れた電荷は、集積回路装置内で消費される電流のために
次第になくなっていくが、クロック信号φにより、領域
Ｉ、領域IIをくり返し、領域IIの初期に充電を行なうた
め、電荷がなくなることはない。ここでＶthp ＝１Ｖ、
ＶDD＝５Ｖとするなら、出力信号Ｓは−３Ｖの電位とな
る。すなわちＧＮＤ（＝０Ｖ）より低い電圧を発生する
ことになる。
thp ）を保持する働きをする。コンデンサＣ22に蓄えら
れた電荷は、集積回路装置内で消費される電流のために
次第になくなっていくが、クロック信号φにより、領域
Ｉ、領域IIをくり返し、領域IIの初期に充電を行なうた
め、電荷がなくなることはない。ここでＶthp ＝１Ｖ、
ＶDD＝５Ｖとするなら、出力信号Ｓは−３Ｖの電位とな
る。すなわちＧＮＤ（＝０Ｖ）より低い電圧を発生する
ことになる。
【００２４】次に入出力回路３ｉ（ｉ＝１，…，ｎ）に
ついて説明する。これらの入出力回路３ｉ（ｉ＝１，
…，ｎ）は全て同じ構成となっており、例えば図６に示
すようにＡＮＤゲート３ａと、Ｐチャネルトランジスタ
３ｂ，３ｃと、Ｎチャネルトランジスタ３ｄと、インバ
ータ３ｅとを各々備えている。トランジスタ３ｂ，３
ｃ，３ｅは直列接続されている。トランジスタ３ｂのソ
ースは駆動電源電圧ＶDDが印加され、トランジスタ３ｄ
のソースは接地電源電圧ＧＮＤが印加されている。ＡＮ
Ｄゲート３ａの一方の入力端にはデータ信号Ｄが、他方
の入力端には制御信号Ｔが入力される。そしてＡＮＤゲ
ート３ａの出力端はトランジスタ３ｄのゲートとインバ
ータ３ｅの入力端に接続され、インバータ３ｅの出力端
はトランジスタ３ｃのバックゲートに接続されている。
トランジスタ３ｂのゲートにはデータ信号Ｄが入力さ
れ、トランジスタ３ｃのゲートには負電源発生回路２の
出力Ｓが入力されている。又トランジスタ３ｂと３ｃの
接続点６１に出力端子ＯＵＴｉが接続されている。
ついて説明する。これらの入出力回路３ｉ（ｉ＝１，
…，ｎ）は全て同じ構成となっており、例えば図６に示
すようにＡＮＤゲート３ａと、Ｐチャネルトランジスタ
３ｂ，３ｃと、Ｎチャネルトランジスタ３ｄと、インバ
ータ３ｅとを各々備えている。トランジスタ３ｂ，３
ｃ，３ｅは直列接続されている。トランジスタ３ｂのソ
ースは駆動電源電圧ＶDDが印加され、トランジスタ３ｄ
のソースは接地電源電圧ＧＮＤが印加されている。ＡＮ
Ｄゲート３ａの一方の入力端にはデータ信号Ｄが、他方
の入力端には制御信号Ｔが入力される。そしてＡＮＤゲ
ート３ａの出力端はトランジスタ３ｄのゲートとインバ
ータ３ｅの入力端に接続され、インバータ３ｅの出力端
はトランジスタ３ｃのバックゲートに接続されている。
トランジスタ３ｂのゲートにはデータ信号Ｄが入力さ
れ、トランジスタ３ｃのゲートには負電源発生回路２の
出力Ｓが入力されている。又トランジスタ３ｂと３ｃの
接続点６１に出力端子ＯＵＴｉが接続されている。
【００２５】次にこの入出力回路３ｉ（ｉ＝１，…，
ｎ）の動作を説明する。この入出力回路３ｉは、トラン
ジスタ３ｃをＯＮさせることによってＣＭＯＳタイプの
出力回路となり、トランジスタ３ｃをＯＦＦすることに
よってＰチャネルオープンドレインタイプの入力回路と
なる。
ｎ）の動作を説明する。この入出力回路３ｉは、トラン
ジスタ３ｃをＯＮさせることによってＣＭＯＳタイプの
出力回路となり、トランジスタ３ｃをＯＦＦすることに
よってＰチャネルオープンドレインタイプの入力回路と
なる。
【００２６】まず、ＣＭＯＳタイプの出力回路としての
動作を説明する。
動作を説明する。
【００２７】出力回路のときには、まず、制御信号Ｈが
ＧＮＤレベルにして、クロック発生回路１の出力信号φ
にクロックを発生させ、負電源発生回路２の出力信号Ｓ
にＧＮＤレベルより低い電圧を供給する。ここで制御信
号ＴをＶDDレベルとする。
ＧＮＤレベルにして、クロック発生回路１の出力信号φ
にクロックを発生させ、負電源発生回路２の出力信号Ｓ
にＧＮＤレベルより低い電圧を供給する。ここで制御信
号ＴをＶDDレベルとする。
【００２８】データ信号ＤがＶDDとするとＡＮＤゲート
３ａの出力はＶDDとなり、これによりトランジスタ３ｄ
がＯＮし、トランジスタ３ｃと３ｄの接続点はＧＮＤレ
ベルとなる。トランジスタ３ｃのゲート入力はＧＮＤレ
ベルより低い電圧、基板電位はＧＮＤのためＯＮし、出
力端子ＯＵＴｉ（ｉ＝１，…，ｎ）にはＧＮＤレベルが
出力される。
３ａの出力はＶDDとなり、これによりトランジスタ３ｄ
がＯＮし、トランジスタ３ｃと３ｄの接続点はＧＮＤレ
ベルとなる。トランジスタ３ｃのゲート入力はＧＮＤレ
ベルより低い電圧、基板電位はＧＮＤのためＯＮし、出
力端子ＯＵＴｉ（ｉ＝１，…，ｎ）にはＧＮＤレベルが
出力される。
【００２９】データ信号ＤがＧＮＤレベルとすると、ト
ランジスタ３ｂはＯＮ、トランジスタ３ｄはＯＦＦとな
る。このためトランジスタ３ｃがＯＮする。ただし順方
向ダイオードができないよう、ＰＭ１２の基板電位はＩ
ＮＶ１１の出力によりＶDDにするようにしている。
ランジスタ３ｂはＯＮ、トランジスタ３ｄはＯＦＦとな
る。このためトランジスタ３ｃがＯＮする。ただし順方
向ダイオードができないよう、ＰＭ１２の基板電位はＩ
ＮＶ１１の出力によりＶDDにするようにしている。
【００３０】すなわちトランジスタ３ｃのゲート入力に
ＧＮＤレベルよりも低い電圧を印加しインバータ３ｅに
より基板バイアスをコントロールしているため、トラン
ジスタ３ｃはＯＮし、トランジスタ３ｂと３ｄとで構成
されるＣＭＯＳインバータ回路と同じ動作が可能であ
る。
ＧＮＤレベルよりも低い電圧を印加しインバータ３ｅに
より基板バイアスをコントロールしているため、トラン
ジスタ３ｃはＯＮし、トランジスタ３ｂと３ｄとで構成
されるＣＭＯＳインバータ回路と同じ動作が可能であ
る。
【００３１】次に、Ｐチャネルオープンドレインタイプ
の入出力回路としての動作を説明する。Ｐチャネルオー
プンドレインのときは、制御信号ＨをＶDDレベルとし、
クロック発生回路１の出力信号φはＧＮＤレベル、負電
源発生回路２の出力Ｓは、トランジスタ２ｆがＯＮし、
トランジスタ２ｄの基板バイアスのコントロールするこ
とによって、順方向ダイオードが発生することなく、Ｖ
DDレベルが出力される。このため、トランジスタ３ｃは
ＯＦＦし、トランジスタ３ｄのＯＮ，ＯＦＦにかかわる
ことなくＰチャネルオープンドレインタイプとなる。ま
た、制御信号ＴをＧＮＤレベルにしてやればトランジス
タ３ｃの基板電位はＶDDレベルになり、順方向ダイオー
ドが発生しない。すなわち出力端子ＯＵＴｉにＧＮＤレ
ベルより低い電圧を印加しても順方向ダイオードが発生
しないことになる。ここで、制御信号Ｔについては制御
信号Ｈの反転信号としても同じ結果が得られる。
の入出力回路としての動作を説明する。Ｐチャネルオー
プンドレインのときは、制御信号ＨをＶDDレベルとし、
クロック発生回路１の出力信号φはＧＮＤレベル、負電
源発生回路２の出力Ｓは、トランジスタ２ｆがＯＮし、
トランジスタ２ｄの基板バイアスのコントロールするこ
とによって、順方向ダイオードが発生することなく、Ｖ
DDレベルが出力される。このため、トランジスタ３ｃは
ＯＦＦし、トランジスタ３ｄのＯＮ，ＯＦＦにかかわる
ことなくＰチャネルオープンドレインタイプとなる。ま
た、制御信号ＴをＧＮＤレベルにしてやればトランジス
タ３ｃの基板電位はＶDDレベルになり、順方向ダイオー
ドが発生しない。すなわち出力端子ＯＵＴｉにＧＮＤレ
ベルより低い電圧を印加しても順方向ダイオードが発生
しないことになる。ここで、制御信号Ｔについては制御
信号Ｈの反転信号としても同じ結果が得られる。
【００３２】これまでは、ＣＭＯＳタイプと、Ｐチャネ
ルオープンドレインタイプとの共用回路について述べた
が、Ｐ型トランジスタとＮ型トランジスタとを変えて、
負電源発生回路２をＶDDより高い電源回路にすることに
よりＣＭＯＳタイプとＮチャネルオープンドレインタイ
プとの共用回路にすることは容易である。
ルオープンドレインタイプとの共用回路について述べた
が、Ｐ型トランジスタとＮ型トランジスタとを変えて、
負電源発生回路２をＶDDより高い電源回路にすることに
よりＣＭＯＳタイプとＮチャネルオープンドレインタイ
プとの共用回路にすることは容易である。
【００３３】以上、説明したように、第１の実施例によ
れば、片チャネルオープンドレインの入出力回路であ
り、またＣＭＯＳタイプの出力が可能な入出力回路を有
する半導体集積回路装置を提供することができる。
れば、片チャネルオープンドレインの入出力回路であ
り、またＣＭＯＳタイプの出力が可能な入出力回路を有
する半導体集積回路装置を提供することができる。
【００３４】このため、上記入出力回路に通常の電源範
囲外の電圧を印加することができるとともに、片チャネ
ルオープンドレイン端子を数多く必要とする集積回路装
置において、テスト用にＶDDレベル、ＧＮＤレベルを出
力して判定するＣＭＯＳ出力専用端子を増設する必要が
なくなった。よって、端子数は増えずチップ面積も従来
通りで良いという利点がある。
囲外の電圧を印加することができるとともに、片チャネ
ルオープンドレイン端子を数多く必要とする集積回路装
置において、テスト用にＶDDレベル、ＧＮＤレベルを出
力して判定するＣＭＯＳ出力専用端子を増設する必要が
なくなった。よって、端子数は増えずチップ面積も従来
通りで良いという利点がある。
【００３５】また１つのチップでＣＭＯＳ回路とオープ
ンドレイン回路とを兼用できるため、ユーザーにとって
は、周辺機器の接続方法の如何にかかわらず、１つのチ
ップを購入すればよいメリットがあり、メーカ側も１つ
のチップを作ればよい。
ンドレイン回路とを兼用できるため、ユーザーにとって
は、周辺機器の接続方法の如何にかかわらず、１つのチ
ップを購入すればよいメリットがあり、メーカ側も１つ
のチップを作ればよい。
【００３６】次に本発明による半導体集積回路装置の第
２の実施例の構成を図２に示す。この実施例の半導体集
積回路装置は図１に示す第１の実施例において、入出力
回路３1 ，…，３n の代わりに入出力回路４1 ，…，４
n を設けたものである、各入出力回路４ｉ（ｉ＝１，
…，ｎ）は全て同じ構成となっており、Ｐチャネルトラ
ンジスタ４ａ，４ｂと、Ｎチャネルトランジスタ４ｃ
と、インバータ４ｄとを各々備えている。トランジスタ
４ａ，４ｂ，４ｃは直列に接続され、トランジスタ４ａ
のソースには駆動電源電圧ＶDDが印加され、トランジス
タ４ｃのソースには接地電源電圧ＧＮＤが印加されてい
る。又、トランジスタ４ａのゲートにはデータ信号Ｄｉ
が入力され、トランジスタ４ｂのゲートには負電源発生
回路の出力信号Ｓが入力され、トランジスタ４ｃのゲー
トには制御信号Ｅｉが入力されている。又、インバータ
４ｄの入力端には制御信号Ｅｉが入力され、出力端はト
ランジスタ４ｂのバックゲートに接続されている。
２の実施例の構成を図２に示す。この実施例の半導体集
積回路装置は図１に示す第１の実施例において、入出力
回路３1 ，…，３n の代わりに入出力回路４1 ，…，４
n を設けたものである、各入出力回路４ｉ（ｉ＝１，
…，ｎ）は全て同じ構成となっており、Ｐチャネルトラ
ンジスタ４ａ，４ｂと、Ｎチャネルトランジスタ４ｃ
と、インバータ４ｄとを各々備えている。トランジスタ
４ａ，４ｂ，４ｃは直列に接続され、トランジスタ４ａ
のソースには駆動電源電圧ＶDDが印加され、トランジス
タ４ｃのソースには接地電源電圧ＧＮＤが印加されてい
る。又、トランジスタ４ａのゲートにはデータ信号Ｄｉ
が入力され、トランジスタ４ｂのゲートには負電源発生
回路の出力信号Ｓが入力され、トランジスタ４ｃのゲー
トには制御信号Ｅｉが入力されている。又、インバータ
４ｄの入力端には制御信号Ｅｉが入力され、出力端はト
ランジスタ４ｂのバックゲートに接続されている。
【００３７】この第２の実施例の半導体集積回路装置も
第１の実施例と同様の効果を有することは言うまでもな
い。
第１の実施例と同様の効果を有することは言うまでもな
い。
【００３８】
【発明の効果】本発明によれば、端子数を増すことな
く、この端子に通常の電源範囲外の電圧を印加すること
のできる入出力回路を有する半導体集積回路装置を得る
ことができる。
く、この端子に通常の電源範囲外の電圧を印加すること
のできる入出力回路を有する半導体集積回路装置を得る
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示すブロック
図。
図。
【図２】本発明の第２の実施例の構成を示すブロック
図。
図。
【図３】本発明にかかるクロック発生回路の具体例を示
す回路図。
す回路図。
【図４】本発明にかかる負電源発生回路の具体例を示す
回路図。
回路図。
【図５】図４に示す負電源発生回路の具体例を示すタイ
ミングチャート。
ミングチャート。
【図６】本発明にかかる入出力回路の具体例を示すタイ
ミングチャート。
ミングチャート。
【図７】従来のＣＭＯＳタイプの入出力回路の回路図。
【図８】従来の入出力回路の製造断面図。
【図９】従来の片チャネルオープンドレインタイプの入
出力回路の回路図。
出力回路の回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小 林 利 明 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (2)
- 【請求項１】第１の制御信号に基づいてクロック信号を
発生するクロック発生回路と、 第１の電源と、この第１の電源の電位より低い第２の電
源によって駆動され、前記第１の制御信号及びクロック
信号に基づいて第１の電源より高い電位又は第２の電源
より低い電位のいずれか一方の電位レベルの信号を出力
する第１の回路と、 前記第１の電源と第２の電源との間に直列に接続され
る、第１導電型の第１及び第２のＭＯＳトランジスタ並
びに第２導電型の第３のＭＯＳトランジスタを有し、前
記第１のＭＯＳトランジスタのゲートにデータ信号が入
力され、前記第２のＭＯＳトランジタのゲートには前記
第１の回路の出力信号が入力され、前記第３のＭＯＳト
ランジスタのゲートには第２の制御信号が入力され、第
２のＭＯＳトランジスタの基板電位は前記第２の制御信
号の反転レベルである入出力回路と、 この入出力回路の第１のＭＯＳトランジスタと第２のＭ
ＯＳトランジスタの接続点に接続される入出力端子と、 を備えていることを特徴とする半導体集積回路装置。 - 【請求項２】前記第１の回路は、 前記第１の電源と第２の電源との間に設けられ、入力端
に前記クロック発生回路の出力が入力されるＣＭＯＳイ
ンバータ回路と、 一端が前記ＣＭＯＳインバータ回路の出力端に接続され
る第１のコンデンサと、 前記第１の電源と第２の電源との間に直列に接続される
第１の導電型の第４，第５，第６のＭＯＳトランジスタ
と、 一端が第４のＭＯＳトランジスタと第５のＭＯＳトラン
ジスタの接続点に接続され、他端が前記第２の電源に接
続される第２のコンデンサと、 を備え、第４のＭＯＳトランジスタのゲートには前記第
１の制御信号の反転信号が印加され、第５のＭＯＳトラ
ンジスタのゲートには第５のＭＯＳトランジスタと第６
のＭＯＳトランジスタの接続点の電位が印加され、第６
のＭＯＳトランジスタのゲートは第２の電源に接続さ
れ、前記第１のコンデンサの他端は第５のＭＯＳトラン
ジスタと第６のＭＯＳトランジスタの接続点に接続さ
れ、第５のＭＯＳトランジスタの基板電位は第１の制御
信号のレベルであり、第４のＭＯＳトランジスタと第５
のＭＯＳトランジスタとの接続点の電位を第１の回路の
出力とすることを特徴とする請求項１記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29277192A JP3165751B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29277192A JP3165751B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152376A true JPH06152376A (ja) | 1994-05-31 |
| JP3165751B2 JP3165751B2 (ja) | 2001-05-14 |
Family
ID=17786131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29277192A Expired - Fee Related JP3165751B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3165751B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2263357A1 (es) * | 2004-11-16 | 2006-12-01 | Diseño De Sistemas En Silicio, S.A. | Circuito conmutador para la obtencion de un rango dinamico duplicado. |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8795332B2 (en) | 2002-09-30 | 2014-08-05 | Ethicon, Inc. | Barbed sutures |
| US6773450B2 (en) | 2002-08-09 | 2004-08-10 | Quill Medical, Inc. | Suture anchor and method |
| ES2488406T3 (es) | 2007-09-27 | 2014-08-27 | Ethicon Llc | Suturas de auto-retención que incluyen elementos de retención a tejido con resistencia mejorada |
| US8615856B1 (en) | 2008-01-30 | 2013-12-31 | Ethicon, Inc. | Apparatus and method for forming self-retaining sutures |
-
1992
- 1992-10-30 JP JP29277192A patent/JP3165751B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2263357A1 (es) * | 2004-11-16 | 2006-12-01 | Diseño De Sistemas En Silicio, S.A. | Circuito conmutador para la obtencion de un rango dinamico duplicado. |
| WO2006053916A3 (es) * | 2004-11-16 | 2008-06-12 | Diseno Sistemas Silicio Sa | Circuito conmutador para la obtención de un rango dinámico duplicado |
| EA010175B1 (ru) * | 2004-11-16 | 2008-06-30 | Дисеньо Де Системас Эн Силисио, С.А. | Переключающая схема для получения удвоенного динамического диапазона |
| US7619461B2 (en) | 2004-11-16 | 2009-11-17 | Diseño de Sistemasen Silicio, S.A. | Switching circuit which is used to obtain a doubled dynamic range |
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| Publication number | Publication date |
|---|---|
| JP3165751B2 (ja) | 2001-05-14 |
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