JP3210567B2

JP3210567B2 - 半導体出力回路

Info

Publication number: JP3210567B2
Application number: JP05208796A
Authority: JP
Inventors: 康規田中; 郁栄山本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-08
Filing date: 1996-03-08
Publication date: 2001-09-17
Anticipated expiration: 2016-03-08
Also published as: KR100245360B1; US5963055A; TW373331B; JPH09246942A; KR970067335A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なる２種類以上
の信号電圧レベルを持ったＬＳＩ等において異電圧レベ
ル間のインタフェースを可能とする半導体出力回路に関
する。

【０００２】

【従来の技術】近年、ＬＳＩの低電圧化が進んでおり、
また将来においてもこの傾向は続くと考えられている
が、この低電圧化の過渡期では異種の電圧を持ったＬＳ
Ｉの混在は避けられないものであり、ここに異レベル間
のインタフェースが必要になる。最近特に５Ｖ電源から
３Ｖ電源への移行が行われており、そのブリッジ役とし
て５Ｖ／３Ｖインタフェース技術が種々検討されてい
る。

【０００３】図１０は、従来の半導体出力回路（第１の
従来回路）の構成を示す回路図である。

【０００４】この半導体出力回路は、入力信号ＩＮを反
転駆動するプリバッファ２０１を有し、その出力側のノ
ードＮ２０１がＰチャネルＭＯＳトランジスタ（以下、
単にＰ−ＭＯＳという）２０２のゲートに接続されてい
る。Ｐ−ＭＯＳ２０２は、ソース及びサブストレートを
ＶＣＣ電源（３Ｖ：低レベル電源）に、ドレインをノー
ドＮ２０２に接続し、３Ｖ（低レベル）をノードＮ２０
２に出力するプルアップ回路を構成している。

【０００５】さらに、ノードＮ２０２と出力パッド２０
４との間には、ＮチャネルＭＯＳトランジスタ（以下、
単にＮ−ＭＯＳという）２０３が接続されている。この
Ｎ−ＭＯＳ２０３は、ゲートをＶＣＣ電源に、ドレイン
（またはソース）をノードＮ２０２に、ソース（または
ドレイン）を出力パッド２０４にそれぞれ接続すると共
に、サブストレートをグランドに接続したデプレッショ
ンタイプ（Ｄ−ｔｙｐｅ）のＮ−ＭＯＳであり、出力パ
ッド２０４に接続されたバスライン２１０に印加される
５Ｖ（高レベル）トレラント（５Ｖ対応）動作を可能に
する。

【０００６】上記構成の半導体出力回路（５Ｖトレラン
ト３Ｖ出力）の動作を説明する。

【０００７】まず、出力パッド２０４が低レベル（３
Ｖ）にある場合を考える。プリバッファ２０１に“１”
レベルの入力信号ＩＮが入力してノードＮ２０１が０Ｖ
の電位となるプルアップ時では、Ｐ−ＭＯＳ２０２がオ
ンして、ノードＮ２０２には３Ｖの電位が伝えられる。
そして、Ｎ−ＭＯＳ２０３を通してノードＮ２０２には
３Ｖの電位が伝えられ、次いでＮ−ＭＯＳ２０３を通し
てノードＮ２０２の電位が出力パッド２０４に伝えられ
る。

【０００８】この時、通常、Ｎ−ＭＯＳ２０３のゲート
電位（３Ｖ）から素子閾値Ｖｔｈ分だけ電位が下がる。
すなわち、出力パッド２０４の電位は、３Ｖから素子閾
値Ｖｔｈを差し引いた（３Ｖ−Ｖｔｈ）値になるのが一
般的であるが、Ｎ−ＭＯＳ２０３は、Ｖｔｈが「０」
（ゼロ）のデプレッションタイプのトランジスタである
ので、この低下を防ぐように働く。

【０００９】また、出力パッド２０４がバスライン２１
０を介して外部より５Ｖ（高レベル）に上げられた時
は、デプレッションタイプのＮ−ＭＯＳ２０３のゲート
電圧として逆バイアスが印加されるため、該Ｎ−ＭＯＳ
２０３がカットオフする。このＮ−ＭＯＳ２０３の動作
により、ノードＮ２０２はＮ−ＭＯＳ２０３のゲート電
圧と同じ３Ｖ（低レベル）までしか上がらない。従っ
て、出力パッド２０４を介して、５Ｖ（高レベル）バス
ライン２１０から３Ｖ（低レベル）電源へ電流が逆流す
ることはない。

【００１０】図１１は、特開平７−８６９１０号公報に
開示された従来の半導体出力回路（第２の従来回路）の
構成を示す回路図である。

【００１１】この半導体出力回路では、データｉｎ入力
用の入力端子２２１と、出力イネーブル信号ｅｎ（バ
ー）入力用の入力端子２２２とを有している。さらに、
入力端子２２１，２２２を介してそれぞれ入力されたデ
ータｉｎと出力イネーブル信号ｅｎ（バー）との論理和
をとるＯＲゲート２２３と、インバータ２２４による出
力イネーブル信号ｅｎ（バー）の反転信号と前記データ
ｉｎとの論理積をとるＡＮＤゲート２２５とを備えてい
る。

【００１２】一方、出力段は、ＶＣＣ（３．３Ｖ）電源
とグランドとの間に、Ｐ−ＭＯＳ２２６、Ｐ−ＭＯＳ２
２７、Ｎ−ＭＯＳ２２８、及びＮ−ＭＯＳ２２９が直列
接続され、そのうち、Ｐ−ＭＯＳ２２７とＮ−ＭＯＳ２
２８の接続点が出力端子２３０に接続されている。プル
アップ用のＰ−ＭＯＳ２２６とプルダウン用のＮ−ＭＯ
Ｓ２２９のゲートには、それぞれ前記ＯＲゲート２２３
及びＡＮＤゲート２２５の出力が供給されるようになっ
ており、Ｎ−ＭＯＳ２２８のゲートはＶＣＣ電源に接続
され、Ｐ−ＭＯＳ２２７のゲートはノードＮ２１０に接
続されている。

【００１３】さらに、前記ノードＮ２１０とグランドと
の間には、Ｎ−ＭＯＳ２３１，２３２が直列接続され、
そのうちＮ−ＭＯＳ２３１のゲートはＶＣＣ電源に接続
され、Ｎ−ＭＯＳ２３２のゲートは、前記インバータ２
２４の出力側に接続されている。加えて、前記ノードＮ
２１０と出力端子２３０との間にはゲートがＶＣＣ電源
に接続されたＰ−ＭＯＳ２３３が接続されている。

【００１４】また、Ｐ−ＭＯＳ２２６のサブストレート
はソースと共にＶＣＣ電源に接続され、Ｎ−ＭＯＳ２２
８，２２９，２３１，２３２の各サブストレートはグラ
ンドに接続され、Ｐ−ＭＯＳ２２７，２３３のサブスト
レートは出力端子２３０に接続されている。そして、出
力信号ｏｕｔを出力する出力端子２３０には、外部のバ
スライン２４１が接続されている。

【００１５】上記構成の半導体出力回路によれば、
“０”レベルに設定された出力イネーブル信号ｅｎ（バ
ー）が端子２２２に印加される出力イネーブル状態にお
いて、入力端子２２１へ“０”レベルのデータｉｎが入
力されたときは、出力端子２３０のレベルが“１”とな
り、“１”レベルのときは“０”レベルとなるようなイ
ンバータ動作を行う。

【００１６】そして、バスライン２４１を駆動しない出
力ディスエーブル状態では、出力イネーブル信号ｅｎ
（バー）が“１”レベルに設定される。このとき、Ｐ−
ＭＯＳ２２６、Ｎ−ＭＯＳ２２９及びＮ−ＭＯＳ２３２
は全てオフ状態となり、出力端子２３０はハイインピー
ダンス状態となる。

【００１７】この状態において、バスライン２３１が電
源電圧３．３Ｖよりも高い電圧（例えば５Ｖ）になる
と、Ｐ−ＭＯＳ２３３がオン状態となるためにノードＮ
２１０は出力端子２３０と同電位となる。これにより、
Ｐ−ＭＯＳ２２７は、完全にオフ状態となる結果、出力
端子２３０とＶＣＣ電源間の電流経路が断ち切られる。
このようにして、出力端子２３０を介してバスライン２
４１からＶＣＣ電源（低レベル）へ電流が逆流するのを
防いでいる。

【００１８】図１２は、特開昭６４−７２６１８号公報
に開示された従来の半導体出力回路（第３の従来回路）
の構成を示す回路図である。

【００１９】この半導体出力回路は、データｉｎ入力用
の入力端子２５１と、出力イネーブル信号ｅｎ入力用の
入力端子２５２とを有している。さらに、入力端子２５
１，２５２を介してそれぞれ入力されたデータｉｎと出
力イネーブル信号ｅｎとの否定論理積をとるＮＡＮＤゲ
ート２５３と、インバータ２５４による出力イネーブル
信号ｅｎの反転信号と前記データｉｎとの否定論理和を
とるＮＯＲゲート２５５とを備えている。

【００２０】また、出力イネーブル信号ｅｎは、入力端
子２５２を介してＮ−ＭＯＳ２５６（入力トランジス
タ）のゲートに印加されるようにされ、該Ｎ−ＭＯＳ２
５６は、Ｎ−ＭＯＳ２５７を介してノードＮ２５０とグ
ランド間に接続されている。

【００２１】一方、出力段は、ＶＣＣ電源（３．３Ｖ）
とグランドとの間に、Ｐ−ＭＯＳ２５８（スイッチング
・トランジスタ）、Ｐ−ＭＯＳ２５９（プルアップ・ト
ランジスタ）、Ｎ−ＭＯＳ２６０（パストランジス
タ）、及びＮ−ＭＯＳ２６１（プルダウン・トランジス
タ）が直列接続されている。

【００２２】さらに、Ｐ−ＭＯＳ２５８のゲートには前
記ノードＮ２５０が接続され、Ｐ−ＭＯＳ２５９及びＮ
−ＭＯＳ２６１のゲートには、それぞれ前記ＮＡＮＤゲ
ート２５３及びＮＯＲゲート２５５の出力が供給される
ようになっている。また、Ｎ−ＭＯＳ２６０のゲートは
ＶＣＣ電源に接続されている。

【００２３】また、前記ノードＮ２５０は、ゲートが入
力端子２５２に接続されたＰ−ＭＯＳ２６２（制御トラ
ンジスタ）を介して、前記Ｐ−ＭＯＳ２５８とＰ−ＭＯ
Ｓ２５９の接続点に接続され、Ｐ−ＭＯＳ２５９とＮ−
ＭＯＳ２６０の接続点が出力端子２６３に接続されてい
る。

【００２４】さらに、出力端子２６３は、Ｐ−ＭＯＳ２
６４（Ｎ−ウェル・バイアス・トランジスタ）のゲート
に接続され、そのソースにはＶＣＣ電源が、また、その
ドレイン及びサブストレートには、前記Ｐ−ＭＯＳ２５
８、Ｐ−ＭＯＳ２５９、及びＰ−ＭＯＳ２６２のサブス
トレートと共にＮ型ウェル領域２７０が接続されてい
る。そして、出力端子２６３には、外部回路２８０が接
続可能になっている。

【００２５】上記構成の半導体出力回路によれば、出力
イネーブル時（信号ｅｎ＝“１”レベル）において、デ
ータ入力端子２５１Ｉに３．３Ｖの入力データｉｎが印
加されると、出力端子２６３の電圧が高くなって第１の
出力状態を示し、データ入力端子２５１が０Ｖの入力デ
ータｉｎが印加されると、出力端子２６３の電圧が低く
なって第２の出力状態を示す。

【００２６】そして、外部回路２８０を出力端子２６３
に接続するときには、出力イネーブル信号ｅｎを“０”
レベルにして、出力端子２６３をハイインピーダンス状
態にする。

【００２７】この状態において、外部回路２８０から、
３．３Ｖを越える５．５Ｖまでの高い電圧（例えば４
Ｖ）が出力端子２６３に印加されると、Ｐ−ＭＯＳ２５
９はオンするため、ゲートに０Ｖが印加されたＰ−ＭＯ
Ｓ２６２もオンする。その結果、出力端子２６３上の高
い電圧がノードＮ２５０にも供給されるため、Ｐ−ＭＯ
Ｓ２５８がオフして、電流がＶＣＣ電源へ逆流するのを
防いでいる。

【００２８】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体出力回路では、次のような問題点があった。
まず、上記第１の従来回路では、３Ｖ（低レベル）をフ
ルに出力するためにデプレッションタイプのＮ−ＭＯＳ
２０３を用いているため、エンハンストメントタイプに
比べてイオン注入工程が増えて製造プロセスが複雑にな
り、コスト高を招く。さらに、Ｎ−ＭＯＳ２０３で３Ｖ
ぎりぎりの出力を行うが、この３Ｖ近傍のＮ−ＭＯＳの
駆動力は極めて低く、そのため“１”レベルの出力電流
を十分にとるのが困難である。

【００２９】上記第２の従来回路では、逆流防止用のＰ
−ＭＯＳ２２７のサブストレートが出力パッド２３０に
接続されている。そのため、Ｐ−ＭＯＳ２２６，２２７
がオンするプルアップ時には、Ｐ−ＭＯＳ２２７の概略
断面構造を表す図１３中のＤ１に示すように、Ｐ型領域
２２７ａ（ソース）とＮ型ウェル領域２２７ｂ（サブス
トレート）とがＰＮダイオードの順方向バイアス状態と
なり、Ｐ型領域２２７ａとＮ型ウェル領域２２７ｂとＰ
型領域２２７ｃによってバイパーラ動作を引き起こすこ
とになる。その結果、ＶＣＣ電源からＰ型領域２２７
ａ、Ｎ型ウェル領域２２７ｂ、及びＰ型領域２２７ｃを
介してグランドへ過電流が流れて素子を破壊する（ラッ
チアップ）等の恐れがあった。

【００３０】第３の従来回路では、出力端子２６３に接
続されたプルアップ用のＰ−ＭＯＳ２５９のゲートは、
出力端子２６３に３．３Ｖを越える高い電圧が印加され
ているときでも、０Ｖにバイアスされる可能性がある。
そのため、Ｐ−ＭＯＳ２５９に高耐圧プロセス（ゲート
酸化膜を厚くするなど）が要求されるという問題があ
る。

【００３１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、特別なプロセ
ス技術を必要とせず、高速で高駆動力を持つ高／低レベ
ル同時対応の半導体出力回路を提供するものである。ま
たその他の目的は、ラッチアップ等のない的確な動作を
行うことができ、且つ特別なプロセス技術を必要とせ
ず、高速で高駆動力を持つ高／低レベル同時対応の半導
体出力回路を提供するものである。さらにその他の目的
は、特別なプロセス技術を必要とせず、回路全体を低レ
ベル用のデバイスで構成することができ、高速で高駆動
力を持つ高／低レベル同時対応の半導体出力回路を提供
するものである。

【００３２】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、入力電圧を増幅するプリバッ
ファと、外部回路により高レベルの電圧を印加し得る出
力パッドと前記高レベルよりも低いレベルの低レベル電
源との間に接続され前記プリバッファの出力に基づいて
オン／オフ動作するプルアップ用トランジスタを有する
出力段とを備えた半導体出力回路において、前記プリバ
ッファを、グランドレベルから前記高レベルの範囲の電
圧を出力する構成にし、前記出力段は、第１電極が前記
出力パッドに直接接続され、ゲート電極に前記プリバッ
ファの出力が印加されて前記プルアップ用トランジスタ
として機能するプルアップ用ＮチャネルＭＯＳ型トラン
ジスタと、前記低レベル電源と前記プルアップ用Ｎチャ
ネルＭＯＳ型トランジスタの第２電極との間に接続さ
れ、前記出力パッドに前記高レベルの電圧が印加された
とき前記低レベル電源への電流の逆流を遮断する逆流防
止回路とを備えたことにある。

【００３３】この第１の発明によれば、入力電圧に応じ
て低レベルの電圧を出力パッドに出力する一方、出力パ
ッドに高レベルの電圧が印加されても、逆流防止回路が
低レベル電源への電流の逆流を遮断するので、何等支障
を来さない。さらに、プルアップ時には、プルアップ用
ＮチャネルＭＯＳ型トランジスタのゲート電極には、プ
リバッファからの高レベルの電圧が印加されるので、従
来回路よりも十分に大きい電流供給能力を持つことがで
きる。

【００３４】第２の発明の特徴は、上記第１の発明にお
いて、前記逆流防止回路は、前記低レベル電源と前記プ
ルアップ用ＮチャネルＭＯＳ型トランジスタの第２電極
とにそれぞれ第１及び第２電極が接続されたＰチャネル
ＭＯＳ型トランジスタと、前記ＰチャネルＭＯＳ型トラ
ンジスタのゲート電極とグランドとの間に接続されたプ
ルダウン回路と、ゲート電極と第１電極が前記出力パッ
ドに接続され第２電極が前記ＰチャネルＭＯＳ型トラン
ジスタのゲート電極に接続されたＮチャネルＭＯＳ型ト
ランジスタとで構成したことにある。

【００３５】この第２の発明によれば、逆流防止回路を
簡単な構成にすることができ、しかもラッチアップ等の
支障もなく的確に動作させることができる。

【００３６】第３の発明の特徴は、外部回路により高レ
ベルの電圧を印加し得る出力パッドと前記高レベルより
も低い低レベルの電圧源である低レベル電源との間に接
続され入力電圧に基づいてオン／オフ動作するプルアッ
プ用ＰチャネルＭＯＳ型トランジスタを有する半導体出
力回路において、前記出力パッドの電位が所定のレベル
より高くなったときに、この電位を前記プルアップ用Ｐ
チャネルＭＯＳ型トランジスタのゲート電極に伝達する
第１の電位伝達回路と、少なくとも前記プルアップ用Ｐ
チャネルＭＯＳ型トランジスタのサブストレートを、前
記出力パッドの電位が前記低レベルよりも低くなったと
きに該低レベルにバイアスし、該出力パッドの電位が前
記低レベルよりも高くなったときにフローティング状態
にするスイッチド・フローティング・Ｎウエル回路とを
備えたことにある。

【００３７】この第３の発明によれば、入力電圧に応じ
て低レベルの電圧を出力パッドに出力する一方、出力パ
ッドの電位が所定のレベルより高くなったときは、第１
の電位伝達回路によりその電位がプルアップ用Ｐチャネ
ルＭＯＳ型トランジスタのゲート電極に伝達され、該プ
ルアップ用ＰチャネルＭＯＳ型トランジスタがオフす
る。これにより、出力パッドからプルアップ用Ｐチャネ
ルＭＯＳ型トランジスタを介して低レベル電源へ電流が
逆流することはない。これと同時に、出力パッドの電位
が所定のレベルより高くなった場合は、スイッチド・フ
ローティング・Ｎウエル回路が少なくてもプルアップ用
ＰチャネルＭＯＳ型トランジスタのサブストレートをフ
ローティング状態にするので、少なくてもこのトランジ
スタのサブストレートから低レベル電源への電流の逆流
も防ぐことができる。そして、回路全体を低レベルの単
一電圧で動作させることも可能である。

【００３８】第４の発明の特徴は、上記第３の発明にお
いて、第１の信号に基づいて動作がイネーブル状態また
はディセーブル状態になり、イネーブル状態のときには
グランドレベルから前記低レベルの範囲の電圧を前記プ
ルアップ用ＰチャネルＭＯＳ型トランジスタのゲート電
極へ出力するプリバッファと、前記出力パッドの電位が
前記所定のレベルより高くなったときに前記プリバッフ
ァをディセーブル状態に、前記出力パッドの電位が前記
所定のレベルよりも低いときには前記プリバッファをイ
ネーブル状態にするように前記第１の信号を出力する第
２の電位伝達回路とを設けたことにある。

【００３９】この第４の発明によれば、出力パッドの電
位が所定のレベルより高くなったときは、第２の電位伝
達回路からの第１の信号によりプリバッファがディセー
ブル状態になる。これにより、出力パッドの電位が所定
のレベルより高くなったときに、第１の電位伝達回路に
よりその電位がプルアップ用ＰチャネルＭＯＳ型トラン
ジスタのゲート電極側に伝達されても、該ゲート電極側
からプリバッファへ電流が逆流するのを防ぐことができ
る。

【００４０】第５の発明の特徴は、上記第３の発明にお
いて、前記低レベル電源と出力ノードとの間に接続され
入力電圧によりオン／オフ動作する第１のＰチャネルＭ
ＯＳ型トランジスタと、前記出力ノードとグランドとの
間に接続され、前記入力電圧により前記第１のＰチャネ
ルＭＯＳ型トランジスタに対して相補的にオン／オフ動
作する第１のＮチャネルＭＯＳ型トランジスタと、前記
出力ノードとグランドとの間に前記第１のＮチャネルＭ
ＯＳ型トランジスタと直列接続され、第１の信号に基づ
いてオフする第２のＮチャネルＭＯＳ型トランジスタと
を有する第１のプリバッファと、第１電極が前記出力ノ
ードに接続され且つ第２電極及びゲート電極が前記プル
アップ用ＰチャネルＭＯＳ型トランジスタのゲート電極
に接続された第２のＰチャネルＭＯＳ型トランジスタ
と、第１及び第２電極が前記プルアップ用ＰチャネルＭ
ＯＳ型トランジスタのゲート電極及び前記出力ノードに
それぞれ接続され且つゲート電極が前記低レベル電源に
接続された第３のＮチャネルＭＯＳ型トランジスタとを
有する第２のプリバッファと、前記出力パッドの電位が
前記所定のレベルより高くなったときに前記第１の信号
を出力する第２の電位伝達回路とを設けたことにある。

【００４１】この第５の発明によれば、出力パッドの電
位が所定のレベルより高くなったときには、第２の電位
伝達回路より第１の信号が出力され、第１のプリバッフ
ァの第２のＮチャネルＭＯＳ型トランジスタをオフす
る。これにより、出力パッドの電位が所定のレベルより
高くなったときに第１の電位伝達回路によりその電位が
プルアップ用ＰチャネルＭＯＳ型トランジスタのゲート
電極側に伝達されても、該ゲート電極側から第１のプリ
バッファへ電流が逆流するのを防ぐことができる。そし
て、この作用において、いなかるトランジスタも低レベ
ル以上の電圧が印加されることはなく、回路全体を低レ
ベル用のトランジスタで構成することも可能となる。

【００４２】第６の発明の特徴は、外部回路により高レ
ベルの電圧を印加し得る出力パッドと前記高レベルより
も低い低レベルの電圧源である低レベル電源との間に接
続され、入力電圧に基づいてオン／オフ動作するプルア
ップ用ＰチャネルＭＯＳ型トランジスタを有する半導体
出力回路において、前記出力パッドの電位が前記所定の
レベルより高くなったときに第１の信号を出力する電位
伝達回路と、前記プルアップ用ＰチャネルＭＯＳ型トラ
ンジスタと前記出力パッドとの間に接続され、前記第１
の信号によりオフする逆流防止用ＰチャネルＭＯＳ型ト
ランジスタと、少なくとも前記逆流防止用ＰチャネルＭ
ＯＳ型トランジスタのサブストレートを、前記出力パッ
ドの電位が前記低レベルよりも低くなったときに該低レ
ベルにバイアスし、該出力パッドの電位が前記低レベル
よりも高くなったときにフローティング状態にするスイ
ッチド・フローティング・Ｎウエル回路とを設けたこと
にある。

【００４３】この第６の発明によれば、入力電圧に応じ
て低レベルの電圧を出力パッドに出力する一方、出力パ
ッドの電位が所定のレベルより高くなったときは、スイ
ッチド・フローティング・Ｎウエル回路により少なくと
も逆流防止用ＰチャネルＭＯＳ型トランジスタのサブス
トレートがフローティング状態になる。これにより、少
なくてもこのトランジスタのサブストレートから低レベ
ル電源への電流の逆流を防ぐことができる。さらに、電
位伝達回路の第１の信号により逆流防止用ＰチャネルＭ
ＯＳ型トランジスタがオフされるので、出力パッドから
プルアップ用ＰチャネルＭＯＳ型トランジスタを介して
低レベル電源へ電流が逆流することもない。そして、こ
の作用において、いなかるトランジスタも低レベル以上
の電圧が印加されることはなく、回路全体を低レベル用
のトランジスタで構成することも可能となる。

【００４４】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る半導体出力回路の構成図である（第１及び第２の発明
に対応）。

【００４５】この半導体出力回路は、ＶＤＤ（５Ｖ）電
源に接続され入力電圧ＩＮに基づいて０〜５Ｖを出力す
るプリバッファ１を備え、その出力側がノードＮ１に接
続されている。一方、出力段には、ＶＣＣ（３Ｖ）電源
とノードＮ２との間に逆流防止回路２が接続され、さら
にノードＮ２がＮ−ＭＯＳ３（プルアップ用Ｎチャネル
ＭＯＳ型トランジスタ：エンハンスメント型）を介して
出力パッド４に接続されている。

【００４６】また、前記Ｎ−ＭＯＳ３は、そのゲートが
前記プリバッファ１の出力側のノードＮ１に、ドレイン
（またはソース）がノードＮ２に、ソース（またはドレ
イン）が出力パッド４にそれぞれ接続され、且つサブス
トレートがグランドに接続されている。そして、出力パ
ッド４にはバスライン１０が接続されている。ここで、
逆流防止回路２は、出力パッド４に３Ｖ以上の電圧が印
加されたときに、出力段のＶＣＣ電源へ電流が逆流する
のを防ぐ機能を有する。

【００４７】図２は、図１に示した半導体出力回路の具
体的構成を示す回路図である。

【００４８】図１に示した半導体出力回路において、前
記逆流防止回路２は、Ｐ−ＭＯＳ２ａ、抵抗（プルダウ
ン回路）２ｂ、及びＮ−ＭＯＳ２ｃ（エンハンスメント
型）で構成されている。すなわち、Ｐ−ＭＯＳ２ａは、
そのソース及びサブストレートがＶＣＣ電源に接続さ
れ、ドレインがノードＮ２に接続されている。また、Ｐ
−ＭＯＳ２ａのゲートはノードＮ３に接続され、該ノー
ドＮ３は、抵抗２ｂを介してグランドに接続されると共
に、Ｎ−ＭＯＳ２ｃのドレイン（またはソース）に接続
されている。そして、Ｎ−ＭＯＳ２ｃのゲートとソース
（またはドレイン）が共通に出力パッド４に接続され、
そのサブストレートがグランドに接続されている。

【００４９】次に、本実施形態の動作を説明する。

【００５０】出力パッド４がＶＣＣ（低レベル：３Ｖ）
よりも低い電圧にある場合では、ノードＮ３は、Ｎ−Ｍ
ＯＳ２ｃの動作により出力パッド４の電圧からＮ−ＭＯ
Ｓ２ｃの閾値電圧Ｖｔｈを差し引いた値で決まる電位に
バイアスされる。このとき、抵抗２ｂはＮ−ＭＯＳ２ｃ
のオン抵抗に比べて極めて大きいものとする。

【００５１】この状態ではＰ−ＭＯＳ２ａはオンしてい
るため、ノードＮ１に５Ｖが印加されて回路がプルアッ
プ状態にあるとき、つまりＮ−ＭＯＳ３がオン状態にあ
るときは、出力パッド４はＶＣＣ（３Ｖ）まで引き上げ
られる。このとき、プルアップ用としてＮ−ＭＯＳ３を
使用しているが、このＮ−ＭＯＳ３のゲートには５Ｖ
（高レベル）の電圧が印加されているため、出力電位と
しては通常３．６Ｖ前後まで出力する能力を持つことに
なる。従って、前述の第１の従来回路（図１０）よりも
十分に大きい電流供給能力が得られる。

【００５２】このようなプルアップ時において、出力パ
ッド４にバスライン１０を介して外部より５Ｖが印加さ
れると、ノードＮ２は３．６Ｖ前後までバイアスされ
る。すなわち、出力パッド４（Ｎ−ＭＯＳ３のドレイ
ン）の電位が５Ｖまで上昇する過程で、ゲートに５Ｖが
印加されたＮ−ＭＯＳ３のＮ型領域（ドレイン）中の電
子とＰ型領域（サブストレート）中のホールはそれぞれ
の電極側に移動して、このＮ型領域とＰ型領域との境界
付近には空乏層が広がる（バックゲート効果）ため、該
Ｎ−ＭＯＳ３のドレインが５Ｖに上昇してもそのソース
側（ノードＮ２）の電位は３．６Ｖ前後までしか上昇し
ない。

【００５３】一方、Ｎ−ＭＯＳ２ｃもゲート・ドレイン
に５Ｖ（高レベル）が印加されてＮ−ＭＯＳ３と同じ状
態になり、従ってノードＮ３も３．６Ｖ前後にバイアス
される。その結果、Ｐ−ＭＯＳ２ａのゲート・ソース間
にＰ−ＭＯＳ２ａがオンするのに必要な電圧が印加され
ず、このＰ−ＭＯＳ２ａはオフする。つまり、出力パッ
ド４からＶＣＣ電源への電流の逆流は起こらない。

【００５４】このように、本実施形態では、デプレッシ
ョンタイプのトランジスタを用いることがないため、特
別の余分なプロセス技術を必要とせずに、高速で高駆動
力を持つ５Ｖ／３Ｖ両レベル同時対応のインタフェース
用の半導体出力回路を実現することができる。

【００５５】図３は、本発明の第２実施形態に係る半導
体出力回路の構成図である（第３、第４及び第５の発明
に対応）。

【００５６】この第２実施形態では、回路全体が３Ｖ
（低レベル）の単一電圧で動作する半導体出力回路の例
を説明するものである。

【００５７】この半導体出力回路は、ＶＣＣ（３Ｖ）電
源に接続され入力電圧ＩＮに基づいて０〜３Ｖの電圧を
出力するプリバッファ２１を備え、その出力側がノード
Ｎ２１に接続されている。このプリバッファ２１は、ト
ライステート型でありノードＮ２２の電位により出力が
イネーブル／ディセーブル状態に制御される。

【００５８】一方、出力段は、ＶＣＣ電源とノードＮ２
３との間に、前記ノードＮ２２にゲートが接続されるプ
ルアップ用のＰ−ＭＯＳ２２が接続され、さらにそのノ
ードＮ２２と前記ノードＮ２３との間には、３Ｖよりも
Ｐ−ＭＯＳの閾値Ｖｔｈ分低い電圧がゲートに印加され
たＰ−ＭＯＳ２３（第１の電位伝達回路）が接続されて
いる。このＰ−ＭＯＳ２３は、ノードＮ２３の電位が３
Ｖより高くなったときにこの電位を前記Ｐ−ＭＯＳ２２
のゲートに伝える機能を有する。

【００５９】また、前記ノードＮ２３と前記ノードＮ２
２との間には、出力電位伝達回路２４（第２の電位伝達
回路）が接続されている。この出力電位伝達回路２４
は、ノードＮ２３の電位が３Ｖ以上のレベルになったと
きにこの電位を前記ノードＮ２２へ伝達する回路であ
る。そして、ノードＮ２３には出力パッド２６を介して
５Ｖ用バスライン３０が接続されている。

【００６０】さらに、ノードＮ２３には、スイッチド・
フローティング・Ｎ−ｗｅｌｌ回路２５が接続されてい
る。この回路２５は、前記Ｐ−ＭＯＳ２２を含むＰ−Ｍ
ＯＳのサブストレート（Ｎ型ウェル領域）の電位を、ノ
ードＮ２３の電位が３Ｖより低くなった時に３Ｖの低レ
ベルにバイアスし、ノードＮ２３の電位が３Ｖより高く
なった時にはフローティング状態にする回路である。

【００６１】図４は、図３に示した半導体出力回路の具
体的構成を示す回路図である（第４の発明に対応）。

【００６２】図３に示した半導体出力回路において、ト
ライステート型プリバッファ２１は、ＶＣＣ電源とグラ
ンドとの間に、Ｐ−ＭＯＳ２１ａ，２１ｂとＮ−ＭＯＳ
２１ｃ，２１ｄが直列接続され、そのうちのＰ−ＭＯＳ
２１ｂとＮ−ＭＯＳ２１ｃとの接続点が前記ノードＮ２
１に接続されている。さらに、Ｐ−ＭＯＳ２１ｂとＮ−
ＭＯＳ２１ｃのゲートには共通して入力電圧ＩＮが供給
されるようになっており、加えて、前記出力電位伝達回
路２４の出力がノードＮ２２を介してＰ−ＭＯＳ２１ａ
のゲートに供給されると共に、インバータ２１ｅを介し
てＮ−ＭＯＳ２１ｄのゲートに供給されるようになって
いる。

【００６３】出力電位伝達回路２４は、出力パッド２６
が接続された前記ノードＮ２３と、グランドとの間に直
列接続されたＰ−ＭＯＳ２４ａと抵抗２４ｂとで構成さ
れ、その接続点が出力端となって前記ノードＮ２２に接
続されている。ここで、Ｐ−ＭＯＳ２４ａのゲートに
は、３ＶよりもＰ−ＭＯＳの閾値Ｖｔｈ分低い電圧が印
加されている。

【００６４】また、スイッチド・フローティング・Ｎ−
ｗｅｌｌ回路２５は、Ｐ−ＭＯＳ２５ａで構成され、そ
のソースがＶＣＣ電源に接続され、そのサブストレート
及びドレインが、Ｐ−ＭＯＳ２１ａ，２１ｂ、Ｐ−ＭＯ
Ｓ２２、Ｐ−ＭＯＳ２３、及びＰ−ＭＯＳ２４ａの各サ
ブストレートに共通接続されている。

【００６５】次に、以上のように構成される半導体出力
回路の動作をプルアップ時を例にして説明する。

【００６６】入力電圧ＩＮが“１”レベルのプルアップ
時では、プリバッファ２１よりノードＮ２１に０Ｖが印
加されることでＰ−ＭＯＳ２２はオンし、ＶＣＣ（３
Ｖ）レベルを出力パッド２６へ出力する。この時、出力
パッド２６（ノードＮ２３）がＶＣＣからＰ−ＭＯＳの
閾値電圧Ｖｔｈを差し引いた値よりも低い電位にあると
き、Ｐ−ＭＯＳ２５ａは、ＶＣＣの電位をＰ−ＭＯＳ２
１ａ，２１ｂ、Ｐ−ＭＯＳ２２、Ｐ−ＭＯＳ２３、及び
Ｐ−ＭＯＳ２４ａの各サブストレート（Ｎ型ウェル）へ
供給する。また、Ｐ−ＭＯＳ２３及びＰ−ＭＯＳ２４ａ
はオフ状態にあり、よって、ノードＮ２２の電位は０Ｖ
（グランド）となる。これによって、プリンバッファ２
１は通常のインバータ回路として動作している。

【００６７】このようなプルアップ時に状態で出力パッ
ド２６にバスライン３０より５Ｖが印加されると、Ｐ−
ＭＯＳ２２のドレイン（Ｐ型領域）とサブストレート
（Ｎ型ウェル領域）間がＰＮダイオードの順方向バイア
ス状態となり、Ｐ−ＭＯＳ２２のサブストレートは４．
３Ｖ前後にバイアスされる。しかし、この時、Ｐ−ＭＯ
Ｓ２５ａはオフ状態となるので、このサブストレートか
らＶＣＣ電源へ電流が流れることはない。

【００６８】さらに、Ｐ−ＭＯＳ２３はそのゲ一トが
（３Ｖ−Ｖｔｈ）にバイアスされているためオンし、出
力パッド２６の電位をノードＮ２１へ伝え、ノードＮ２
１は５Ｖにバイアスされる。その結果、Ｐ−ＭＯＳ２２
そのものがオフし、従って出力パッド２６に印加された
５Ｖが出力段にてＶＣＣ電源へ逆流することは全てなく
なる。

【００６９】また、この時、プリバッファ２１の出力側
のノードＮ２１が強制的に５Ｖにバイアスされるため、
このノードＮ２１からのプリバッファ２１への電流の流
れ込みが懸念されるが、回路２４のＰ−ＭＯＳ２４ａと
プリバッファ２１の動作によりこの懸念も無用となる。
すなわち、出力パッド２６が５Ｖのときは、Ｐ−ＭＯＳ
２４ａはオン状態となり、ノードＮ２２は出力パッド２
６及びノードＮ２１と同じ電位となる。この時、プリバ
ッファ２１において、グランド側のＮ−ＭＯＳ２１ｄが
オフし、またＶＣＣ側のＰ−ＭＯＳ２１ａもオフとな
り、プリバッファ２１はハイインピーグンス状態とな
る。これによって、ノードＮ２１からの電流の流れ込み
はなくなる。このハイイビーダンス状態は、出力パッド
２６の電位が３Ｖ（低レベル）以下になることで解除さ
れ、通常の動作に支障を来すことはない。

【００７０】なお、Ｐ−ＭＯＳ２３，２４ａのゲート電
圧は（３Ｖ−Ｖｔｈ）の電圧として説明したが、これは
自由に設定できることは言うまでもない。また、Ｐ−Ｍ
ＯＳ２４ａがオフ状態にあるときノードＮ２２の電位を
０Ｖ（グランド）にする手段も、抵抗２４ａ以外に例え
ば、図５に示すようにゲートをＶＣＣ電源に接続すると
共に、ソース及びサブストレートをグランドに接続した
Ｎ−ＭＯＳ２４’で構成してもよい。

【００７１】図６は、図４に示した半導体出力回路の変
形例を示す回路図であり、図４と共通する要素には同一
の符号が付されている（第５の発明に対応）。

【００７２】この例の回路の特徴は、上記図４に示す回
路と同じく３Ｖ（低レベル）の単一電源で動作すること
の他に、ゲートとソースまたはドレインあるいはサブス
トレートとの間に５Ｖ電圧を印加できない３Ｖデバイス
で構成できることにある。

【００７３】本例の回路が上記図４に示す回路と異なる
点は、図４のプリバッファ２１に代えて第１のプリバッ
ファ４１を設け、さらにその出力側と前記ノードＮ２１
との間に第２のプリバッファ４２を設けたことであり、
その他の構成は図４と同一である。

【００７４】より具体的に説明すると、第１のプリバッ
ファ４１は、ＶＣＣ（３Ｖ）電源とグランド間にＰ−Ｍ
ＯＳ４１ａ（第１のＰチャネルＭＯＳ型トランジス
タ）、Ｎ−ＭＯＳ４１ｂ（第１のＮチャネルＭＯＳ型ト
ランジスタ）、及びＮ−ＭＯＳ４１ｃ（第２のＮチャネ
ルＭＯＳ型トランジスタ）が直列接続されたインバータ
回路と、Ｐ−ＭＯＳ４１ｄ及び抵抗４１ｅからなる電位
変換回路とで構成されている。

【００７５】すなわち、Ｐ−ＭＯＳ４１ａは、ＶＣＣ電
源と出力ノードＮ２４との間に接続されて入力電圧ＩＮ
によりオン／オフ動作する。Ｎ−ＭＯＳ４１ｂ，４１ｃ
は、前記出力ノードＮ２４とグランドとの間に直列接続
され、Ｎ−ＭＯＳ４１ｂは入力電圧ＩＮにより前記Ｐ−
ＭＯＳ４１ａに対して相補的にオン／オフ動作し、Ｎ−
ＭＯＳ４１ｃは、前記電位変換回路の出力によりオン／
オフ動作する。また、前記電位変換回路は、ＶＣＣ電源
とグランドとの間にＰ−ＭＯＳ４１ｄ及び抵抗４１ｅが
直列接続され、その接続点が前記Ｎ−ＭＯＳ４１ｃのゲ
ートに接続されて、ノードＮ２２の電位によりＰ−ＭＯ
Ｓ４１ｄがオン／オフ動作するようになっている。

【００７６】また、第２のプリバッファ４２は、ノード
Ｎ２１とノードＮ２４との間に並列接続されたＰ−ＭＯ
Ｓ４２ａ（第２のＰチャネルＭＯＳ型トランジスタ）と
Ｎ−ＭＯＳ４２ｂ（第３のＮチャネルＭＯＳ型トランジ
スタ）によって構成されている。ここで、Ｐ−ＭＯＳ４
２ａのサブストレート（Ｎ型ウェル領域）は、前記Ｐ−
ＭＯＳ２２、Ｐ−ＭＯＳ２３、Ｐ−ＭＯＳ２４ａ、及び
Ｐ−ＭＯＳ２５ａ、の各サブストレート（Ｎ型ウェル領
域）と共通であり、Ｎ−ＭＯＳ４２ｂのサブストレート
はグランドに接続されている。

【００７７】次に、本例回路の動作を説明する。

【００７８】出力パッド２６に５Ｖ（高レベル）が印加
されたとき、ノードＮ２１は５Ｖにバイアスされる。こ
の時、第２のプリバッファ４２のＰ−ＭＯＳ４２ａはオ
フし、Ｎ−ＭＯＳ４２ｂはオンするが、Ｎ−ＭＯＳ４２
ａのバックゲート効果によりノードＮ２４の電位は３Ｖ
前後となる。一方、出力パッド２６の電位つまり５Ｖ
（高レベル）にバイアスされたノードＮ２２上の第１の
信号は、第１のプリバッファ４１の電位変換回路で
“０”レベルに変換され、Ｎ−ＭＯＳ４１ｃをオフさせ
る。

【００７９】その結果、ノードＮ２４からＶＣＣ電源ま
たはグランドに電流が流れることはなくなる。また、上
記動作において、いかなるトランジスタもそのゲートと
ソースあるいはドレインまたはサブストレートとの間に
３Ｖ（低レベル）以上の電圧が印加されることはない。

【００８０】また、第２のプリバッファ４２では、第１
のプリバッファ４１が“０”レベルを出力するときはＮ
−ＭＯＳ４２ｂ側が動作し、“１”レベルを出力すると
きはＰ−ＭＯＳ４２ａ側が動作し、本半導体出力回路の
動作に何等問題を生ずることはない。

【００８１】図７は、本発明の第３実施形態に係る半導
体出力回路の構成図である（第６の発明に対応）。

【００８２】本実施形態の回路も図６に示す回路と同
様、３Ｖ（低レベル）単一電源で動作し、また純粋な３
Ｖデバイスを用いることができる。

【００８３】この半導体出力回路は、ＶＣＣ（３Ｖ）電
源に接続され入力電圧ＩＮに基づいて０〜３Ｖの電圧を
出力するプリバッファ５１を備え、その出力側がノード
Ｎ５１に接続されている。

【００８４】一方、出力段は、ＶＣＣ電源と出力パッド
５２との間に、前記ノードＮ５１にゲートが接続される
プルアップ用のＰ−ＭＯＳ５３と、逆流防止用のＰ−Ｍ
ＯＳ５４とが直列接続されている。さらに、出力パッド
５２と前記Ｐ−ＭＯＳ５４のゲートとの間には、出力電
位伝達回路５６が接続されている。この出力電位伝達回
路５６は、出力パッド５２の電位が３Ｖ以上のレベルに
なったときにこの電位をＰ−ＭＯＳ５４のゲートへ伝達
する回路である。

【００８５】さらに、出力パッド５２には、スイッチド
・フローティング・Ｎ−ｗｅｌｌ回路５５が接続されて
いる。この回路５５は、前記Ｐ−ＭＯＳ５３，５４など
のＰ−ＭＯＳのサブストレート（Ｎ型ウェル）を、出力
パッド５２の電位が３Ｖより低くなった時に３Ｖの低レ
ベルにバイアスし、３Ｖより高くなった時にはフローテ
ィング状態にする回路である。そして、出力パッド５２
には５Ｖ用バスライン６０が接続されている。

【００８６】図８は、図７に示した半導体出力回路の具
体的構成を示す回路図である。

【００８７】図７に示した半導体出力回路において、出
力電位伝達回路５６は、出力パッド５２とグランドとの
間に直列接続されたＰ−ＭＯＳ５６ａと抵抗５６ｂとで
構成され、その接続点が出力端となってＰ−ＭＯＳ５４
のゲートに接続されている。ここで、Ｐ−ＭＯＳ５６ａ
のゲートには、３ＶよりもＰ−ＭＯＳの閾値Ｖｔｈ分低
い電圧が印加されている。

【００８８】また、スイッチド・フローティング・Ｎ−
ｗｅｌｌ回路５５は、Ｐ−ＭＯＳ５５ａで構成され、そ
のソースがＶＣＣ電源に接続され、そのサブストレート
及びドレインが、Ｐ−ＭＯＳ５４とＰ−ＭＯＳ５６ａの
各サブストレートに共通接続されている。

【００８９】次に動作をプルアップ時を例に説明する。

【００９０】プリバッファ５１によりノードＮ５１に”
０”レベルが印加されると、Ｐ−ＭＯＳ５３がオンする
と同時に、Ｐ−ＭＯＳ５６ａから”０”レベルが印加さ
れているＰ−ＭＯＳ５４もオンし、出力パッド５２の電
位はＶＣＣ（３Ｖ・低レベル）のレベルになる。

【００９１】このようなプルアップ時において、出力パ
ッド５２に５Ｖが印加されると、まずＰ−ＭＯＳ５５ａ
がオフし、ＰＮダイオードの順方向バイアス状態にある
Ｐ−ＭＯＳ５４のサブストレート（Ｎ型ウェル領域）を
介してＶＣＣ電源に電流が逆流するのを止める。一方、
Ｐ−ＭＯＳ５６ａがオンし，Ｐ−ＭＯＳ５４のゲートは
出力パッド５２と同電位になり、この結果、該Ｐ−ＭＯ
Ｓ５４がオフにする。

【００９２】従って、プルアップ時に、出力パッド５２
からＶＣＣ電源へ電流が逆流することは一切なくなる。
また、この時、いかなるトランジスタのゲートとソース
あるいはドレインまたはサブストレートとの間に３Ｖ
（低レベル）以上の電圧が印加されることもない。

【００９３】なお、本発明は、図示の上記各実施形態に
限定されず種々の変形が可能である。例えば、上記各実
施形態では、図９に示すように、０〜３Ｖ（低レベル）
を出力し且つ出力ピンは外部の５Ｖバス７０に接続が可
能な５Ｖトレラント３Ｖ出力の半導体出力回路７１を示
したが、０〜２Ｖ（低レベル）を出力し且つ出力ピンは
外部の３Ｖバス７０’に接続が可能な３Ｖトレラント２
Ｖ出力等、他の電位関係においても利用できるものであ
る。

【００９４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、プリバッファを、グランドレベルから高レベ
ルの範囲の電圧を出力する構成にし、出力段は、第１電
極が出力パッドに直接接続され、ゲート電極に前記プリ
バッファの出力が印加されてプルアップ用トランジスタ
として機能するプルアップ用ＮチャネルＭＯＳ型トラン
ジスタと、低レベル電源と前記プルアップ用Ｎチャネル
ＭＯＳ型トランジスタの第２電極との間に接続され、出
力パッドに高レベルの電圧が印加されたとき低レベル電
源への電流の逆流を遮断する逆流防止回路とを備えたの
で、特別なプロセス技術を必要とせず低コストで、しか
も高速で高駆動力を持つ高／低レベル同時対応の半導体
出力回路を実現することが可能となる。

【００９５】第２の発明によれば、上記第１の発明にお
いて、前記逆流防止回路は、ＰチャネルＭＯＳ型トラン
ジスタと、プルダウン回路と、ＮチャネルＭＯＳ型トラ
ンジスタとで構成したので、逆流防止回路を簡単な構成
にすることができ、しかもラッチアップ等の支障もなく
的確に動作させることが可能になる。

【００９６】第３の発明によれば、出力パッドの電位が
所定のレベルより高くなったときに、この電位をプルア
ップ用ＰチャネルＭＯＳ型トランジスタのゲート電極に
伝達する第１の電位伝達回路と、少なくとも前記プルア
ップ用ＰチャネルＭＯＳ型トランジスタのサブストレー
トを、出力パッドの電位が低レベルよりも低くなったと
きに該低レベルにバイアスし、出力パッドの電位が低レ
ベルよりも高くなったときにフローティング状態にする
スイッチド・フローティング・Ｎウエル回路とを備えた
ので、上記第１の発明の効果に加え、回路全体を低レベ
ルの単一電圧で動作させることが可能になる。

【００９７】第４の発明によれば、上記第３の発明にお
いて、プリバッファと、第２の電位伝達回路とを設けた
ので、出力パッドの電位が所定のレベルより高くなった
ときにプルアップ用ＰチャネルＭＯＳ型トランジスタの
ゲート電極側からプリバッファへ電流が逆流するのを防
ぐことが可能となる。

【００９８】第５の発明によれば、上記第３の発明にお
いて、第１及び第２のプリバッファと、第２の電位伝達
回路とを設けたので、出力パッドの電位が所定のレベル
より高くなったときにプルアップ用ＰチャネルＭＯＳ型
トランジスタのゲート電極側から第１のプリバッファへ
電流が逆流するのを防ぐことができ、しかも回路全体を
低レベル用のトランジスタで構成することが可能とな
る。

【００９９】第６の発明によれば、出力パッドの電位が
所定のレベルより高くなったときに第１の信号を出力す
る電位伝達回路と、プルアップ用ＰチャネルＭＯＳ型ト
ランジスタと出力パッドとの間に接続され、前記第１の
信号によりオフする逆流防止用ＰチャネルＭＯＳ型トラ
ンジスタと、少なくとも前記逆流防止用ＰチャネルＭＯ
Ｓ型トランジスタのサブストレートを、前記出力パッド
の電位が低レベルよりも低くなったときに該低レベルに
バイアスし、該出力パッドの電位が低レベルよりも高く
なったときにフローティング状態にするスイッチド・フ
ローティング・Ｎウエル回路とを設けたので、上記第１
の発明の効果に加え、回路全体を低レベル用のトランジ
スタで構成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体出力回路の
構成図である。

【図２】図１に示した半導体出力回路の具体的構成を示
す回路図である。

【図３】本発明の第２実施形態に係る半導体出力回路の
構成図である。

【図４】図３に示した半導体出力回路の具体的構成を示
す回路図である。

【図５】図４に示した出力電位伝達回路２４の他の構成
例を示す回路図である。

【図６】図４に示した半導体出力回路の変形例を示す回
路図である。

【図７】本発明の第３実施形態に係る半導体出力回路の
構成図である。

【図８】図７に示した半導体出力回路の具体的構成を示
す回路図である。

【図９】５Ｖトレラントの概念図である。

【図１０】従来の半導体出力回路（第１の従来回路）の
構成を示す回路図である。

【図１１】従来の半導体出力回路（第２の従来回路）の
構成を示す回路図である。

【図１２】従来の半導体出力回路（第３の従来回路）の
構成を示す回路図である。

【図１３】図１１に示したＰ−ＭＯＳ２２７の概略断面
構造図である。

【符号の説明】

１，２１，５１プリバッファ２逆流防止回路３プルアップ用ＮチャネルＭＯＳ型トランジスタ４，２６，５２出力パッド２２，５３，プルアップ用ＰチャネルＭＯＳ型トラン
ジスタ２３第１の電位伝達回路（Ｐ−ＭＯＳ）２４出力電位伝達回路（第２の電位伝達回路）２５，５５スイッチド・フローティング・Ｎ−ｗｅｌ
ｌ回路４１第１のプリバッファ４２第２のプリバッファ４１ａ第１のＰチャネルＭＯＳ型トランジスタ４１ｂ第１のＮチャネルＭＯＳ型トランジスタ４１ｃ第２のＮチャネルＭＯＳ型トランジスタ４２ａ第２のＰチャネルＭＯＳ型トランジスタ４２ｂ第３のＮチャネルＭＯＳ型トランジスタ５４逆流防止用ＰチャネルＭＯＳ型トランジスタ５６出力電位伝達回路

Claims

(57)【特許請求の範囲】

【請求項１】入力電圧を増幅するプリバッファと、外
部回路により高レベルの電圧を印加し得る出力パッドと
前記高レベルよりも低いレベルの低レベル電源との間に
接続され前記プリバッファの出力に基づいてオン／オフ
動作するプルアップ用トランジスタを有する出力段とを
備えた半導体出力回路において、前記プリバッファを、グランドレベルから前記高レベル
の範囲の電圧を出力する構成にし、前記出力段は、第１電極が前記出力パッドに直接接続され、ゲート電極
に前記プリバッファの出力が印加されて前記プルアップ
用トランジスタとして機能するプルアップ用Ｎチャネル
ＭＯＳ型トランジスタと、前記低レベル電源と前記プルアップ用ＮチャネルＭＯＳ
型トランジスタの第２電極との間に接続され、前記出力
パッドに前記高レベルの電圧が印加されたとき前記低レ
ベル電源への電流の逆流を遮断する逆流防止回路とを備
えたことを特徴とする半導体出力回路。
【請求項２】前記逆流防止回路は、前記低レベル電源と前記プルアップ用ＮチャネルＭＯＳ
型トランジスタの第２電極とにそれぞれ第１及び第２電
極が接続されたＰチャネルＭＯＳ型トランジスタと、前記ＰチャネルＭＯＳ型トランジスタのゲート電極とグ
ランドとの間に接続されたプルダウン回路と、ゲート電極と第１電極が前記出力パッドに接続され第２
電極が前記ＰチャネルＭＯＳ型トランジスタのゲート電
極に接続されたＮチャネルＭＯＳ型トランジスタとで構
成したことを特徴とする請求項１記載の半導体出力回
路。
【請求項３】外部回路により高レベルの電圧を印加し
得る出力パッドと前記高レベルよりも低い低レベルの電
圧源である低レベル電源との間に接続され入力電圧に基
づいてオン／オフ動作するプルアップ用ＰチャネルＭＯ
Ｓ型トランジスタを有する半導体出力回路において、前記出力パッドの電位が所定のレベルより高くなったと
きに、この電位を前記プルアップ用ＰチャネルＭＯＳ型
トランジスタのゲート電極に伝達する第１の電位伝達回
路と、少なくとも前記プルアップ用ＰチャネルＭＯＳ型トラン
ジスタのサブストレートを、前記出力パッドの電位が前
記低レベルよりも低くなったときに該低レベルにバイア
スし、該出力パッドの電位が前記低レベルよりも高くな
ったときにフローティング状態にするスイッチド・フロ
ーティング・Ｎウエル回路とを備えたことを特徴とする
半導体出力回路。
【請求項４】第１の信号に基づいて動作がイネーブル
状態またはディセーブル状態になり、イネーブル状態の
ときにはグランドレベルから前記低レベルの範囲の電圧
を前記プルアップ用ＰチャネルＭＯＳ型トランジスタの
ゲート電極へ出力するプリバッファと、前記出力パッドの電位が前記所定のレベルより高くなっ
たときに前記プリバッファをディセーブル状態に、前記
出力パッドの電位が前記所定のレベルよりも低いときに
は前記プリバッファをイネーブル状態にするように前記
第１の信号を出力する第２の電位伝達回路とを設けたこ
とを特徴とする請求項３記載の半導体出力回路。
【請求項５】前記低レベル電源と出力ノードとの間に
接続され入力電圧によりオン／オフ動作する第１のＰチ
ャネルＭＯＳ型トランジスタと、前記出力ノードとグラ
ンドとの間に接続され、前記入力電圧により前記第１の
ＰチャネルＭＯＳ型トランジスタに対して相補的にオン
／オフ動作する第１のＮチャネルＭＯＳ型トランジスタ
と、前記出力ノードとグランドとの間に前記第１のＮチ
ャネルＭＯＳ型トランジスタと直列接続され、第１の信
号に基づいてオフする第２のＮチャネルＭＯＳ型トラン
ジスタとを有する第１のプリバッファと、第１電極が前記出力ノードに接続され且つ第２電極及び
ゲート電極が前記プルアップ用ＰチャネルＭＯＳ型トラ
ンジスタのゲート電極に接続された第２のＰチャネルＭ
ＯＳ型トランジスタと、第１及び第２電極がそれぞれ前
記プルアップ用ＰチャネルＭＯＳ型トランジスタのゲー
ト電極及び前記出力ノードに接続され且つゲート電極が
前記低レベル電源に接続された第３のＮチャネルＭＯＳ
型トランジスタとを有する第２のプリバッファと、前記出力パッドの電位が前記所定のレベルより高くなっ
たときに前記第１の信号を出力する第２の電位伝達回路
とを設けたことを特徴とする請求項３記載の半導体出力
回路。
【請求項６】外部回路により高レベルの電圧を印加し
得る出力パッドと前記高レベルよりも低い低レベルの電
圧源である低レベル電源との間に接続され、入力電圧に
基づいてオン／オフ動作するプルアップ用ＰチャネルＭ
ＯＳ型トランジスタを有する半導体出力回路において、前記出力パッドの電位が前記所定のレベルより高くなっ
たときに第１の信号を出力する電位伝達回路と、前記プルアップ用ＰチャネルＭＯＳ型トランジスタと前
記出力パッドとの間に接続され、前記第１の信号により
オフする逆流防止用ＰチャネルＭＯＳ型トランジスタ
と、少なくとも前記逆流防止用ＰチャネルＭＯＳ型トランジ
スタのサブストレートを、前記出力パッドの電位が前記
低レベルよりも低くなったときに該低レベルにバイアス
し、該出力パッドの電位が前記低レベルよりも高くなっ
たときにフローティング状態にするスイッチド・フロー
ティング・Ｎウエル回路とを設けたことを特徴とする半
導体出力回路。