JP3542476B2 - Soi構造のcmos回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、直列に接続された複数のPMOSトランジスタを備えたSOI構造のCMOS回路に関するものである。
【0002】
【従来の技術】
大規模集積回路(以下、LSIという)の高性能化は留まることを知らず、回路の高集積化、高速化が進行している。それにつれて、消費電力が増大している。最新のマイクロプロセッサでは、消費電力が数十ワットに達する製品も存在する。消費電力の増大により、チップ内部で発生する熱量が信頼性に影響するという問題、発熱対策として冷却用ファンなどを設けた場合に製造コストが増大するという問題、携帯情報端末機器に用いた場合に電池時間が低減するため使い勝手が悪くなるという問題などが生じている。そこで、エレクトロニクス業界およびユーザの双方にとって、LSIの性能を維持しつつ、消費電力を低減することが、急務の技術課題となっている。
【0003】
消費電力を低減するために、最も有効な対策は、電源電圧を低くすることである。しかし、電源電圧を低くすると、MOSトランジスタの速度性能が低下し、回路の動作速度が低下してしまう。そこで、これまで、CMOS回路に対して、電源電圧を低くしても、動作速度が低下しないように、種々の対策が提案されてきた。最近、SOI(Silicon On Insulator)構造のCMOS回路が注目されている。
【0004】
SOI構造のCMOS回路の利点として、以下の3つを挙げることができる。第1に、文献1「“SOI技術の研究開発動向”,応用物理,第64巻,第11号,p1104−1110(1995)」の1106頁、右欄の2行目から8行目に記載されているように、SOI構造のCMOS回路は埋め込み酸化膜を備えているため寄生容量が小さく、従って、負荷の充放電に要する時間が短くなり動作速度が速くなるという点である。すなわち、電源電圧を低くしても、回路の動作速度を高く維持することができるという点である。
【0005】
第2に、文献1の1106頁、右欄の23行目から33行目に記載されているように、電源電圧を低くしても基板バイアス電位によりMOSトランジスタのしきい値電圧が上昇しないためMOSトランジスタのスイッチング速度が低下せず、従って、電源電圧を低くしても、回路の動作速度を高く維持することができるという点である。
【0006】
第3に、文献2「“A Dynamic Threshold Voltage MOSFET(DTMOS) for Ultra−Low Voltage Operation”,IEDM94,p809−812(1994)」に記載されているように、MOSトランジスタのボディの電位を制御することにより電源電圧を低くしてもMOSトランジスタの電流駆動能力を維持することができ、従って、電源電圧を低くしても、回路の動作速度を高く維持することができるという点である。
【0007】
図14は従来のSOI構造のCMOS回路の構成図である。図14はNOR回路を示している。図14において、101,102は第1,第2のPMOSトランジスタ、103,104は第1,第2のNMOSトランジスタである。また、105は電源に接続された高側基準電位配線、106はグランドに接続された低側基準電位配線である。また、A,Bは信号が入力する第1,第2の入力端子、Cは信号が出力する出力端子である。
【0008】
図14に示す従来の回路では、第1,第2のPMOSトランジスタ101,102および第1,第2のNMOSトランジスタ103,104のボディを各トランジスタのゲートに接続することによって、電源電圧が低い場合でも、回路の動作速度を高く維持している。
【0009】
【発明が解決しようとする課題】
従来のSOI構造のCMOS回路は以上のように構成されているので、電源電圧を低くしても、回路の動作速度を高く維持することができる。しかし、このような従来のSOI構造のCMOS回路でも、以下に示す課題がある。すなわち、一般に、NMOSトランジスタのシリコン中での電子の移動度はPMOSトランジスタのシリコン中での正孔(以下、ホールという)の移動度に比べて約2倍大きく、従って、文献3「日経マイクロデバイス,9月号,1994年」の153頁、図11に示されているように、NMOSトランジスタおよびPMOSトランジスタの寸法が等しい場合、NMOSトランジスタの電流値はPMOSトランジスタの電流値に比べて約2倍大きいが、回路が高集積化し電源電圧が低くなると移動度の乖離はさらに大きくなり、電流値の乖離もそれにつれてさらに大きくなる。その結果、NOR回路などの直列に接続された複数のPMOSトランジスタを備えているCMOS回路の論理しきい値が電源電位と接地電位との中間値からずれるため、回路動作に余裕がなくなりノイズに対する耐性が低くなる。また、出力信号の立ち上がりと立ち下がりの遷移時間が極端に異なるようになるため、高性能のLSIを設計し製造することが困難となり回路の信頼性が低くなる。
【0010】
このような課題に対して、NMOSトランジスタおよびPMOSトランジスタの寸法を変更することにより対処する方法もあるが、その場合には、効率的なトランジスタの配置や配線が困難となるため、回路のレイアウトが複雑となるなどの新たな課題も生じる。
【0011】
この発明は上記のような課題を解決するためになされたもので、論理しきい値を電源電位と接地電位との中間値に近づけることができるSOI構造のCMOS回路を得ることを目的とする。
【0012】
【課題を解決するための手段】
この発明に係るSOI構造のCMOS回路は、PMOSトランジスタのボディとゲートとを接続する、ボディの電位の下限値を、電源電位と、電源電位からビルトイン電位を引いた値との間の値にする電位制限回路を備えたものである。
【0014】
この発明に係るSOI構造のCMOS回路は、PMOSトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、電源電位と、電源電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、NMOSトランジスタのボディをグランドに接続された低側基準電位配線に接続したものである。
【0015】
この発明に係るSOI構造のCMOS回路は、NMOSトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、接地電位と、接地電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、PMOSトランジスタのボディを電源に接続された高側基準電位配線に接続したものである。
【0016】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるSOI構造のCMOS回路を示す構成図である。図1はNOR回路を示している。図1において、1,2は第1,第2のPMOSトランジスタ(PMOSトランジスタ)、3,4は第1,第2のNMOSトランジスタ(NMOSトランジスタ)である。また、5は電源に接続された電源電位VDDの高側基準電位配線、6はグランドに接続された接地電位VSSの低側基準電位配線である。また、A,Bは信号が入力する第1,第2の入力端子、Cは信号が出力する出力端子である。
【0017】
図1に示すこの発明の実施の形態1の回路では、第1,第2のPMOSトランジスタ1,2を直列に接続し、第1,第2のNMOSトランジスタ3,4を第2のPMOSトランジスタ2に接続している。
【0018】
また、第1,第2のPMOSトランジスタ1,2のボディを各トランジスタのゲートに接続し、第1,第2のNMOSトランジスタ3,4のボディを低側基準電位配線6に接続している。
【0019】
また、第1の入力端子Aを第1のPMOSトランジスタ1のゲートおよび第1のNMOSトランジスタ3のゲートに接続し、第2の入力端子Bを第2のPMOSトランジスタ2のゲートおよび第2のNMOSトランジスタ4のゲートに接続している。
【0020】
次に動作について説明する。
第1のPMOSトランジスタ1のゲートに接地電位VSSのL信号が入力し、第1のPMOSトランジスタ1がON状態となるとき、第1のPMOSトランジスタ1のボディが接地電位VSSとなり、第1のPMOSトランジスタ1のしきい値電圧が低くなるため、電流駆動能力が高くなる。
【0021】
また、第1のPMOSトランジスタ1のゲートに電源電位VDDのH信号が入力し、第1のPMOSトランジスタ1がOFF状態となるとき、第1のPMOSトランジスタ1のボディが電源電位VDDとなり、第1のPMOSトランジスタ1のしきい値電圧が高くなるため、リーク電流が減少する。
【0022】
同様に、第2のPMOSトランジスタ2のゲートにL信号が入力し、第2のPMOSトランジスタ2がON状態となるとき、第2のPMOSトランジスタ2のボディが接地電位VSSとなり、第2のPMOSトランジスタ2のしきい値電圧が低くなるため、電流駆動能力が高くなる。
【0023】
また、第2のPMOSトランジスタ2のゲートにH信号が入力し、第2のPMOSトランジスタ2がOFF状態となるとき、第2のPMOSトランジスタ2のボディが電源電位VDDとなり、第2のPMOSトランジスタ2のしきい値電圧が高くなるため、リーク電流が減少する。
【0024】
一方、第1のNMOSトランジスタ3のゲートにL信号が入力しても、H信号が入力しても、第1のNMOSトランジスタ3のしきい値電圧は変化しないため、電流駆動能力、リーク電流は変化しない。
【0025】
以上のように、この実施の形態1によれば、第1,第2のPMOSトランジスタ1,2のボディを各トランジスタのゲートに接続し、第1,第2のNMOSトランジスタ3,4のボディを低側基準電位配線6に接続している。このため、第1,第2のPMOSトランジスタ1,2がON状態のとき、第1,第2のPMOSトランジスタ1,2の電流駆動能力が高くなるのに対して、第1,第2のNMOSトランジスタ3,4がON状態のときでも、第1,第2のNMOSトランジスタ3,4の電流駆動能力は高くならず、第1,第2のPMOSトランジスタ1,2の電流駆動能力が第1,第2のNMOSトランジスタ3,4の電流駆動能力に近づき、第1,第2のPMOSトランジスタ1,2の電流値と第1,第2のNMOSトランジスタ3,4の電流値の乖離が小さくなる。従って、第1,第2のPMOSトランジスタ1,2および第1,第2のNMOSトランジスタ3,4の寸法を変更することなしに、CMOS回路の論理しきい値が電源電位VDDと接地電位VSSとの中間値側に補正されるため、回路動作に余裕が生まれノイズに対する耐性が高くなる効果が得られる。また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなるため、高性能のLSIを設計し製造することが容易となり回路の信頼性が高くなる効果が得られる。
【0026】
また、第1,第2のPMOSトランジスタ1,2は、ON状態となるとき、電流駆動能力が高く、OFF状態となるとき、リーク電流が低い理想的なトランジスタ動作をする効果が得られる。
【0027】
実施の形態2.
上記実施の形態1では、第1,第2のPMOSトランジスタ1,2のボディを各トランジスタのゲートに直接接続しているため、電源電位VDDがビルトイン電位VBLより大きい場合、第1,第2のPMOSトランジスタ1,2のソースとボディとの間にビルトイン電位VBL以上の電圧がかかる場合がある。すなわち、電源電位VDDがビルトイン電位VBLより大きい場合、第1,第2のPMOSトランジスタ1,2のゲートにL信号が入力するとき、第1,第2のPMOSトランジスタ1,2のボディが接地電位VSSとなり、ソースが電源電位VDDとなるため、ソースとボディとの間にビルトイン電位VBL以上の電圧がかかる。このとき、第1,第2のPMOSトランジスタ1,2は、ボディがベース、ソース,ドレインがエミッタ,コレクタとして機能する寄生バイポーラ動作をするため、正常な動作ができなくなる。
【0028】
この実施の形態2では、電源電位VDDがビルトイン電位VBLより大きい場合でも、第1,第2のPMOSトランジスタ1,2のソースとボディとの間にビルトイン電位VBL以上の電圧がかかることがないように、第1,第2のPMOSトランジスタ1,2のボディを各トランジスタのゲートに電位制限回路を介して接続する場合について説明する。
【0029】
図2はこの発明の実施の形態2によるSOI構造のCMOS回路を示す構成図である。図2はNOR回路を示している。図2において、7は第1のPMOSトランジスタ1のボディとゲートとを接続する第1の電位制限回路(電位制限回路)、8は第2のPMOSトランジスタ2のボディとゲートとを接続する第2の電位制限回路(電位制限回路)である。その他の構成要素は図1に同一符号を付して示したものと同等である。
【0030】
図3はこの発明の実施の形態2によるSOI構造のCMOS回路に用いる第1,第2の電位制限回路の構成図である。図3において、9はゲートとドレインとが接続された第3のPMOSトランジスタである。また、Dは第1のPMOSトランジスタ1のゲートあるいは第2のPMOSトランジスタ2のゲートと接続する接続端子であり、Eは第1のPMOSトランジスタ1のボディあるいは第2のPMOSトランジスタ2のボディと接続する接続端子である。
【0031】
図3に示すこの発明の実施の形態2によるSOI構造のCMOS回路に用いる第1,第2の電位制限回路7,8は、第3のPMOSトランジスタ9のしきい値電圧を変えることにより、グランドを基準としたボディの電位の下限値VHを、電源電位VDDと、電源電位VDDからビルトイン電位VBLを引いた値との間の値にするものである。すなわち、第3のPMOSトランジスタ9のしきい値電圧を変えることにより、ボディの電位の下限値VHを、図4に示すように、直線VH=VDDと直線VH=VDD−VBLとの間の値にするものである。なお、図4の縦軸はVHであり、横軸はVDDである。
【0032】
例えば、第1のPMOSトランジスタ1のゲートに図5(A)に示す上限が電源電位VDDであり下限が接地電位VSSであるパルス信号が入力する場合、第1のPMOSトランジスタ1のボディの電位は、図5(B)に示すように、パルス信号の電位がVH以下のときVHとなり、パルス信号の電位がVHより大きいときパルス信号と同じ電位となる。なお、図5(A)の縦軸は入力信号の電位であり、図5(B)の縦軸はボディの電位であり、図5(A),(B)の横軸は時間である。
【0033】
以上のように、この実施の形態2によれば、第1,第2のPMOSトランジスタ1,2のボディを各トランジスタのゲートに電位制限回路を介して接続し、第1,第2のNMOSトランジスタ3,4のボディを低側基準電位配線6に接続しているので、実施の形態1と同様の効果が得られる。
【0034】
また、第1,第2のPMOSトランジスタ1,2のボディを各トランジスタのゲートに電位制限回路を介して接続しているので、電源電位VDDがビルトイン電位VBLより大きい場合でも正常に動作する効果が得られる。
【0035】
実施の形態3.
図6はこの発明の実施の形態3によるSOI構造のCMOS回路を示す構成図である。図6はNOR回路を示している。図6において、10は第1,第2のPMOSトランジスタ1,2のボディと高側基準電位配線5とを接続するボディ電位発生回路である。その他の構成要素は図1に同一符号を付して示したものと同等である。
【0036】
図7はこの発明の実施の形態3によるSOI構造のCMOS回路に用いるボディ電位発生回路の構成図である。図7において、11,12は第4,第5のPMOSトランジスタ、13〜15は第1〜第3のキャパシタ、16はコイル、17は抵抗である。また、Fは高側基準電位配線5と接続する接続端子、Gは第1,第2のPMOSトランジスタ1,2のボディと接続する接続端子、Hはグランドと接続する接続端子である。
【0037】
図7に示すこの発明の実施の形態3によるSOI構造のCMOS回路に用いるボディ電位発生回路10は、交互にオン・オフさせる第4,第5のPMOSトランジスタ11,12のオン・オフ時間を変えることにより、ソースを基準としたボディの電位VHを、電源電位VDDと、電源電位VDDからビルトイン電位VBLを引いた値との間の一定の値にするものである。すなわち、第4,第5のPMOSトランジスタ11,12のオン・オフ時間を変えることにより、ボディの電位VHを、図8に示すように、直線VH=VDDと直線VH=VDD−VBLとの間の一定の値にするものである。なお、図8の縦軸はVHであり、横軸はVDDである。
【0038】
以上のように、この実施の形態3によれば、第1,第2のPMOSトランジスタ1,2のボディを高側基準電位配線5にボディ電位発生回路10を介して接続し、第1,第2のNMOSトランジスタ3,4のボディを低側基準電位配線6に接続している。このため、第1,第2のPMOSトランジスタ1,2がON状態のとき、第1,第2のPMOSトランジスタ1,2の電流駆動能力が高くなるのに対して、第1,第2のNMOSトランジスタ3,4がON状態のときでも、第1,第2のNMOSトランジスタ3,4の電流駆動能力は高くならず、第1,第2のPMOSトランジスタ1,2の電流駆動能力が第1,第2のNMOSトランジスタ3,4の電流駆動能力に近づき、第1,第2のPMOSトランジスタ1,2の電流値と第1,第2のNMOSトランジスタ3,4の電流値の乖離が小さくなる。従って、実施の形態1と同様の効果が得られる。
【0039】
また、第1,第2のPMOSトランジスタ1,2のボディを各トランジスタのゲートに接続していないため、第1,第2のPMOSトランジスタ1,2のゲートに入力する信号の寄生容量が実施の形態1および実施の形態2の場合より小さくなる効果が得られる。
【0040】
また、第1,第2のPMOSトランジスタ1,2のボディを高側基準電位配線5にボディ電位発生回路10を介して接続しているので、第1,第2のPMOSトランジスタ1,2のボディの電位VHが一定の値となり、実施の形態1および実施の形態2のように第1,第2のPMOSトランジスタ1,2のボディの電位VHが変化する場合より、正確な回路シミュレーションを実現でき、信頼性の高い回路を設計し、製造することが容易となる効果が得られる。これは、ボディの電位VHが変化する場合、トランジスタの電気特性が複雑に変化するためである。
【0041】
なお、図7に示すボディ電位発生回路10で、ボディの電位VHを、電源電位VDDと、電源電位VDDからビルトイン電位VBLを引いた値との間の一定の値にすることができない場合には、図9に示すように、図7に示す回路に、ゲートとドレインとが接続された第6のPMOSトランジスタ18を接続することにより、ボディの電位VHを、電源電位VDDと、電源電位VDDからビルトイン電位VBLを引いた値との間の一定の値にすることができる。
【0042】
実施の形態4.
図10はこの発明の実施の形態4によるSOI構造のCMOS回路を示す構成図である。図10はNOR回路を示している。図10において、19は第1,第2のNMOSトランジスタ3,4のボディと高側基準電位配線5とを接続するボディ電位発生回路である。その他の構成要素は図1に同一符号を付して示したものと同等である。
【0043】
図11はこの発明の実施の形態4によるSOI構造のCMOS回路に用いるボディ電位発生回路の構成図である。図11において、20,21は第3,第4のNMOSトランジスタ、22は奇数個のインバータを直列に接続した構成のリング発振回路、23は第4のキャパシタである。また、Iは第1,第2のNMOSトランジスタ3,4のボディと接続する接続端子、Jはグランドと接続する接続端子である。高側基準電位配線5はリング発振回路22の各インバータと接続する。
【0044】
図11に示すこの発明の実施の形態4によるSOI構造のCMOS回路に用いるボディ電位発生回路19は、第3,第4のNMOSトランジスタ20,21のしきい値電圧を変えることにより、ソースを基準としたボディの電位VHを、接地電位VSSと、接地電位VSSからビルトイン電位VBLを引いた値との間の一定の値にするものである。すなわち、第3,第4のNMOSトランジスタのオン・オフ時間を変えることにより、ボディの電位VHを、図12に示すように、直線VH=VSSと直線VH=VSS−VBLとの間の一定の値にするものである。なお、図12の縦軸はVHであり、横軸はVDDである。
【0045】
以上のように、この実施の形態4によれば、第1,第2のNMOSトランジスタ3,4のボディを高側基準電位配線5にボディ電位発生回路19を介して接続し、第1,第2のPMOSトランジスタ1,2のボディを低側基準電位配線6に接続している。このため、第1,第2のPMOSトランジスタ1,2がON状態のときでも、第1,第2のPMOSトランジスタ1,2の電流駆動能力が高くならないのに対して、第1,第2のNMOSトランジスタ3,4がON状態のとき、第1,第2のNMOSトランジスタ3,4の電流駆動能力は低くなり、第1,第2のNMOSトランジスタ3,4の電流駆動能力が第1,第2のPMOSトランジスタ1,2の電流駆動能力に近づき、第1,第2のPMOSトランジスタ1,2の電流値と第1,第2のNMOSトランジスタ3,4の電流値の乖離が小さくなる。従って、第1,第2のPMOSトランジスタ1,2および第1,第2のNMOSトランジスタ3,4の寸法を変更することなしに、CMOS回路の論理しきい値が電源電位VDDと接地電位VSSとの中間値側に補正されるため、回路動作に余裕が生まれノイズに対する耐性が高くなる効果が得られる。また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなるため、高性能のLSIを設計し製造することが容易となり回路の信頼性が高くなる効果が得られる。
【0046】
また、第1,第2のNMOSトランジスタ3,4のボディを高側基準電位配線5にボディ電位発生回路19を介して接続しているので、第1,第2のNMOSトランジスタ3,4のしきい値電圧が高くなりリーク電流が小さくなる効果が得られる。
【0047】
なお、図11に示すボディ電位発生回路19では、ボディ電位VHを、接地電位VSSと、接地電位VSSからビルトイン電位VBLを引いた値との間の一定の値にすることができない場合には、図13に示すように、図11に示す回路に、ゲートとドレインとが接続された第5のNMOSトランジスタ24を接続することにより、ボディの電位VHを、接地電位VSSと、接地電位VSSからビルトイン電位VBLを引いた値との間の一定の値にすることができる。
【0048】
この発明の関連技術として、PMOSトランジスタのボディを正の一定の電位とする例およびNMOSトランジスタのボディを負の一定の電位とする例が特開平3−66159号公報および特開平9−55652号公報に示されているが、これらの公報にはボディの電位の大きさについて何ら示されていない。
【0049】
【発明の効果】
以上のように、この発明によれば、SOI構造のCMOS回路を、PMOSトランジスタのボディとゲートとを接続する、ボディの電位の下限値を、電源電位と、電源電位からビルトイン電位を引いた値との間の値にする電位制限回路を備えるように構成したので、電源電位がビルトイン電位より大きい場合でも正常に動作する効果がある。
【0051】
この発明によれば、SOI構造のCMOS回路を、PMOSトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、電源電位と、電源電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、NMOSトランジスタのボディがグランドに接続された低側基準電位配線に接続するように構成したので、CMOS回路の論理しきい値が電源電位と接地電位との中間値側に補正され、回路動作に余裕が生まれノイズに対する耐性が高くなる効果がある。
また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなり、高性能のLSIを設計し製造することが容易となり回路の信頼性が高くなる効果がある。
さらに、PMOSトランジスタのボディの電位が一定の値となり、正確な回路シミュレーションを実現でき、信頼性の高い回路を設計し、製造することが容易となる効果がある。
【0052】
この発明によれば、SOI構造のCMOS回路を、NMOSトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、接地電位と、接地電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、PMOSトランジスタのボディが電源に接続された高側基準電位配線に接続するように構成したので、CMOS回路の論理しきい値が電源電位と接地電位との中間値側に補正され、回路動作に余裕が生まれノイズに対する耐性が高くなる効果がある。また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなり、高性能のLSIを設計し製造することが容易となり回路の信頼性が高くなる効果がある。また、NMOSトランジスタのしきい値電圧が高くなりリーク電流が小さくなる効果が得られる。
【図面の簡単な説明】
【図1】この発明の実施の形態1によるSOI構造のCMOS回路を示す構成図である。
【図2】この発明の実施の形態2によるSOI構造のCMOS回路を示す構成図である。
【図3】この発明の実施の形態2によるSOI構造のCMOS回路に用いる第1,第2の電位制限回路を示す構成図である。
【図4】PMOSトランジスタのボディの電位の下限の範囲を示すグラフ図である。
【図5】この発明の実施の形態2によるSOI構造のCMOS回路の動作説明図である。
【図6】この発明の実施の形態3によるSOI構造のCMOS回路を示す構成図である。
【図7】この発明の実施の形態3によるSOI構造のCMOS回路に用いるボディ電位発生回路を示す構成図である。
【図8】PMOSトランジスタのボディの電位の範囲を示すグラフ図である。
【図9】この発明の実施の形態3によるSOI構造のCMOS回路に用いる他のボディ電位発生回路を示す構成図である。
【図10】この発明の実施の形態4によるSOI構造のCMOS回路を示す構成図である。
【図11】この発明の実施の形態4によるSOI構造のCMOS回路に用いるボディ電位発生回路を示す構成図である。
【図12】NMOSトランジスタのボディの電位の範囲を示すグラフ図である。
【図13】この発明の実施の形態4によるSOI構造のCMOS回路に用いる他のボディ電位発生回路を示す構成図である。
【図14】従来のSOI構造のCMOS回路を示す構成図である。
【符号の説明】
1,2 第1,第2のPMOSトランジスタ(PMOSトランジスタ)、3,4 第1,第2のNMOSトランジスタ(NMOSトランジスタ)、5 高側基準電位配線、6 低側基準電位配線、7,8 第1,第2の電位制限回路(電位制限回路)、10,19 ボディ電位発生回路。
Claims (3)
- 直列に接続された複数のPMOSトランジスタと、上記PMOSトランジスタに接続されたNMOSトランジスタとを備えたSOI構造のCMOS回路において、
上記PMOSトランジスタは、ボディが、ゲートに接続されたものであり、
上記NMOSトランジスタは、ボディが、グランドに接続された低側基準電位配線に接続されたSOI構造のCMOS回路において、
上記PMOSトランジスタのボディとゲートとを接続する、上記ボディの電位の下限値を、電源電位と、電源電位からビルトイン電位を引いた値との間の値にする電位制限回路を備えたことを特徴とするSOI構造のCMOS回路。 - 直列に接続された複数のPMOSトランジスタと、上記PMOSトランジスタに接続されたNMOSトランジスタとを備えたSOI構造のCMOS回路において、
上記PMOSトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、上記ボディの電位を、電源電位と、電源電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、
上記NMOSトランジスタは、ボディが、グランドに接続された低側基準電位配線に接続されたものである
ことを特徴とするSOI構造のCMOS回路。 - 直列に接続された複数のPMOSトランジスタと、上記PMOSトランジスタに接続されたNMOSトランジスタとを備えたSOI構造のCMOS回路において、
上記NMOSトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、上記ボディの電位を、接地電位と、接地電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、
上記PMOSトランジスタは、ボディが、電源に接続された高側基準電位配線に接続されたものである
ことを特徴とするSOI構造のCMOS回路。
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