JPH11340765A - 集積回路用の電圧制限回路 - Google Patents
集積回路用の電圧制限回路Info
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- JPH11340765A JPH11340765A JP10144921A JP14492198A JPH11340765A JP H11340765 A JPH11340765 A JP H11340765A JP 10144921 A JP10144921 A JP 10144921A JP 14492198 A JP14492198 A JP 14492198A JP H11340765 A JPH11340765 A JP H11340765A
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- circuit
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Abstract
(57)【要約】
【課題】 トランジスタのスレッシュホールド電圧のバ
ラツキがあっても無調整で安定した動作を期待できる集
積回路用電圧制限回路を提供することを目的とする。 【解決手段】 回路ブロックＡを保護するに際して、信
号入力１と回路ブロックＡの間に第１のトランジスタ３
を介装し、この第１トランジスタ３に印加するバイアス
電圧を作成するバイアス電圧生成回路４に第１のトラン
ジスタ３と同様の第２のトランジスタ５を介装した。第
１のトランジスタ３のスレッシュホールド電圧がばらつ
いても、バイアス電圧生成回路４から第１トランジスタ
３に印加されるバイアス電圧Ｖｇも第２のトランジスタ
５のスレッシュホールド電圧が変動して補償される。
ラツキがあっても無調整で安定した動作を期待できる集
積回路用電圧制限回路を提供することを目的とする。 【解決手段】 回路ブロックＡを保護するに際して、信
号入力１と回路ブロックＡの間に第１のトランジスタ３
を介装し、この第１トランジスタ３に印加するバイアス
電圧を作成するバイアス電圧生成回路４に第１のトラン
ジスタ３と同様の第２のトランジスタ５を介装した。第
１のトランジスタ３のスレッシュホールド電圧がばらつ
いても、バイアス電圧生成回路４から第１トランジスタ
３に印加されるバイアス電圧Ｖｇも第２のトランジスタ
５のスレッシュホールド電圧が変動して補償される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に内蔵す
る電圧制限回路に関するものである。
る電圧制限回路に関するものである。
【０００２】
【従来の技術】集積回路で構成された電気回路には、各
段の出力には位相補償用のコンデンサなどが設けられて
いるため、電源投入直後の立ち上げの際には一時的に過
渡電流が流れて、後段の電気回路の入力に定常時の使用
電圧よりも高い入力信号が印加されるものがある。
段の出力には位相補償用のコンデンサなどが設けられて
いるため、電源投入直後の立ち上げの際には一時的に過
渡電流が流れて、後段の電気回路の入力に定常時の使用
電圧よりも高い入力信号が印加されるものがある。
【０００３】この場合には、定常時の使用電圧よりも高
い入力信号が印加される虞のある回路ブロックは、定常
時の使用電圧よりも高い過渡期の信号電圧に持ちこたえ
る耐圧のトランジスタで構成されている。
い入力信号が印加される虞のある回路ブロックは、定常
時の使用電圧よりも高い過渡期の信号電圧に持ちこたえ
る耐圧のトランジスタで構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、中耐圧
や高耐圧のトランジスタは集積回路基板におけるトラン
ジスタサイズが低耐圧トランジスタに比べて大きくなる
問題がある。
や高耐圧のトランジスタは集積回路基板におけるトラン
ジスタサイズが低耐圧トランジスタに比べて大きくなる
問題がある。
【０００５】そこで、定常時の使用電圧よりも高い入力
信号が印加される虞のある回路ブロックを低耐圧トラン
ジスタで構成するとともに、この低耐圧トランジスタで
構成される回路ブロックに印加される入力信号の電圧を
トランジスタで構成される付加回路で制限することが考
えられるが、トランジスタのスレッシュホールド電圧の
バラツキが原因で、無調整で安定した動作を期待できな
いのが現状である。
信号が印加される虞のある回路ブロックを低耐圧トラン
ジスタで構成するとともに、この低耐圧トランジスタで
構成される回路ブロックに印加される入力信号の電圧を
トランジスタで構成される付加回路で制限することが考
えられるが、トランジスタのスレッシュホールド電圧の
バラツキが原因で、無調整で安定した動作を期待できな
いのが現状である。
【０００６】本発明は上記の付加回路において、トラン
ジスタのスレッシュホールド電圧のバラツキがあっても
無調整で安定した動作を期待できる集積回路用電圧制限
回路を提供することを目的とする。
ジスタのスレッシュホールド電圧のバラツキがあっても
無調整で安定した動作を期待できる集積回路用電圧制限
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の集積回路用電圧
制限回路は、図３に示すように回路ブロックＡの信号入
力１と入力端子２に印加される入力信号Ｖｉｎの間に第
１のトランジスタ３を介装し、この第１トランジスタ３
に印加するバイアス電圧を作成するバイアス電圧生成回
路４に第１のトランジスタ３と同様の第２のトランジス
タ５を介装したことを特徴とする。
制限回路は、図３に示すように回路ブロックＡの信号入
力１と入力端子２に印加される入力信号Ｖｉｎの間に第
１のトランジスタ３を介装し、この第１トランジスタ３
に印加するバイアス電圧を作成するバイアス電圧生成回
路４に第１のトランジスタ３と同様の第２のトランジス
タ５を介装したことを特徴とする。
【０００８】この構成によると、第１のトランジスタ３
のスレッシュホールド電圧がばらついても、バイアス電
圧生成回路４から第１トランジスタ３に印加されるバイ
アス電圧Ｖｇも第２のトランジスタ５のスレッシュホー
ルド電圧で変化する。ここで第１，第２のトランジスタ
３，５を同一のシリコン上で近傍にレイアウトし、形
状、方向を同一にすることに作成すると両トランジスタ
のスレッシュホールド電圧を同一にすることができ、第
１のトランジスタ３のスレッシュホールド電圧の影響を
受けない無調整で安定した動作を期待できる。
のスレッシュホールド電圧がばらついても、バイアス電
圧生成回路４から第１トランジスタ３に印加されるバイ
アス電圧Ｖｇも第２のトランジスタ５のスレッシュホー
ルド電圧で変化する。ここで第１，第２のトランジスタ
３，５を同一のシリコン上で近傍にレイアウトし、形
状、方向を同一にすることに作成すると両トランジスタ
のスレッシュホールド電圧を同一にすることができ、第
１のトランジスタ３のスレッシュホールド電圧の影響を
受けない無調整で安定した動作を期待できる。
【０００９】
【発明の実施の形態】請求項１記載の集積回路用の電圧
制限回路は、入力信号が印加される回路ブロックの入力
側に設けられる電圧制限回路であって、ドレイン−ソー
ス電極間が前記回路ブロックの信号入力と前記入力信号
の間に介装された第１のトランジスタと、ドレインとゲ
ートを接続してドレイン電流に応じてソース電流が流れ
るとともにゲートが第１のトランジスタのゲートに接続
されドレイン−ソース電極間の一方が電流源に接続され
た第２のトランジスタと、第２のトランジスタのドレイ
ン−ソース電極間の他方と電圧源に接続された定電圧発
生手段とを設け、前記定電圧発生手段によって第２のト
ランジスタのソース電圧を前記回路ブロックの最大耐圧
よりも低く定常時の前記入力信号の電圧値よりも高く設
定したことを特徴とする。
制限回路は、入力信号が印加される回路ブロックの入力
側に設けられる電圧制限回路であって、ドレイン−ソー
ス電極間が前記回路ブロックの信号入力と前記入力信号
の間に介装された第１のトランジスタと、ドレインとゲ
ートを接続してドレイン電流に応じてソース電流が流れ
るとともにゲートが第１のトランジスタのゲートに接続
されドレイン−ソース電極間の一方が電流源に接続され
た第２のトランジスタと、第２のトランジスタのドレイ
ン−ソース電極間の他方と電圧源に接続された定電圧発
生手段とを設け、前記定電圧発生手段によって第２のト
ランジスタのソース電圧を前記回路ブロックの最大耐圧
よりも低く定常時の前記入力信号の電圧値よりも高く設
定したことを特徴とする。
【００１０】請求項２記載の集積回路用の電圧制限回路
は、請求項１において、第１，第２のトランジスタをと
もにＮチャネルトランジスタとし、第１のトランジスタ
のドレインに入力信号を印加し、第１のトランジスタの
ソースを回路ブロックの信号入力に接続し、電流源の代
わりに第２のトランジスタのドレインと電源の間に定電
流動作する第３のトランジスタを介装したことを特徴と
する。
は、請求項１において、第１，第２のトランジスタをと
もにＮチャネルトランジスタとし、第１のトランジスタ
のドレインに入力信号を印加し、第１のトランジスタの
ソースを回路ブロックの信号入力に接続し、電流源の代
わりに第２のトランジスタのドレインと電源の間に定電
流動作する第３のトランジスタを介装したことを特徴と
する。
【００１１】請求項３記載の集積回路用の電圧制限回路
は、請求項２において、定電圧発生手段を、ソース電極
が半導体集積回路の基板と第２のトランジスタのソース
に接続され、ドレインとゲートを接続したＰチャネルト
ランジスタで構成したことを特徴とする。
は、請求項２において、定電圧発生手段を、ソース電極
が半導体集積回路の基板と第２のトランジスタのソース
に接続され、ドレインとゲートを接続したＰチャネルト
ランジスタで構成したことを特徴とする。
【００１２】以下、本発明の実施の形態を図１と図２に
基づいて説明する。図１は保護対象の回路ブロックＡと
これに付加された本発明の集積回路用の電圧制限回路と
を示す。
基づいて説明する。図１は保護対象の回路ブロックＡと
これに付加された本発明の集積回路用の電圧制限回路と
を示す。
【００１３】入力信号Ｖｉｎは第１のトランジスタ３の
ドレインに印加され、第１のトランジスタ３のソースが
回路ブロックＡの信号入力１に接続されている。第１の
トランジスタ３のゲートに接続されたバイアス電圧生成
回路４は、ゲートが第１のトランジスタ３のゲートに接
続された第２のトランジスタ５と、第２のトランジスタ
５と電源の一方の極（＋）の間に介装された第３のトラ
ンジスタ６と、第２のトランジスタ５と電源の他方の極
（−）の間に介装された第４，第５のトランジスタ７，
８とを有している。
ドレインに印加され、第１のトランジスタ３のソースが
回路ブロックＡの信号入力１に接続されている。第１の
トランジスタ３のゲートに接続されたバイアス電圧生成
回路４は、ゲートが第１のトランジスタ３のゲートに接
続された第２のトランジスタ５と、第２のトランジスタ
５と電源の一方の極（＋）の間に介装された第３のトラ
ンジスタ６と、第２のトランジスタ５と電源の他方の極
（−）の間に介装された第４，第５のトランジスタ７，
８とを有している。
【００１４】第２のトランジスタ５はドレインとゲート
が接続されている。低電流トランジスタとして動作する
第３のトランジスタ６のゲートにはバイアス電圧Ｖｂｉ
ａｓが印加されている。第３のトランジスタ６のソース
・ドレイン間には、第３のトランジスタ５と第４，第５
のトランジスタ７，８を介して定電流Ｉｄが流れる。
が接続されている。低電流トランジスタとして動作する
第３のトランジスタ６のゲートにはバイアス電圧Ｖｂｉ
ａｓが印加されている。第３のトランジスタ６のソース
・ドレイン間には、第３のトランジスタ５と第４，第５
のトランジスタ７，８を介して定電流Ｉｄが流れる。
【００１５】これによって、ソースと基板とを接続し、
かつドレインとゲートを接続して定電流Ｉｄが流れて飽
和動作している第４，第５のトランジスタ７，８の両端
には定電圧Ｖｓｌが発生し、第４，第５のトランジスタ
７，８が定電圧発生手段９として動作している。
かつドレインとゲートを接続して定電流Ｉｄが流れて飽
和動作している第４，第５のトランジスタ７，８の両端
には定電圧Ｖｓｌが発生し、第４，第５のトランジスタ
７，８が定電圧発生手段９として動作している。
【００１６】ここで、第１，第２のトランジスタ３，５
は、回路ブロックＡなどが構成されている集積回路基板
の上の互いに近接した場所に同一のプロセスで形成され
ており、第１のトランジスタ３のドレイン・ソース間が
導通するに必要なゲート・ソース間の電圧（スレッシュ
ホールド電圧）Ｖｔ３と、第２のトランジスタ５のスレ
ッシュホールド電圧Ｖｔ５とは同一またはほぼ同一のも
のが得られる。
は、回路ブロックＡなどが構成されている集積回路基板
の上の互いに近接した場所に同一のプロセスで形成され
ており、第１のトランジスタ３のドレイン・ソース間が
導通するに必要なゲート・ソース間の電圧（スレッシュ
ホールド電圧）Ｖｔ３と、第２のトランジスタ５のスレ
ッシュホールド電圧Ｖｔ５とは同一またはほぼ同一のも
のが得られる。
【００１７】入力信号Ｖｉｎは、図２に示すように回路
ブロックＡを構成している低耐圧トランジスタの最大耐
圧Ｖｍａｘを越えた後に、この最大耐圧Ｖｍａｘを下回
る定常時使用電圧Ｖｎに安定する。
ブロックＡを構成している低耐圧トランジスタの最大耐
圧Ｖｍａｘを越えた後に、この最大耐圧Ｖｍａｘを下回
る定常時使用電圧Ｖｎに安定する。
【００１８】バイアス電圧Ｖｂｉａｓと定電圧発生手段
９の出力電圧Ｖｓｌは次のように設定されている。第１
のトランジスタ３のソース電圧Ｖｓｍは、 Ｖｇ − Ｖｓｍ ≧ Ｖｔ３ の関係が満足されないと入力信号Ｖｉｎと回路ブロック
Ａの間が導通しないので、 Ｖｓｍ ≦ Ｖｇ − Ｖｔ３ の関係を守る。
９の出力電圧Ｖｓｌは次のように設定されている。第１
のトランジスタ３のソース電圧Ｖｓｍは、 Ｖｇ − Ｖｓｍ ≧ Ｖｔ３ の関係が満足されないと入力信号Ｖｉｎと回路ブロック
Ａの間が導通しないので、 Ｖｓｍ ≦ Ｖｇ − Ｖｔ３ の関係を守る。
【００１９】このため、バイアス電圧生成回路４の出力
電圧Ｖｇを規定することによって回路ブロックＡに印加
される信号電圧を最大耐圧Ｖｍａｘよりも低い電圧に規
定できる。
電圧Ｖｇを規定することによって回路ブロックＡに印加
される信号電圧を最大耐圧Ｖｍａｘよりも低い電圧に規
定できる。
【００２０】さらに、第１のトランジスタ３のスレッシ
ュホールド電圧Ｖｔ３が製造プロセスでばらついても、
第３のトランジスタ６に印加するバイアス電圧Ｖｂｉａ
ｓをその都度に変更しなくても回路ブロックＡに印加さ
れる信号電圧を最大耐圧Ｖｍａｘよりも低い電圧に規定
できる。
ュホールド電圧Ｖｔ３が製造プロセスでばらついても、
第３のトランジスタ６に印加するバイアス電圧Ｖｂｉａ
ｓをその都度に変更しなくても回路ブロックＡに印加さ
れる信号電圧を最大耐圧Ｖｍａｘよりも低い電圧に規定
できる。
【００２１】ここでは第１のトランジスタ３のゲートに
印加されるバイアス電圧Ｖｇ（バイアス電圧生成回路４
の出力電圧）は、 Ｖｇ ＝ Ｖｓｌ ＋ Ｖｔ５ であって、第１のトランジスタ３のスレッシュホールド
電圧Ｖｔ３のばらつきに伴って、第１のトランジスタ３
に近接した場所に同一のプロセスで形成され第２のトラ
ンジスタ５のスレッシュホールド電圧Ｖｔ５も同様にば
らつく。
印加されるバイアス電圧Ｖｇ（バイアス電圧生成回路４
の出力電圧）は、 Ｖｇ ＝ Ｖｓｌ ＋ Ｖｔ５ であって、第１のトランジスタ３のスレッシュホールド
電圧Ｖｔ３のばらつきに伴って、第１のトランジスタ３
に近接した場所に同一のプロセスで形成され第２のトラ
ンジスタ５のスレッシュホールド電圧Ｖｔ５も同様にば
らつく。
【００２２】したがって、バイアス電圧Ｖｂｉａｓを変
更しなくてもバイアス電圧Ｖｇが第１のトランジスタ３
のスレッシュホールド電圧Ｖｔ３のばらつきに追従して
補償するので、第１のトランジスタ３による制限電圧を
最大耐圧Ｖｍａｘを越えない制限電圧に維持することが
できる。
更しなくてもバイアス電圧Ｖｇが第１のトランジスタ３
のスレッシュホールド電圧Ｖｔ３のばらつきに追従して
補償するので、第１のトランジスタ３による制限電圧を
最大耐圧Ｖｍａｘを越えない制限電圧に維持することが
できる。
【００２３】また、定電圧発生手段９を構成している第
４，第５のトランジスタ７，８は、Ｐチャンネルトラン
ジスタを使用し、基板とソースとを接続しているので、
基板バイアス効果によるバイアス電圧Ｖｇのばらつきも
発生しない。
４，第５のトランジスタ７，８は、Ｐチャンネルトラン
ジスタを使用し、基板とソースとを接続しているので、
基板バイアス効果によるバイアス電圧Ｖｇのばらつきも
発生しない。
【００２４】なお、定電圧発生手段９は第４，第５のト
ランジスタ７，８の２個を直列に接続して構成したが、
直列に接続するトランジスタの数はＶｓｌに応じて変わ
る。上記の実施の形態では、Ｐ基板半導体で製造した場
合を例に挙げて説明したが、Ｎ基板半導体を使用した場
合は、Ｐチャネル、Ｎチャネルトランジスタを入れ替え
て電源の（＋）（−）を入れ替えれば、図２に示した波
形は逆極性になるが同一の効果が得られる。
ランジスタ７，８の２個を直列に接続して構成したが、
直列に接続するトランジスタの数はＶｓｌに応じて変わ
る。上記の実施の形態では、Ｐ基板半導体で製造した場
合を例に挙げて説明したが、Ｎ基板半導体を使用した場
合は、Ｐチャネル、Ｎチャネルトランジスタを入れ替え
て電源の（＋）（−）を入れ替えれば、図２に示した波
形は逆極性になるが同一の効果が得られる。
【００２５】
【発明の効果】請求項１の構成によると、回路ブロック
の信号入力と入力信号Ｖｉｎの間に第１のトランジスタ
を介装し、この第１のトランジスタに印加するバイアス
電圧を作成するバイアス電圧生成回路に第１のトランジ
スタと同様の第２のトランジスタを介装して、第２のト
ランジスタのソース電圧を前記回路ブロックの最大耐圧
よりも低く定常時の前記入力信号の電圧値よりも高く設
定したため、回路ブロックを構成する多数のトランジス
タを低耐圧トランジスタで構成して第１，第２のトラン
ジスタなどの数個のトランジスタを中耐圧または高耐圧
のものを使用することによって、起動直後などの過渡時
の入力信号の過大入力から回路ブロックを保護できるだ
けでなく、第１のトランジスタのスレッシュホールド電
圧がばらついても、無調整で制限電圧を保護対象回路の
耐圧以下に維持できるものである。
の信号入力と入力信号Ｖｉｎの間に第１のトランジスタ
を介装し、この第１のトランジスタに印加するバイアス
電圧を作成するバイアス電圧生成回路に第１のトランジ
スタと同様の第２のトランジスタを介装して、第２のト
ランジスタのソース電圧を前記回路ブロックの最大耐圧
よりも低く定常時の前記入力信号の電圧値よりも高く設
定したため、回路ブロックを構成する多数のトランジス
タを低耐圧トランジスタで構成して第１，第２のトラン
ジスタなどの数個のトランジスタを中耐圧または高耐圧
のものを使用することによって、起動直後などの過渡時
の入力信号の過大入力から回路ブロックを保護できるだ
けでなく、第１のトランジスタのスレッシュホールド電
圧がばらついても、無調整で制限電圧を保護対象回路の
耐圧以下に維持できるものである。
【図１】本発明の電圧制限回路の実施の形態の構成図
【図２】同実施の形態の入力信号の過渡期の変化と制限
動作の説明図
動作の説明図
【図３】クレーム対応図
Ａ 回路ブロック（保護対象） Ｖｉｎ 入力信号 ３ 第１のトランジスタ ４ バイアス電圧発生手段 ５ 第２のトランジスタ ６ 第３のトランジスタ ７，８ 第４，第５のトランジスタ ９ 定電圧発生手段 Ｖｍａｘ 回路ブロックの最大耐圧 Ｖｓｍ 制限電圧 Ｖｎ 定常時使用電圧
Claims (3)
- 【請求項１】入力信号が印加される回路ブロックの入力
側に設けられる電圧制限回路であって、 ドレイン−ソース電極間が前記回路ブロックの信号入力
と前記入力信号の間に介装された第１のトランジスタ
と、 ドレインとゲートを接続してドレイン電流に応じてソー
ス電流が流れるとともにゲートが第１のトランジスタの
ゲートに接続されドレイン−ソース電極間の一方が電流
源に接続された第２のトランジスタと、 第２のトランジスタのドレイン−ソース電極間の他方と
電圧源に接続された定電圧発生手段とを設け、前記定電
圧発生手段によって第２のトランジスタのソース電圧を
前記回路ブロックの最大耐圧よりも低く定常時の前記入
力信号の電圧値よりも高く設定した集積回路用の電圧制
限回路。 - 【請求項２】第１，第２のトランジスタをともにＮチャ
ネルトランジスタとし、第１のトランジスタのドレイン
に入力信号を印加し、第１のトランジスタのソースを回
路ブロックの信号入力に接続し、 電流源の代わりに第２のトランジスタのドレインと電源
の間に定電流動作する第３のトランジスタを介装した請
求項１記載の集積回路用の電圧制限回路。 - 【請求項３】定電圧発生手段を、ソース電極が半導体集
積回路の基板と第２のトランジスタのソースに接続さ
れ、ドレインとゲートを接続したＰチャネルトランジス
タで構成した請求項２記載の集積回路用の電圧制限回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14492198A JP3423217B2 (ja) | 1998-05-27 | 1998-05-27 | 集積回路用の電圧制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14492198A JP3423217B2 (ja) | 1998-05-27 | 1998-05-27 | 集積回路用の電圧制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340765A true JPH11340765A (ja) | 1999-12-10 |
| JP3423217B2 JP3423217B2 (ja) | 2003-07-07 |
Family
ID=15373335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14492198A Expired - Fee Related JP3423217B2 (ja) | 1998-05-27 | 1998-05-27 | 集積回路用の電圧制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3423217B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145379B2 (en) | 2003-07-29 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Current driver and display device |
| CN1322482C (zh) * | 2003-03-14 | 2007-06-20 | 松下电器产业株式会社 | 电流驱动装置 |
| US7265495B2 (en) | 2002-12-19 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Display driver |
| CN100353400C (zh) * | 2003-05-12 | 2007-12-05 | 松下电器产业株式会社 | 电流驱动装置及显示装置 |
| US7466166B2 (en) | 2004-04-20 | 2008-12-16 | Panasonic Corporation | Current driver |
-
1998
- 1998-05-27 JP JP14492198A patent/JP3423217B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265495B2 (en) | 2002-12-19 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Display driver |
| CN1322482C (zh) * | 2003-03-14 | 2007-06-20 | 松下电器产业株式会社 | 电流驱动装置 |
| CN100353400C (zh) * | 2003-05-12 | 2007-12-05 | 松下电器产业株式会社 | 电流驱动装置及显示装置 |
| US7477094B2 (en) | 2003-05-12 | 2009-01-13 | Panasonic Corporation | Current driving device and display device |
| US7145379B2 (en) | 2003-07-29 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Current driver and display device |
| US7466166B2 (en) | 2004-04-20 | 2008-12-16 | Panasonic Corporation | Current driver |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3423217B2 (ja) | 2003-07-07 |
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