JP2004128759A - ウィンドウコンパレータ - Google Patents
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Abstract
【課題】二つの比較電圧を任意に設定でき、低電源電圧でも動作するウィンドウコンパレータを提供する。
【解決手段】入力電圧を印加する第１の素子１０と、第１の基準電圧ＶＨを印加する第２の素子１２と、該第１の素子に流れる電流および該第２の素子に流れる電流の和を一定にし、片端が接地された第１の定電流源３０とによって構成される第１の比較回路と、前記入力電圧を印加する第３の素子２４と、前記第１の基準電圧より低い電圧に設定された第２の基準電圧ＶＬを印加する第４の素子２６と、該第４の素子に流れる電流を一定にし、片端が接地された第２の定電流源３２とによって構成される第２の比較回路と、前記第３の素子に流れる電流および前記第４の素子に流れる電流の和を前記第２の素子に流れる電流に比例させるカレントミラー回路とから構成され、前記第２の定電流源の両端電圧を出力ＶＯＵＴとする。
【選択図】 図２
【解決手段】入力電圧を印加する第１の素子１０と、第１の基準電圧ＶＨを印加する第２の素子１２と、該第１の素子に流れる電流および該第２の素子に流れる電流の和を一定にし、片端が接地された第１の定電流源３０とによって構成される第１の比較回路と、前記入力電圧を印加する第３の素子２４と、前記第１の基準電圧より低い電圧に設定された第２の基準電圧ＶＬを印加する第４の素子２６と、該第４の素子に流れる電流を一定にし、片端が接地された第２の定電流源３２とによって構成される第２の比較回路と、前記第３の素子に流れる電流および前記第４の素子に流れる電流の和を前記第２の素子に流れる電流に比例させるカレントミラー回路とから構成され、前記第２の定電流源の両端電圧を出力ＶＯＵＴとする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路、特に低電圧駆動用アナログ集積回路に用いて好適なウィンドウコンパレータに関する。
【０００２】
【従来の技術】
特開平６−２２２０８９公報には、ウィンドウの上限値や下限値の自由な設定を図り、その設定値に対して正確かつ簡単に合わせることが出来るウィンドウコンパレータが開示されている。該ウィンドウコンパレータは、図１に示されるように、ｎチャンネルＭＯＳトランジスタ５４，５６によって構成される比較回路、ｎチャンネルＭＯＳトランジスタ５０，５２によって構成される比較回路、ｐチャンネルＭＯＳトランジスタ６０，６２によって構成されるカレントミラー回路および定電流源７０によって構成される入力回路と、ｐチャンネルＭＯＳトランジスタ６４および定電流源７２によって構成される出力回路とによって構成される。
また、特開昭６２−１１８６３５公報には、２個のトランジスタが差動的に接続されたゲート回路を直列構成とすることにより、消費電力を低減させ、回路規模の縮小化を可能としたウィンドウコンパレータが開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、図１に示される回路においては、ｐチャンネルＭＯＳトランジスタ６０，６２によって構成されるカレントミラー回路と、ｎチャンネルＭＯＳトランジスタ５４，５６によって構成される比較回路と、ｎチャンネルＭＯＳトランジスタ５０，５２によって構成される比較回路と、定電流源７０とが縦に接続されているためにＥ１−Ｅ２間にある程度の電位差が必要になり、また、電源電圧を低くすることが出来ない問題点があった。
この発明は、上述した事情に鑑みてなされたものであり、二つの比較電圧を任意に設定でき、低電源電圧でも動作するウィンドウコンパレータを提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載のウィンドウコンパレータにあっては、入力電圧（ＶＩＮ）によってインピーダンスが増減する第１の素子と、第１の基準電圧（ＶＨ）によってインピーダンスが増減する第２の素子と、該第１の素子に流れる電流および該第２の素子に流れる電流の和を一定にし、片端が接地された第１の定電流源とによって構成される第１の比較回路と、前記入力電圧によってインピーダンスが増減する第３の素子と、前記第１の基準電圧より低い電圧に設定された第２の基準電圧（ＶＬ）によりインピーダンスが増減する第４の素子と、該第４の素子に流れる電流を一定にし、片端が接地された第２の定電流源とによって構成される第２の比較回路と、前記第３の素子に流れる電流および前記第４の素子に流れる電流の和を前記第２の素子に流れる電流に比例させるカレントミラー回路とから構成され、前記第２の定電流源の両端電圧を出力とすることを特徴とする。
さらに、前記第１の素子および前記第２の素子は、ｎチャンネルトランジスタ（ｎチャンネルＭＯＳＦＥＴ）であり、前記第３の素子および前記第４の素子は、ｐチャンネルトランジスタ（ｐチャンネルＭＯＳＦＥＴ）であってもよい。
【０００５】
【発明の実施の形態】
１． 実施形態の構成
次に、本発明による一実施形態であるウィンドウコンパレータの構成を図２を参照し説明する。
１０、１２はｎチャンネルトランジスタであり、ＭＯＳ構造を採用し、ゲート電圧が閾値電圧（正）を超えるとソース、ドレイン間がＯＮ状態になる。２０、２２、２４、２６はｐチャンネルトランジスタであり、ＭＯＳ構造を採用し、ゲート電圧が閾値電圧（負）より低下するとソース、ドレイン間がＯＮ状態になる。３０、３２は定電流源であり、カレントミラー回路などで構成される。
【０００６】
入力電圧ＶＩＮが、ｎチャンネルトランジスタ１０のゲート端およびｐチャンネルトランジスタ２４のゲート端に印加されている。ｎチャンネルトランジスタ１０のソース端はｎチャンネルトランジスタ１２のソース端と共に定電流源３０の一端に接続されている。なお、定電流源３０の他端は接地されている。ｎチャンネルトランジスタ１０のドレイン端に電源ＶＤＤが印加されている。したがって、ｎチャンネルトランジスタ１０、１２および定電流源３０によって第１の比較回路が構成される。
【０００７】
ｎチャンネルトランジスタ１２のゲート端に比較電圧ＶＨが印加され、ドレイン端はｐチャンネルトランジスタ２０のドレイン端、ゲート端およびｐチャンネルトランジスタ２２のゲート端に接続されている。ｐチャンネルトランジスタ２０のソース端は、ｐチャンネルトランジスタ２２のソース端と共に電源ＶＤＤが印加されている。したがって、ｐチャンネルトランジスタ２０、２２によってカレントミラー回路が構成され、ｐチャンネルトランジスタ２２に流れる電流はｐチャンネルトランジスタ２０に流れる電流に比例する。
【０００８】
ｐチャンネルトランジスタ２４のドレイン端は接地され、ソース端はｐチャンネルトランジスタ２６のソース端と共にｐチャンネルトランジスタ２２のドレイン端に接続されている。ｐチャンネルトランジスタ２６のゲートには比較電圧ＶＬが印加され、ドレイン端は定電流源３２の一端に接続され、出力電圧ＶＯＵＴとして出力される。ここで、比較電圧ＶＬには比較電圧ＶＨよりも低い電圧が印加される。なお定電流源３２の他端は接地されている。したがって、ｐチャンネルトランジスタ２４、２６および定電流源３２によって第２の比較回路が構成される。
【０００９】
なお、ｎチャンネルトランジスタ１０、１２の基板はソース端に接続され、ｐチャンネルトランジスタ２０、２２の基板はソース端に接続され、ｐチャンネルトランジスタ２４、２６の基板はソース端に接続されている。
【００１０】
２．実施形態の動作
（１）入力電圧ＶＩＮが比較電圧ＶＬよりも低い場合
ｎチャンネルトランジスタ１０、１２によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＨとの比較が行われる。ｎチャンネルトランジスタ１０およびｎチャンネルトランジスタ１２に流れる電流の和は定電流源３０により定められている。その状態において、入力電圧ＶＩＮが比較電圧ＶＨよりも低いため、ｎチャンネルトランジスタ１２に流れる電流すなわちｐチャンネルトランジスタ２０に流れる電流はｎチャンネルトランジスタ１０に流れる電流よりも大きい値にされる。したがって、ｐチャンネルトランジスタ２０とカレントミラー回路を構成しているｐチャンネルトランジスタ２２に電流がより多く流される。
【００１１】
次に、ｐチャンネルトランジスタ２４、２６によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＬとの比較が行われる。ｐチャンネルトランジスタ２４およびｐチャンネルトランジスタ２６に流れる電流の和はｐチャンネルトランジスタ２２に流れる電流によって定められる。その状態において、入力電圧ＶＩＮが比較電圧ＶＬよりも低いため、ｐチャンネルトランジスタ２４の方に電流が流れ、ｐチャンネルトランジスタ２６には流れない。したがって、出力電圧ＶＯＵＴはほぼ接地電位であるＶＯＬにされる（図２（ｂ））。
【００１２】
（２）入力電圧ＶＩＮが比較電圧ＶＬとＶＨとの間にある場合
入力電圧ＶＩＮは比較電圧ＶＨよりも低い値であるので、ｐチャンネルトランジスタ２２に電流が流れるところまでは上記と同様である。次に、ｐチャンネルトランジスタ２４、２６によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＬとの比較が行われる。入力電圧ＶＩＮが比較電圧ＶＬよりも高いため、電流はｐチャンネルトランジスタ２６側に流れ、出力電圧はほぼ電源電圧であるＶＯＨにされる（図２（ｂ））。
【００１３】
（３）入力電圧ＶＩＮが比較電圧ＶＨよりも高い場合
ｎチャンネルトランジスタ１０、１２によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＨとの比較が行われる。比較電圧ＶＨの方が入力電圧ＶＩＮよりも低い電圧であるので、ｎチャンネルトランジスタ１２に電流が流れず、ｐチャンネルトランジスタ２０にも電流が流れない。それ故、ｐチャンネルトランジスタ２０とカレントミラー回路を構成しているｐチャンネルトランジスタ２２にも電流が流れない。したがって、ｐチャンネルトランジスタ２６にも電流が流れないので、出力電圧ＶＯＵＴはＶＯＬにされる。そして、最終的に図２（ｂ）のような入出力特性が得られる。
【００１４】
３． 変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能であり、全て本発明の範疇に含まれる。
（１）上記実施形態は、ｎチャンネルトランジスタ、ｐチャンネルトランジスタによって構成したが、ジャンクションＦＥＴなどの入力電圧によってインピーダンスが増減する素子を用いても構成可能である。
（２）ｎチャンネルトランジスタをｐチャンネルトランジスタに変更し、ｐチャンネルトランジスタをｎチャンネルトランジスタに変更し、電源電位ＶＤＤを接地電位に変更し、接地電位を電源電位ＶＤＤに変更し、さらに電流源の電流方向を反転した構成によっても実現可能である。
【００１５】
【発明の効果】
以上説明したように本発明によれば、
第２の素子および第４の素子の双方に片端が接地された定電流源を接続するように構成されているので、電源電圧が低い場合においても、比較電圧ＶＨと比較電圧ＶＬとの間の電位差を大きくする必要が無い。
【図面の簡単な説明】
【図１】従来のウインドウコンパレータの回路図である。
【図２】本発明の一実施形態であるウインドウコンパレータの回路図および入出力特性を示す図である。
【符号の説明】
１０，１２，５０，５２、５４，５６…ｎチャンネルトランジスタ、２０，２２，２４，２６，６０，６２，６４…ｐチャンネルトランジスタ、３０，３２，７０，７２…定電流源
【発明の属する技術分野】
本発明は、集積回路、特に低電圧駆動用アナログ集積回路に用いて好適なウィンドウコンパレータに関する。
【０００２】
【従来の技術】
特開平６−２２２０８９公報には、ウィンドウの上限値や下限値の自由な設定を図り、その設定値に対して正確かつ簡単に合わせることが出来るウィンドウコンパレータが開示されている。該ウィンドウコンパレータは、図１に示されるように、ｎチャンネルＭＯＳトランジスタ５４，５６によって構成される比較回路、ｎチャンネルＭＯＳトランジスタ５０，５２によって構成される比較回路、ｐチャンネルＭＯＳトランジスタ６０，６２によって構成されるカレントミラー回路および定電流源７０によって構成される入力回路と、ｐチャンネルＭＯＳトランジスタ６４および定電流源７２によって構成される出力回路とによって構成される。
また、特開昭６２−１１８６３５公報には、２個のトランジスタが差動的に接続されたゲート回路を直列構成とすることにより、消費電力を低減させ、回路規模の縮小化を可能としたウィンドウコンパレータが開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、図１に示される回路においては、ｐチャンネルＭＯＳトランジスタ６０，６２によって構成されるカレントミラー回路と、ｎチャンネルＭＯＳトランジスタ５４，５６によって構成される比較回路と、ｎチャンネルＭＯＳトランジスタ５０，５２によって構成される比較回路と、定電流源７０とが縦に接続されているためにＥ１−Ｅ２間にある程度の電位差が必要になり、また、電源電圧を低くすることが出来ない問題点があった。
この発明は、上述した事情に鑑みてなされたものであり、二つの比較電圧を任意に設定でき、低電源電圧でも動作するウィンドウコンパレータを提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載のウィンドウコンパレータにあっては、入力電圧（ＶＩＮ）によってインピーダンスが増減する第１の素子と、第１の基準電圧（ＶＨ）によってインピーダンスが増減する第２の素子と、該第１の素子に流れる電流および該第２の素子に流れる電流の和を一定にし、片端が接地された第１の定電流源とによって構成される第１の比較回路と、前記入力電圧によってインピーダンスが増減する第３の素子と、前記第１の基準電圧より低い電圧に設定された第２の基準電圧（ＶＬ）によりインピーダンスが増減する第４の素子と、該第４の素子に流れる電流を一定にし、片端が接地された第２の定電流源とによって構成される第２の比較回路と、前記第３の素子に流れる電流および前記第４の素子に流れる電流の和を前記第２の素子に流れる電流に比例させるカレントミラー回路とから構成され、前記第２の定電流源の両端電圧を出力とすることを特徴とする。
さらに、前記第１の素子および前記第２の素子は、ｎチャンネルトランジスタ（ｎチャンネルＭＯＳＦＥＴ）であり、前記第３の素子および前記第４の素子は、ｐチャンネルトランジスタ（ｐチャンネルＭＯＳＦＥＴ）であってもよい。
【０００５】
【発明の実施の形態】
１． 実施形態の構成
次に、本発明による一実施形態であるウィンドウコンパレータの構成を図２を参照し説明する。
１０、１２はｎチャンネルトランジスタであり、ＭＯＳ構造を採用し、ゲート電圧が閾値電圧（正）を超えるとソース、ドレイン間がＯＮ状態になる。２０、２２、２４、２６はｐチャンネルトランジスタであり、ＭＯＳ構造を採用し、ゲート電圧が閾値電圧（負）より低下するとソース、ドレイン間がＯＮ状態になる。３０、３２は定電流源であり、カレントミラー回路などで構成される。
【０００６】
入力電圧ＶＩＮが、ｎチャンネルトランジスタ１０のゲート端およびｐチャンネルトランジスタ２４のゲート端に印加されている。ｎチャンネルトランジスタ１０のソース端はｎチャンネルトランジスタ１２のソース端と共に定電流源３０の一端に接続されている。なお、定電流源３０の他端は接地されている。ｎチャンネルトランジスタ１０のドレイン端に電源ＶＤＤが印加されている。したがって、ｎチャンネルトランジスタ１０、１２および定電流源３０によって第１の比較回路が構成される。
【０００７】
ｎチャンネルトランジスタ１２のゲート端に比較電圧ＶＨが印加され、ドレイン端はｐチャンネルトランジスタ２０のドレイン端、ゲート端およびｐチャンネルトランジスタ２２のゲート端に接続されている。ｐチャンネルトランジスタ２０のソース端は、ｐチャンネルトランジスタ２２のソース端と共に電源ＶＤＤが印加されている。したがって、ｐチャンネルトランジスタ２０、２２によってカレントミラー回路が構成され、ｐチャンネルトランジスタ２２に流れる電流はｐチャンネルトランジスタ２０に流れる電流に比例する。
【０００８】
ｐチャンネルトランジスタ２４のドレイン端は接地され、ソース端はｐチャンネルトランジスタ２６のソース端と共にｐチャンネルトランジスタ２２のドレイン端に接続されている。ｐチャンネルトランジスタ２６のゲートには比較電圧ＶＬが印加され、ドレイン端は定電流源３２の一端に接続され、出力電圧ＶＯＵＴとして出力される。ここで、比較電圧ＶＬには比較電圧ＶＨよりも低い電圧が印加される。なお定電流源３２の他端は接地されている。したがって、ｐチャンネルトランジスタ２４、２６および定電流源３２によって第２の比較回路が構成される。
【０００９】
なお、ｎチャンネルトランジスタ１０、１２の基板はソース端に接続され、ｐチャンネルトランジスタ２０、２２の基板はソース端に接続され、ｐチャンネルトランジスタ２４、２６の基板はソース端に接続されている。
【００１０】
２．実施形態の動作
（１）入力電圧ＶＩＮが比較電圧ＶＬよりも低い場合
ｎチャンネルトランジスタ１０、１２によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＨとの比較が行われる。ｎチャンネルトランジスタ１０およびｎチャンネルトランジスタ１２に流れる電流の和は定電流源３０により定められている。その状態において、入力電圧ＶＩＮが比較電圧ＶＨよりも低いため、ｎチャンネルトランジスタ１２に流れる電流すなわちｐチャンネルトランジスタ２０に流れる電流はｎチャンネルトランジスタ１０に流れる電流よりも大きい値にされる。したがって、ｐチャンネルトランジスタ２０とカレントミラー回路を構成しているｐチャンネルトランジスタ２２に電流がより多く流される。
【００１１】
次に、ｐチャンネルトランジスタ２４、２６によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＬとの比較が行われる。ｐチャンネルトランジスタ２４およびｐチャンネルトランジスタ２６に流れる電流の和はｐチャンネルトランジスタ２２に流れる電流によって定められる。その状態において、入力電圧ＶＩＮが比較電圧ＶＬよりも低いため、ｐチャンネルトランジスタ２４の方に電流が流れ、ｐチャンネルトランジスタ２６には流れない。したがって、出力電圧ＶＯＵＴはほぼ接地電位であるＶＯＬにされる（図２（ｂ））。
【００１２】
（２）入力電圧ＶＩＮが比較電圧ＶＬとＶＨとの間にある場合
入力電圧ＶＩＮは比較電圧ＶＨよりも低い値であるので、ｐチャンネルトランジスタ２２に電流が流れるところまでは上記と同様である。次に、ｐチャンネルトランジスタ２４、２６によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＬとの比較が行われる。入力電圧ＶＩＮが比較電圧ＶＬよりも高いため、電流はｐチャンネルトランジスタ２６側に流れ、出力電圧はほぼ電源電圧であるＶＯＨにされる（図２（ｂ））。
【００１３】
（３）入力電圧ＶＩＮが比較電圧ＶＨよりも高い場合
ｎチャンネルトランジスタ１０、１２によって構成される比較回路によって、入力電圧ＶＩＮと比較電圧ＶＨとの比較が行われる。比較電圧ＶＨの方が入力電圧ＶＩＮよりも低い電圧であるので、ｎチャンネルトランジスタ１２に電流が流れず、ｐチャンネルトランジスタ２０にも電流が流れない。それ故、ｐチャンネルトランジスタ２０とカレントミラー回路を構成しているｐチャンネルトランジスタ２２にも電流が流れない。したがって、ｐチャンネルトランジスタ２６にも電流が流れないので、出力電圧ＶＯＵＴはＶＯＬにされる。そして、最終的に図２（ｂ）のような入出力特性が得られる。
【００１４】
３． 変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能であり、全て本発明の範疇に含まれる。
（１）上記実施形態は、ｎチャンネルトランジスタ、ｐチャンネルトランジスタによって構成したが、ジャンクションＦＥＴなどの入力電圧によってインピーダンスが増減する素子を用いても構成可能である。
（２）ｎチャンネルトランジスタをｐチャンネルトランジスタに変更し、ｐチャンネルトランジスタをｎチャンネルトランジスタに変更し、電源電位ＶＤＤを接地電位に変更し、接地電位を電源電位ＶＤＤに変更し、さらに電流源の電流方向を反転した構成によっても実現可能である。
【００１５】
【発明の効果】
以上説明したように本発明によれば、
第２の素子および第４の素子の双方に片端が接地された定電流源を接続するように構成されているので、電源電圧が低い場合においても、比較電圧ＶＨと比較電圧ＶＬとの間の電位差を大きくする必要が無い。
【図面の簡単な説明】
【図１】従来のウインドウコンパレータの回路図である。
【図２】本発明の一実施形態であるウインドウコンパレータの回路図および入出力特性を示す図である。
【符号の説明】
１０，１２，５０，５２、５４，５６…ｎチャンネルトランジスタ、２０，２２，２４，２６，６０，６２，６４…ｐチャンネルトランジスタ、３０，３２，７０，７２…定電流源
Claims (2)
- 入力電圧によってインピーダンスが増減する第１の素子と、第１の基準電圧によってインピーダンスが増減する第２の素子と、該第１の素子に流れる電流および該第２の素子に流れる電流の和を一定にし、片端が接地された第１の定電流源とによって構成される第１の比較回路と、
前記入力電圧によってインピーダンスが増減する第３の素子と、前記第１の基準電圧より低い電圧に設定された第２の基準電圧によりインピーダンスが増減する第４の素子と、該第４の素子に流れる電流を一定にし、片端が接地された第２の定電流源とによって構成される第２の比較回路と、
前記第３の素子に流れる電流および前記第４の素子に流れる電流の和を前記第２の素子に流れる電流に比例させるカレントミラー回路と
から構成され、
前記第２の定電流源の両端電圧を出力とすることを特徴とするウィンドウコンパレータ。 - 前記第１の素子および前記第２の素子は、ｎチャンネルトランジスタであり、
前記第３の素子および前記第４の素子は、ｐチャンネルトランジスタである ことを特徴とする請求項１記載のウィンドウコンパレータ。
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|---|---|---|---|
| JP2002288184A JP3972787B2 (ja) | 2002-10-01 | 2002-10-01 | ウィンドウコンパレータ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002288184A JP3972787B2 (ja) | 2002-10-01 | 2002-10-01 | ウィンドウコンパレータ |
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| Publication Number | Publication Date |
|---|---|
| JP2004128759A true JP2004128759A (ja) | 2004-04-22 |
| JP3972787B2 JP3972787B2 (ja) | 2007-09-05 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054220A (ja) * | 2006-08-28 | 2008-03-06 | Rohm Co Ltd | パルス発生器およびそれを用いた電子機器ならびにパルス発生方法 |
| JP2012124858A (ja) * | 2010-12-10 | 2012-06-28 | Asahi Kasei Electronics Co Ltd | 多入力差動増幅器 |
| JP2017123606A (ja) * | 2016-01-08 | 2017-07-13 | ザインエレクトロニクス株式会社 | 送信装置 |
-
2002
- 2002-10-01 JP JP2002288184A patent/JP3972787B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054220A (ja) * | 2006-08-28 | 2008-03-06 | Rohm Co Ltd | パルス発生器およびそれを用いた電子機器ならびにパルス発生方法 |
| JP2012124858A (ja) * | 2010-12-10 | 2012-06-28 | Asahi Kasei Electronics Co Ltd | 多入力差動増幅器 |
| JP2017123606A (ja) * | 2016-01-08 | 2017-07-13 | ザインエレクトロニクス株式会社 | 送信装置 |
| CN107148755A (zh) * | 2016-01-08 | 2017-09-08 | 哉英电子股份有限公司 | 发送装置以及包含该发送装置的收发系统 |
| US10756769B2 (en) | 2016-01-08 | 2020-08-25 | Thine Electronics, Inc. | Transmitter and transmission/reception system including the same |
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| JP3972787B2 (ja) | 2007-09-05 |
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