JPH0918328A - 電圧レベルシフト回路 - Google Patents

電圧レベルシフト回路

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JPH0918328A
JPH0918328A JP7165130A JP16513095A JPH0918328A JP H0918328 A JPH0918328 A JP H0918328A JP 7165130 A JP7165130 A JP 7165130A JP 16513095 A JP16513095 A JP 16513095A JP H0918328 A JPH0918328 A JP H0918328A
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JP
Japan
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mosfet
voltage
drain
circuit
pmosfet
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JP7165130A
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English (en)
Inventor
Ryoichi Suzuki
亮一 鈴木
Hitoshi Oura
大浦  仁
Koji Kawamoto
幸司 川本
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Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Hitachi Haramachi Electronics Ltd
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Publication date
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Abstract

(57)【要約】 【目的】pMOSFET ゲート耐圧以上の電圧で用いることが
できる、低消費電力なレベルシフト回路を提供する。 【構成】MOSFET Q5,Q6を、pMOSFETのゲート電位が
耐圧以上に下がらないように電流値を制限した高圧nMOS
FETとする。Vinが“H”レベルの時、MOSFET Q5が
“ON”であり、出力端子N5は“L”レベルとなる
が、電流値を制限してあるためnMOSFETに電圧が掛かっ
ておりMOSFET Q1,Q2のゲート電位は耐圧以上に下
がらない。 【効果】pMOSFET のゲート電位が耐圧以上に下がらない
ように電流値を制限した高圧nMOSFET を用いているため
に、pMOSFET ゲート耐圧以上の電圧においても使用可能
となる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、電圧レベルシフト回
路に関するものである。
【0002】
【従来の技術】モータ駆動用半導体集積回路において、
全体の消費電力を小さくするため、制御回路において
は、相補形MOSFET回路を用い低電圧で動作させ、出力段
素子の駆動回路においては、高い電圧で動作させてい
る。
【0003】この構成の場合、駆動回路には制御回路の
低電圧レベルの信号を必要としており、集積回路内に低
電圧レベルを適当な高電圧レベルに変換する、電圧レベ
ルシフト回路が必要になってくる。
【0004】図1に示すように、従来電圧レベルシフト
回路として提案されているものがある(特開昭57−9572
6 号)。この回路は、2組の相補形FETで構成され、
第1の電源(VB)とそれより大きい第2の電源(V
S)及び基準電位とに接続されている。第1の電源レベ
ルの信号を入力として印加すると、第2の電源レベルに
従う電圧が出力として取り出せるものである。
【0005】
【発明が解決しようとする課題】この回路構成では、例
えばMN1が“ON”状態の時、MP2のゲートには第
2の電源電圧(VS)がフルに掛かっており、第2の電
源レベル(VS)としてpMOSFET のゲート耐圧以上の高
い電圧を取り扱うことができない欠点がある。
【0006】図2に示すように、pMOSFET のゲート保護
のため、高圧電源とpMOSFET のゲートとの間にツェナー
ダイオードを挿入し、nMOSFET に高耐圧nMOSFET を用い
て使う方法が容易に考えられる。
【0007】しかしながら、ツェナーダイオードを用い
ることは、ツェナーダイオードの作製プロセスが必要と
なり、集積回路全体のプロセスが複雑になる欠点があ
る。そして、チップ面積が大きくなる欠点がある。さら
に、ツェナーダイオードから“ON”状態のnMOSFET を
通って流れる貫通電流が生じ、高圧系のため消費電力が
大きくなるという欠点がある。
【0008】従って、この発明の目的は、pMOSFET のゲ
ート耐圧以上の電圧を用いることができ、低消費電力な
レベルシフト回路を提供することである。
【0009】
【課題を解決するための手段】本発明の電圧レベルシフ
ト回路は、第1導電型の第1,第2,第3及び第4のMO
SFETと、第2導電型の第5及び第6のMOSFETとを有して
いる。ここで、導電型とはpチャネル型またはnチャネ
ル型のいずれかであり、第1導電型と第2導電型は互い
に導電型が異なっている。
【0010】第1のMOSFET及び第2のMOSFETの各ソース
が共通接続され、第1のMOSFETのゲートとドレイン,第
2のMOSFETのゲートが互いに接続される。そして、第1
のMOSFETのドレインと第5のMOSFETのドレインが接続さ
れる。すなわち、第1及び第2のMOSFETはカレントミラ
ー回路を構成しており、このカレントミラー回路と第5
のMOSFETとが直列回路を構成している。
【0011】また、第4のMOSFET及び第3のMOSFETの各
ソースが共通接続され、第4のMOSFETのゲートとドレイ
ン,第3のMOSFETのゲートが互いに接続される。そし
て、第4のMOSFETのドレインと第6のMOSFETのドレイン
が接続される。第3及び第4のMOSFETもカレントミラー
回路を構成し、同様に第6のMOSFETと共に直列回路を構
成する。
【0012】さらに、第1,第2,第3及び第4のMOSF
ETの各ソースは電源に共通接続され、第5及び第6のMO
SFETの各ソースは接地電位に共通接続される。また、第
2のMOSFETのドレインは第6のMOSFETのドレインに、第
3のMOSFETのドレインは第5のMOSFETのドレインにそれ
ぞれ接続される。
【0013】以上の回路において、第5及び第6のMOSF
ETの各ゲートをそれぞれ第1及び第2の入力として入力
電圧が供給され、第5及び第6のMOSFETの各ドレインを
それぞれ第1及び第2の出力として出力信号を取り出
す。
【0014】
【作用】まず、本発明の回路が電圧レベルシフト回路と
して動作することを説明する。第5のMOSFETがオフ状
態,第6のMOSFETがオン状態となるように入力電圧を与
えると、第5のMOSFETに接続されるカレントミラー回路
すなわち第1及び第2のMOSFETはオフ状態となり、第6
のMOSFETに接続されるカレントミラー回路すなわち第3
及び第4のMOSFETはオン状態となる。このとき、オン状
態となる第6のMOSFETのソースが接地されているので、
このMOSFETのドレインすなわち第2の出力は接地電位と
なる。また、オン状態となる第3のMOSFETのソースは電
源に接続され、かつドレインは第5のMOSFETのドレイン
すなわち第1の出力に接続されているので、この第1の
出力には電源電位が出力される。
【0015】他方、第5のMOSFETがオン状態,第6のMO
SFETがオフ状態となるように入力電圧を与えると、同様
の回路動作により、第1の出力には接地電位が、第2の
出力には電源電位が出力される。
【0016】このように、本発明の回路は、入力電圧を
それよりも高い電圧(電源電圧)に変換して出力するこ
とができる。
【0017】以上のような動作において、カレントミラ
ー回路と直列回路を構成する第2導電型のMOSFETに流れ
る電流を設定することにより第1導電型のMOSFETのゲー
トに印加される電圧を、電源電圧の大小に関わらずゲー
ト耐圧以下にすることができる。従って、電源電圧の大
きさすなわち出力電圧の大きさがゲート耐圧の大きさに
制約されない。また、ツェナーダイオードなどのゲート
保護の手段が不要となるので、消費電力が低減する。
【0018】
【実施例】以下図面を用いて、本発明の実施例を説明す
る。
【0019】(実施例1)図3の電圧レベルシフト回路
は、高圧nMOSFET Q5,Q6、pMOSFET Q1,Q2,Q
3,Q4及び相補形インバータ回路INVから構成さ
れ、第1の低電圧電源(VB)及び第2の高電圧電源(V
S)を有している。低電圧系のレベルを持つ入力信号V
inの一方は接地され、他方(N4)は、nMOSFET Q5の
ゲートと相補形インバータ回路INVの入力に接続され
る。上記インバータ回路INVの出力は、nMOSFET Q6
のゲートに接続される。なお、上記インバータ回路IN
Vは、第1の電源(VB)と接地に接続される。nMOSFE
T Q5のソース及び基板は接地され、ドレインはpMOSFE
T Q1のゲート及びドレイン,pMOSFET Q2のゲート,
pMOSFET Q3のドレインと接続されると共に、第1の出
力端子Vout の一方(N5)に接続される。出力端子V
out の他方は接地される。ここで、pMOSFETQ1,Q2の
関係はカレントミラーの関係にあり、pMOSFET Q2の動
作はpMOSFETQ1にゆだねられている。nMOSFET Q6の
ソース及び基板は接地され、ドレインはpMOSFET Q4の
ゲート及びドレイン,pMOSFET Q3のゲート,pMOSFET
Q2のドレインと接続されると共に第2の出力端子Vou
t の一方(N6)に接続される。出力端子Vout の他方
は接地される。ここで、pMOSFET Q3,Q4の関係はカ
レントミラーの関係にあり、pMOSFET Q3の動作はpMOS
FET Q3にゆだねられている。
【0020】次に上記回路の動作について説明する。
【0021】低電圧系の入力信号が入力端子Vinに印加
されると、上記低電圧系の入力信号とインバータ回路I
NVから出力する低電圧系の反転信号から、第1の出力
端子Vout(N5)に上記入力信号と逆相の高電圧系の信
号を出力し、第2の出力端子Vout(N6)に同相の高電
圧系の信号を出力する。
【0022】動作について、個別MOSの状態から説明
すれば、まず初期状態として入力信号レベルLow(以
下Lと記す)つまりMOSFET Q5,Q1,Q2が“OF
F”状態,MOSFET Q6,Q3,Q4が“ON”状態
で、第1の出力端子レベルが“High(以下Hと記
す)”,第2の出力端子レベルが“L”とする。
【0023】この状態でnMOSFET Q5には、ほぼ電圧V
Sが掛かっている。nMOSFET Q6には、pMOSFET Q4か
らの貫通電流(I)が流れており、Q4のオン電圧VDS
だけ低い電圧が掛かっている。図4に示すように、MOSF
ET Q4(Q1)とQ6(Q5)がONの時、pMOSFET Q4
(Q1)のゲートに耐圧以上の電圧が掛からないように
nMOSFET Q6(Q5)の電流値を設定しておくと、MOSF
ET Q4(Q1)と Q6(Q5)の動作点は、図で示
すような点を取り、MOSFET Q4(Q1)のゲートに、耐
圧以上の電圧が掛かることはない。
【0024】そして、入力信号レベルが“L”から
“H”に変わると、まずnMOSFET Q5が“ON”状態、
nMOSFET Q6が“OFF”状態になる。その時、MOSFET
Q3 とQ5が同時に“ON”状態となり第1の出力端
子(N5)の電位をpMOSFET Q3は上げようとそしてnMOS
FET Q5は下げようと働くと、N5の電位は不定とな
る。しかし、pMOSFET Q3とカレントミラーの関係にあ
るpMOSFET Q4が、nMOSFETQ6が“OFF”状態にな
った瞬間に“OFF”状態となり、カレントミラー動作
でpMOSFET Q3も“OFF”状態にするため、第1の出
力端子(N5)の電位は、nMOSFET Q5が“ON”状態
になった瞬間に“ON”状態となり、第2の出力端子
(N6)の電位を上げ“H”レベルとなる。この時、nM
OSFET Q5の電流値設定により、pMOSFET Q1,Q2の
ゲート・ソース間の電圧は、耐圧以下となる。
【0025】次に入力信号が“H”から“L”に変わる
と、まずnMOSFET Q5が“OFF”状態,MOSFET Q6
が“ON”状態になる。その時、pMOSFET Q2とnMOSFE
TQ6が同時に“ON”状態となり、第2の出力端子
(N6)の電位を、pMOSFETQ2は上げようとそしてnMO
SFET Q6は下げようと働くと、N6の電位は不定とな
る。しかし、MOSFET Q2とカレントミラーの関係にあ
るpMOSFET Q1が、nMOSFET Q5が“OFF”状態にな
った瞬間に“OFF”状態となり、カレントミラー動作
でpMOSFET Q2も“OFF”にするため、第2の出力端
子(N6)の電位は、nMOSFET Q6の“ON”状態によ
り“L”レベルとなる。pMOSFET Q3,Q4は、nMOSFE
T Q6が“ON”状態になった瞬間“ON”状態にな
り、第1の出力端子(N5)の電位を上げ“H”レベル
となる。この時、nMOSFET Q6の電流値設定により、pM
OSFET Q1,Q2のゲート・ソース間の電圧は、耐圧以
下となる。
【0026】(実施例2)実施例1の回路においては、
nMOSFET に電圧をもたせるため、電流能力をあまり大き
くできない。そこで、図5に示すように、第3の電源に
よって接地電位から浮かせたインバータ回路を出力に接
続することで、電流能力を向上したレベルシフト回路と
なる。
【0027】
【発明の効果】本発明のレベルシフト回路は、pMOSFET
のゲート電位がゲート耐圧以上にならないように電流値
を制限した高圧nMOSFET を用いているために、pMOSFET
ゲート耐圧以上の電源電圧においても使用可能となって
いる。
【0028】また、ツェナーダイオードを用いなかった
ことで消費電流を抑えている。
【図面の簡単な説明】
【図1】レベルシフト回路の従来例。
【図2】従来例を高圧電源に適用した回路例。
【図3】本発明のレベルシフト回路を用いた実施例1。
【図4】MOSFET Q4(Q1)とQ6(Q5)の負荷曲
線。
【図5】本発明のレベルシフト回路を用いた実施例2。
【符号の説明】
MP1,MP2…pMOSFET 、ZD1,ZD2…ツェナー
ダイオード、MN1,MN2…nMOSFET 、Q1,Q2,
Q3,Q4…pMOSFET 、Q5,Q6…高圧nMOSFET 、N
1…GND電位、N2…高電圧電源(VS)、N3…低
電圧電源(VB)。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 幸司 茨城県日立市幸町三丁目1番1号 株式会 社日立製作所日立工場内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】第1導電型の第1,第2,第3及び第4の
    MOSFETと、第2導電型の第5及び第6のMOSFETと、を有
    し、 第1のMOSFET及び第2のMOSFETの各ソースが共通接続さ
    れ、第1のMOSFETのゲートとドレイン、第2のMOSFETの
    ゲートが互いに接続され、 第1のMOSFETのドレインと第5のMOSFETのドレインが接
    続され、 第4のMOSFET及び第3のMOSFETの各ソースが共通接続さ
    れ、第4のMOSFETのゲートとドレイン,第3のMOSFETの
    ゲートが互いに接続され、 第4のMOSFETのドレインと第6のMOSFETのドレインが接
    続され、 第1,第2,第3及び第4のMOSFETの各ソースは電源に
    共通接続され、 第5及び第6のMOSFETの各ソースは接地電位に共通接続
    され、 第2のMOSFETのドレインは第6のMOSFETのドレインに、
    第3のMOSFETのドレインは第5のMOSFETのドレインにそ
    れぞれ接続され、 第5及び第6のMOSFETの各ゲートをそれぞれ第1及び第
    2の入力とし、 第5及び第6のMOSFETの各ドレインをそれぞれ第1及び
    第2の出力とすることを特徴とする電圧レベルシフト回
    路。
  2. 【請求項2】第1導電型のMOSFETと該MOSFETのドレイン
    に接続され第2導電型のMOSFETからなるカレントミラー
    回路との直列回路を2個有し、各直列接続回路が電源電
    位と接地電位の間に接続されることを特徴とする電圧レ
    ベルシフト回路。
  3. 【請求項3】請求項1または請求項2において、第1導
    電型がpチャネル型であり、第2導電型がnチャネル型
    であることを特徴とする電圧レベルシフト回路。
JP7165130A 1995-06-30 1995-06-30 電圧レベルシフト回路 Pending JPH0918328A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2817413A1 (fr) * 2000-11-29 2002-05-31 St Microelectronics Sa Dispositif de commutation d'une haute tension et application a une memoire non volatile
JP2006287797A (ja) * 2005-04-04 2006-10-19 Nec Electronics Corp レベル変換回路
JP2007306207A (ja) * 2006-05-10 2007-11-22 Bridgestone Corp レベルシフター
WO2008121977A3 (en) * 2007-03-31 2008-12-04 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
US7696805B2 (en) 2007-03-31 2010-04-13 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
US7696804B2 (en) 2007-03-31 2010-04-13 Sandisk 3D Llc Method for incorporating transistor snap-back protection in a level shifter circuit

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2817413A1 (fr) * 2000-11-29 2002-05-31 St Microelectronics Sa Dispositif de commutation d'une haute tension et application a une memoire non volatile
JP2006287797A (ja) * 2005-04-04 2006-10-19 Nec Electronics Corp レベル変換回路
JP2007306207A (ja) * 2006-05-10 2007-11-22 Bridgestone Corp レベルシフター
WO2008121977A3 (en) * 2007-03-31 2008-12-04 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
US7696805B2 (en) 2007-03-31 2010-04-13 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
US7696804B2 (en) 2007-03-31 2010-04-13 Sandisk 3D Llc Method for incorporating transistor snap-back protection in a level shifter circuit
JP2010524303A (ja) * 2007-03-31 2010-07-15 サンディスク スリーディー,エルエルシー トランジスタスナップバック保護を組み込むレベルシフタ回路
KR101505396B1 (ko) * 2007-03-31 2015-03-25 쌘디스크 3디 엘엘씨 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로

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