JPH0918328A - 電圧レベルシフト回路 - Google Patents
電圧レベルシフト回路Info
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- JPH0918328A JPH0918328A JP7165130A JP16513095A JPH0918328A JP H0918328 A JPH0918328 A JP H0918328A JP 7165130 A JP7165130 A JP 7165130A JP 16513095 A JP16513095 A JP 16513095A JP H0918328 A JPH0918328 A JP H0918328A
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Abstract
(57)【要約】
【目的】pMOSFET ゲート耐圧以上の電圧で用いることが
できる、低消費電力なレベルシフト回路を提供する。 【構成】MOSFET Ｑ５，Ｑ６を、pMOSFETのゲート電位が
耐圧以上に下がらないように電流値を制限した高圧nMOS
FETとする。Ｖinが“Ｈ”レベルの時、MOSFET Ｑ５が
“ＯＮ”であり、出力端子Ｎ５は“Ｌ”レベルとなる
が、電流値を制限してあるためnMOSFETに電圧が掛かっ
ておりMOSFET Ｑ１，Ｑ２のゲート電位は耐圧以上に下
がらない。 【効果】pMOSFET のゲート電位が耐圧以上に下がらない
ように電流値を制限した高圧nMOSFET を用いているため
に、pMOSFET ゲート耐圧以上の電圧においても使用可能
となる。
できる、低消費電力なレベルシフト回路を提供する。 【構成】MOSFET Ｑ５，Ｑ６を、pMOSFETのゲート電位が
耐圧以上に下がらないように電流値を制限した高圧nMOS
FETとする。Ｖinが“Ｈ”レベルの時、MOSFET Ｑ５が
“ＯＮ”であり、出力端子Ｎ５は“Ｌ”レベルとなる
が、電流値を制限してあるためnMOSFETに電圧が掛かっ
ておりMOSFET Ｑ１，Ｑ２のゲート電位は耐圧以上に下
がらない。 【効果】pMOSFET のゲート電位が耐圧以上に下がらない
ように電流値を制限した高圧nMOSFET を用いているため
に、pMOSFET ゲート耐圧以上の電圧においても使用可能
となる。
Description
【０００１】
【産業上の利用分野】この発明は、電圧レベルシフト回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】モータ駆動用半導体集積回路において、
全体の消費電力を小さくするため、制御回路において
は、相補形MOSFET回路を用い低電圧で動作させ、出力段
素子の駆動回路においては、高い電圧で動作させてい
る。
全体の消費電力を小さくするため、制御回路において
は、相補形MOSFET回路を用い低電圧で動作させ、出力段
素子の駆動回路においては、高い電圧で動作させてい
る。
【０００３】この構成の場合、駆動回路には制御回路の
低電圧レベルの信号を必要としており、集積回路内に低
電圧レベルを適当な高電圧レベルに変換する、電圧レベ
ルシフト回路が必要になってくる。
低電圧レベルの信号を必要としており、集積回路内に低
電圧レベルを適当な高電圧レベルに変換する、電圧レベ
ルシフト回路が必要になってくる。
【０００４】図１に示すように、従来電圧レベルシフト
回路として提案されているものがある（特開昭57−9572
6 号）。この回路は、２組の相補形ＦＥＴで構成され、
第１の電源（ＶＢ）とそれより大きい第２の電源（Ｖ
Ｓ）及び基準電位とに接続されている。第１の電源レベ
ルの信号を入力として印加すると、第２の電源レベルに
従う電圧が出力として取り出せるものである。
回路として提案されているものがある（特開昭57−9572
6 号）。この回路は、２組の相補形ＦＥＴで構成され、
第１の電源（ＶＢ）とそれより大きい第２の電源（Ｖ
Ｓ）及び基準電位とに接続されている。第１の電源レベ
ルの信号を入力として印加すると、第２の電源レベルに
従う電圧が出力として取り出せるものである。
【０００５】
【発明が解決しようとする課題】この回路構成では、例
えばＭＮ１が“ＯＮ”状態の時、ＭＰ２のゲートには第
２の電源電圧（ＶＳ）がフルに掛かっており、第２の電
源レベル（ＶＳ）としてpMOSFET のゲート耐圧以上の高
い電圧を取り扱うことができない欠点がある。
えばＭＮ１が“ＯＮ”状態の時、ＭＰ２のゲートには第
２の電源電圧（ＶＳ）がフルに掛かっており、第２の電
源レベル（ＶＳ）としてpMOSFET のゲート耐圧以上の高
い電圧を取り扱うことができない欠点がある。
【０００６】図２に示すように、pMOSFET のゲート保護
のため、高圧電源とpMOSFET のゲートとの間にツェナー
ダイオードを挿入し、nMOSFET に高耐圧nMOSFET を用い
て使う方法が容易に考えられる。
のため、高圧電源とpMOSFET のゲートとの間にツェナー
ダイオードを挿入し、nMOSFET に高耐圧nMOSFET を用い
て使う方法が容易に考えられる。
【０００７】しかしながら、ツェナーダイオードを用い
ることは、ツェナーダイオードの作製プロセスが必要と
なり、集積回路全体のプロセスが複雑になる欠点があ
る。そして、チップ面積が大きくなる欠点がある。さら
に、ツェナーダイオードから“ＯＮ”状態のnMOSFET を
通って流れる貫通電流が生じ、高圧系のため消費電力が
大きくなるという欠点がある。
ることは、ツェナーダイオードの作製プロセスが必要と
なり、集積回路全体のプロセスが複雑になる欠点があ
る。そして、チップ面積が大きくなる欠点がある。さら
に、ツェナーダイオードから“ＯＮ”状態のnMOSFET を
通って流れる貫通電流が生じ、高圧系のため消費電力が
大きくなるという欠点がある。
【０００８】従って、この発明の目的は、pMOSFET のゲ
ート耐圧以上の電圧を用いることができ、低消費電力な
レベルシフト回路を提供することである。
ート耐圧以上の電圧を用いることができ、低消費電力な
レベルシフト回路を提供することである。
【０００９】
【課題を解決するための手段】本発明の電圧レベルシフ
ト回路は、第１導電型の第１，第２，第３及び第４のMO
SFETと、第２導電型の第５及び第６のMOSFETとを有して
いる。ここで、導電型とはｐチャネル型またはｎチャネ
ル型のいずれかであり、第１導電型と第２導電型は互い
に導電型が異なっている。
ト回路は、第１導電型の第１，第２，第３及び第４のMO
SFETと、第２導電型の第５及び第６のMOSFETとを有して
いる。ここで、導電型とはｐチャネル型またはｎチャネ
ル型のいずれかであり、第１導電型と第２導電型は互い
に導電型が異なっている。
【００１０】第１のMOSFET及び第２のMOSFETの各ソース
が共通接続され、第１のMOSFETのゲートとドレイン，第
２のMOSFETのゲートが互いに接続される。そして、第１
のMOSFETのドレインと第５のMOSFETのドレインが接続さ
れる。すなわち、第１及び第２のMOSFETはカレントミラ
ー回路を構成しており、このカレントミラー回路と第５
のMOSFETとが直列回路を構成している。
が共通接続され、第１のMOSFETのゲートとドレイン，第
２のMOSFETのゲートが互いに接続される。そして、第１
のMOSFETのドレインと第５のMOSFETのドレインが接続さ
れる。すなわち、第１及び第２のMOSFETはカレントミラ
ー回路を構成しており、このカレントミラー回路と第５
のMOSFETとが直列回路を構成している。
【００１１】また、第４のMOSFET及び第３のMOSFETの各
ソースが共通接続され、第４のMOSFETのゲートとドレイ
ン，第３のMOSFETのゲートが互いに接続される。そし
て、第４のMOSFETのドレインと第６のMOSFETのドレイン
が接続される。第３及び第４のMOSFETもカレントミラー
回路を構成し、同様に第６のMOSFETと共に直列回路を構
成する。
ソースが共通接続され、第４のMOSFETのゲートとドレイ
ン，第３のMOSFETのゲートが互いに接続される。そし
て、第４のMOSFETのドレインと第６のMOSFETのドレイン
が接続される。第３及び第４のMOSFETもカレントミラー
回路を構成し、同様に第６のMOSFETと共に直列回路を構
成する。
【００１２】さらに、第１，第２，第３及び第４のMOSF
ETの各ソースは電源に共通接続され、第５及び第６のMO
SFETの各ソースは接地電位に共通接続される。また、第
２のMOSFETのドレインは第６のMOSFETのドレインに、第
３のMOSFETのドレインは第５のMOSFETのドレインにそれ
ぞれ接続される。
ETの各ソースは電源に共通接続され、第５及び第６のMO
SFETの各ソースは接地電位に共通接続される。また、第
２のMOSFETのドレインは第６のMOSFETのドレインに、第
３のMOSFETのドレインは第５のMOSFETのドレインにそれ
ぞれ接続される。
【００１３】以上の回路において、第５及び第６のMOSF
ETの各ゲートをそれぞれ第１及び第２の入力として入力
電圧が供給され、第５及び第６のMOSFETの各ドレインを
それぞれ第１及び第２の出力として出力信号を取り出
す。
ETの各ゲートをそれぞれ第１及び第２の入力として入力
電圧が供給され、第５及び第６のMOSFETの各ドレインを
それぞれ第１及び第２の出力として出力信号を取り出
す。
【００１４】
【作用】まず、本発明の回路が電圧レベルシフト回路と
して動作することを説明する。第５のMOSFETがオフ状
態，第６のMOSFETがオン状態となるように入力電圧を与
えると、第５のMOSFETに接続されるカレントミラー回路
すなわち第１及び第２のMOSFETはオフ状態となり、第６
のMOSFETに接続されるカレントミラー回路すなわち第３
及び第４のMOSFETはオン状態となる。このとき、オン状
態となる第６のMOSFETのソースが接地されているので、
このMOSFETのドレインすなわち第２の出力は接地電位と
なる。また、オン状態となる第３のMOSFETのソースは電
源に接続され、かつドレインは第５のMOSFETのドレイン
すなわち第１の出力に接続されているので、この第１の
出力には電源電位が出力される。
して動作することを説明する。第５のMOSFETがオフ状
態，第６のMOSFETがオン状態となるように入力電圧を与
えると、第５のMOSFETに接続されるカレントミラー回路
すなわち第１及び第２のMOSFETはオフ状態となり、第６
のMOSFETに接続されるカレントミラー回路すなわち第３
及び第４のMOSFETはオン状態となる。このとき、オン状
態となる第６のMOSFETのソースが接地されているので、
このMOSFETのドレインすなわち第２の出力は接地電位と
なる。また、オン状態となる第３のMOSFETのソースは電
源に接続され、かつドレインは第５のMOSFETのドレイン
すなわち第１の出力に接続されているので、この第１の
出力には電源電位が出力される。
【００１５】他方、第５のMOSFETがオン状態，第６のMO
SFETがオフ状態となるように入力電圧を与えると、同様
の回路動作により、第１の出力には接地電位が、第２の
出力には電源電位が出力される。
SFETがオフ状態となるように入力電圧を与えると、同様
の回路動作により、第１の出力には接地電位が、第２の
出力には電源電位が出力される。
【００１６】このように、本発明の回路は、入力電圧を
それよりも高い電圧（電源電圧）に変換して出力するこ
とができる。
それよりも高い電圧（電源電圧）に変換して出力するこ
とができる。
【００１７】以上のような動作において、カレントミラ
ー回路と直列回路を構成する第２導電型のMOSFETに流れ
る電流を設定することにより第１導電型のMOSFETのゲー
トに印加される電圧を、電源電圧の大小に関わらずゲー
ト耐圧以下にすることができる。従って、電源電圧の大
きさすなわち出力電圧の大きさがゲート耐圧の大きさに
制約されない。また、ツェナーダイオードなどのゲート
保護の手段が不要となるので、消費電力が低減する。
ー回路と直列回路を構成する第２導電型のMOSFETに流れ
る電流を設定することにより第１導電型のMOSFETのゲー
トに印加される電圧を、電源電圧の大小に関わらずゲー
ト耐圧以下にすることができる。従って、電源電圧の大
きさすなわち出力電圧の大きさがゲート耐圧の大きさに
制約されない。また、ツェナーダイオードなどのゲート
保護の手段が不要となるので、消費電力が低減する。
【００１８】
【実施例】以下図面を用いて、本発明の実施例を説明す
る。
る。
【００１９】（実施例１）図３の電圧レベルシフト回路
は、高圧nMOSFET Ｑ５，Ｑ６、pMOSFET Ｑ１，Ｑ２，Ｑ
３，Ｑ４及び相補形インバータ回路ＩＮＶから構成さ
れ、第１の低電圧電源(ＶＢ）及び第２の高電圧電源(Ｖ
Ｓ）を有している。低電圧系のレベルを持つ入力信号Ｖ
inの一方は接地され、他方（Ｎ４）は、nMOSFET Ｑ５の
ゲートと相補形インバータ回路ＩＮＶの入力に接続され
る。上記インバータ回路ＩＮＶの出力は、nMOSFET Ｑ６
のゲートに接続される。なお、上記インバータ回路ＩＮ
Ｖは、第１の電源（ＶＢ）と接地に接続される。nMOSFE
T Ｑ５のソース及び基板は接地され、ドレインはpMOSFE
T Ｑ１のゲート及びドレイン，pMOSFET Ｑ２のゲート，
pMOSFET Ｑ３のドレインと接続されると共に、第１の出
力端子Ｖout の一方（Ｎ５）に接続される。出力端子Ｖ
out の他方は接地される。ここで、pMOSFETＱ１,Ｑ２の
関係はカレントミラーの関係にあり、pMOSFET Ｑ２の動
作はpMOSFETＱ１にゆだねられている。nMOSFET Ｑ６の
ソース及び基板は接地され、ドレインはpMOSFET Ｑ４の
ゲート及びドレイン，pMOSFET Ｑ３のゲート，pMOSFET
Ｑ２のドレインと接続されると共に第２の出力端子Ｖou
t の一方（Ｎ６）に接続される。出力端子Ｖout の他方
は接地される。ここで、pMOSFET Ｑ３，Ｑ４の関係はカ
レントミラーの関係にあり、pMOSFET Ｑ３の動作はpMOS
FET Ｑ３にゆだねられている。
は、高圧nMOSFET Ｑ５，Ｑ６、pMOSFET Ｑ１，Ｑ２，Ｑ
３，Ｑ４及び相補形インバータ回路ＩＮＶから構成さ
れ、第１の低電圧電源(ＶＢ）及び第２の高電圧電源(Ｖ
Ｓ）を有している。低電圧系のレベルを持つ入力信号Ｖ
inの一方は接地され、他方（Ｎ４）は、nMOSFET Ｑ５の
ゲートと相補形インバータ回路ＩＮＶの入力に接続され
る。上記インバータ回路ＩＮＶの出力は、nMOSFET Ｑ６
のゲートに接続される。なお、上記インバータ回路ＩＮ
Ｖは、第１の電源（ＶＢ）と接地に接続される。nMOSFE
T Ｑ５のソース及び基板は接地され、ドレインはpMOSFE
T Ｑ１のゲート及びドレイン，pMOSFET Ｑ２のゲート，
pMOSFET Ｑ３のドレインと接続されると共に、第１の出
力端子Ｖout の一方（Ｎ５）に接続される。出力端子Ｖ
out の他方は接地される。ここで、pMOSFETＱ１,Ｑ２の
関係はカレントミラーの関係にあり、pMOSFET Ｑ２の動
作はpMOSFETＱ１にゆだねられている。nMOSFET Ｑ６の
ソース及び基板は接地され、ドレインはpMOSFET Ｑ４の
ゲート及びドレイン，pMOSFET Ｑ３のゲート，pMOSFET
Ｑ２のドレインと接続されると共に第２の出力端子Ｖou
t の一方（Ｎ６）に接続される。出力端子Ｖout の他方
は接地される。ここで、pMOSFET Ｑ３，Ｑ４の関係はカ
レントミラーの関係にあり、pMOSFET Ｑ３の動作はpMOS
FET Ｑ３にゆだねられている。
【００２０】次に上記回路の動作について説明する。
【００２１】低電圧系の入力信号が入力端子Ｖinに印加
されると、上記低電圧系の入力信号とインバータ回路Ｉ
ＮＶから出力する低電圧系の反転信号から、第１の出力
端子Ｖout(Ｎ５）に上記入力信号と逆相の高電圧系の信
号を出力し、第２の出力端子Ｖout(Ｎ６）に同相の高電
圧系の信号を出力する。
されると、上記低電圧系の入力信号とインバータ回路Ｉ
ＮＶから出力する低電圧系の反転信号から、第１の出力
端子Ｖout(Ｎ５）に上記入力信号と逆相の高電圧系の信
号を出力し、第２の出力端子Ｖout(Ｎ６）に同相の高電
圧系の信号を出力する。
【００２２】動作について、個別ＭＯＳの状態から説明
すれば、まず初期状態として入力信号レベルＬｏｗ(以
下Ｌと記す）つまりMOSFET Ｑ５，Ｑ１，Ｑ２が“ＯＦ
Ｆ”状態，MOSFET Ｑ６，Ｑ３，Ｑ４が“ＯＮ”状態
で、第１の出力端子レベルが“Ｈｉｇｈ（以下Ｈと記
す）”，第２の出力端子レベルが“Ｌ”とする。
すれば、まず初期状態として入力信号レベルＬｏｗ(以
下Ｌと記す）つまりMOSFET Ｑ５，Ｑ１，Ｑ２が“ＯＦ
Ｆ”状態，MOSFET Ｑ６，Ｑ３，Ｑ４が“ＯＮ”状態
で、第１の出力端子レベルが“Ｈｉｇｈ（以下Ｈと記
す）”，第２の出力端子レベルが“Ｌ”とする。
【００２３】この状態でnMOSFET Ｑ５には、ほぼ電圧Ｖ
Ｓが掛かっている。nMOSFET Ｑ６には、pMOSFET Ｑ４か
らの貫通電流(Ｉ)が流れており、Ｑ４のオン電圧ＶＤＳ
だけ低い電圧が掛かっている。図４に示すように、MOSF
ET Ｑ４(Ｑ１)とＱ６(Ｑ５)がＯＮの時、pMOSFET Ｑ４
（Ｑ１）のゲートに耐圧以上の電圧が掛からないように
nMOSFET Ｑ６（Ｑ５）の電流値を設定しておくと、MOSF
ET Ｑ４（Ｑ１）と Ｑ６（Ｑ５）の動作点は、図で示
すような点を取り、MOSFET Ｑ４(Ｑ１）のゲートに、耐
圧以上の電圧が掛かることはない。
Ｓが掛かっている。nMOSFET Ｑ６には、pMOSFET Ｑ４か
らの貫通電流(Ｉ)が流れており、Ｑ４のオン電圧ＶＤＳ
だけ低い電圧が掛かっている。図４に示すように、MOSF
ET Ｑ４(Ｑ１)とＱ６(Ｑ５)がＯＮの時、pMOSFET Ｑ４
（Ｑ１）のゲートに耐圧以上の電圧が掛からないように
nMOSFET Ｑ６（Ｑ５）の電流値を設定しておくと、MOSF
ET Ｑ４（Ｑ１）と Ｑ６（Ｑ５）の動作点は、図で示
すような点を取り、MOSFET Ｑ４(Ｑ１）のゲートに、耐
圧以上の電圧が掛かることはない。
【００２４】そして、入力信号レベルが“Ｌ”から
“Ｈ”に変わると、まずnMOSFET Ｑ５が“ＯＮ”状態、
nMOSFET Ｑ６が“ＯＦＦ”状態になる。その時、MOSFET
Ｑ３ とＱ５が同時に“ＯＮ”状態となり第１の出力端
子(Ｎ５)の電位をpMOSFET Ｑ３は上げようとそしてnMOS
FET Ｑ５は下げようと働くと、Ｎ５の電位は不定とな
る。しかし、pMOSFET Ｑ３とカレントミラーの関係にあ
るpMOSFET Ｑ４が、nMOSFETＱ６が“ＯＦＦ”状態にな
った瞬間に“ＯＦＦ”状態となり、カレントミラー動作
でpMOSFET Ｑ３も“ＯＦＦ”状態にするため、第１の出
力端子（Ｎ５）の電位は、nMOSFET Ｑ５が“ＯＮ”状態
になった瞬間に“ＯＮ”状態となり、第２の出力端子
（Ｎ６）の電位を上げ“Ｈ”レベルとなる。この時、nM
OSFET Ｑ５の電流値設定により、pMOSFET Ｑ１，Ｑ２の
ゲート・ソース間の電圧は、耐圧以下となる。
“Ｈ”に変わると、まずnMOSFET Ｑ５が“ＯＮ”状態、
nMOSFET Ｑ６が“ＯＦＦ”状態になる。その時、MOSFET
Ｑ３ とＱ５が同時に“ＯＮ”状態となり第１の出力端
子(Ｎ５)の電位をpMOSFET Ｑ３は上げようとそしてnMOS
FET Ｑ５は下げようと働くと、Ｎ５の電位は不定とな
る。しかし、pMOSFET Ｑ３とカレントミラーの関係にあ
るpMOSFET Ｑ４が、nMOSFETＱ６が“ＯＦＦ”状態にな
った瞬間に“ＯＦＦ”状態となり、カレントミラー動作
でpMOSFET Ｑ３も“ＯＦＦ”状態にするため、第１の出
力端子（Ｎ５）の電位は、nMOSFET Ｑ５が“ＯＮ”状態
になった瞬間に“ＯＮ”状態となり、第２の出力端子
（Ｎ６）の電位を上げ“Ｈ”レベルとなる。この時、nM
OSFET Ｑ５の電流値設定により、pMOSFET Ｑ１，Ｑ２の
ゲート・ソース間の電圧は、耐圧以下となる。
【００２５】次に入力信号が“Ｈ”から“Ｌ”に変わる
と、まずnMOSFET Ｑ５が“ＯＦＦ”状態，MOSFET Ｑ６
が“ＯＮ”状態になる。その時、pMOSFET Ｑ２とnMOSFE
TＱ６が同時に“ＯＮ”状態となり、第２の出力端子
（Ｎ６）の電位を、pMOSFETＱ２は上げようとそしてnMO
SFET Ｑ６は下げようと働くと、Ｎ６の電位は不定とな
る。しかし、MOSFET Ｑ２とカレントミラーの関係にあ
るpMOSFET Ｑ１が、nMOSFET Ｑ５が“ＯＦＦ”状態にな
った瞬間に“ＯＦＦ”状態となり、カレントミラー動作
でpMOSFET Ｑ２も“ＯＦＦ”にするため、第２の出力端
子（Ｎ６）の電位は、nMOSFET Ｑ６の“ＯＮ”状態によ
り“Ｌ”レベルとなる。pMOSFET Ｑ３，Ｑ４は、nMOSFE
T Ｑ６が“ＯＮ”状態になった瞬間“ＯＮ”状態にな
り、第１の出力端子（Ｎ５）の電位を上げ“Ｈ”レベル
となる。この時、nMOSFET Ｑ６の電流値設定により、pM
OSFET Ｑ１，Ｑ２のゲート・ソース間の電圧は、耐圧以
下となる。
と、まずnMOSFET Ｑ５が“ＯＦＦ”状態，MOSFET Ｑ６
が“ＯＮ”状態になる。その時、pMOSFET Ｑ２とnMOSFE
TＱ６が同時に“ＯＮ”状態となり、第２の出力端子
（Ｎ６）の電位を、pMOSFETＱ２は上げようとそしてnMO
SFET Ｑ６は下げようと働くと、Ｎ６の電位は不定とな
る。しかし、MOSFET Ｑ２とカレントミラーの関係にあ
るpMOSFET Ｑ１が、nMOSFET Ｑ５が“ＯＦＦ”状態にな
った瞬間に“ＯＦＦ”状態となり、カレントミラー動作
でpMOSFET Ｑ２も“ＯＦＦ”にするため、第２の出力端
子（Ｎ６）の電位は、nMOSFET Ｑ６の“ＯＮ”状態によ
り“Ｌ”レベルとなる。pMOSFET Ｑ３，Ｑ４は、nMOSFE
T Ｑ６が“ＯＮ”状態になった瞬間“ＯＮ”状態にな
り、第１の出力端子（Ｎ５）の電位を上げ“Ｈ”レベル
となる。この時、nMOSFET Ｑ６の電流値設定により、pM
OSFET Ｑ１，Ｑ２のゲート・ソース間の電圧は、耐圧以
下となる。
【００２６】（実施例２）実施例１の回路においては、
nMOSFET に電圧をもたせるため、電流能力をあまり大き
くできない。そこで、図５に示すように、第３の電源に
よって接地電位から浮かせたインバータ回路を出力に接
続することで、電流能力を向上したレベルシフト回路と
なる。
nMOSFET に電圧をもたせるため、電流能力をあまり大き
くできない。そこで、図５に示すように、第３の電源に
よって接地電位から浮かせたインバータ回路を出力に接
続することで、電流能力を向上したレベルシフト回路と
なる。
【００２７】
【発明の効果】本発明のレベルシフト回路は、pMOSFET
のゲート電位がゲート耐圧以上にならないように電流値
を制限した高圧nMOSFET を用いているために、pMOSFET
ゲート耐圧以上の電源電圧においても使用可能となって
いる。
のゲート電位がゲート耐圧以上にならないように電流値
を制限した高圧nMOSFET を用いているために、pMOSFET
ゲート耐圧以上の電源電圧においても使用可能となって
いる。
【００２８】また、ツェナーダイオードを用いなかった
ことで消費電流を抑えている。
ことで消費電流を抑えている。
【図１】レベルシフト回路の従来例。
【図２】従来例を高圧電源に適用した回路例。
【図３】本発明のレベルシフト回路を用いた実施例１。
【図４】MOSFET Ｑ４(Ｑ１）とＱ６(Ｑ５）の負荷曲
線。
線。
【図５】本発明のレベルシフト回路を用いた実施例２。
ＭＰ１，ＭＰ２…pMOSFET 、ＺＤ１，ＺＤ２…ツェナー
ダイオード、ＭＮ１，ＭＮ２…nMOSFET 、Ｑ１，Ｑ２，
Ｑ３，Ｑ４…pMOSFET 、Ｑ５，Ｑ６…高圧nMOSFET 、Ｎ
１…ＧＮＤ電位、Ｎ２…高電圧電源（ＶＳ）、Ｎ３…低
電圧電源（ＶＢ）。
ダイオード、ＭＮ１，ＭＮ２…nMOSFET 、Ｑ１，Ｑ２，
Ｑ３，Ｑ４…pMOSFET 、Ｑ５，Ｑ６…高圧nMOSFET 、Ｎ
１…ＧＮＤ電位、Ｎ２…高電圧電源（ＶＳ）、Ｎ３…低
電圧電源（ＶＢ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 幸司 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内
Claims (3)
- 【請求項１】第１導電型の第１，第２，第３及び第４の
MOSFETと、第２導電型の第５及び第６のMOSFETと、を有
し、 第１のMOSFET及び第２のMOSFETの各ソースが共通接続さ
れ、第１のMOSFETのゲートとドレイン、第２のMOSFETの
ゲートが互いに接続され、 第１のMOSFETのドレインと第５のMOSFETのドレインが接
続され、 第４のMOSFET及び第３のMOSFETの各ソースが共通接続さ
れ、第４のMOSFETのゲートとドレイン，第３のMOSFETの
ゲートが互いに接続され、 第４のMOSFETのドレインと第６のMOSFETのドレインが接
続され、 第１，第２，第３及び第４のMOSFETの各ソースは電源に
共通接続され、 第５及び第６のMOSFETの各ソースは接地電位に共通接続
され、 第２のMOSFETのドレインは第６のMOSFETのドレインに、
第３のMOSFETのドレインは第５のMOSFETのドレインにそ
れぞれ接続され、 第５及び第６のMOSFETの各ゲートをそれぞれ第１及び第
２の入力とし、 第５及び第６のMOSFETの各ドレインをそれぞれ第１及び
第２の出力とすることを特徴とする電圧レベルシフト回
路。 - 【請求項２】第１導電型のMOSFETと該MOSFETのドレイン
に接続され第２導電型のMOSFETからなるカレントミラー
回路との直列回路を２個有し、各直列接続回路が電源電
位と接地電位の間に接続されることを特徴とする電圧レ
ベルシフト回路。 - 【請求項３】請求項１または請求項２において、第１導
電型がｐチャネル型であり、第２導電型がｎチャネル型
であることを特徴とする電圧レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7165130A JPH0918328A (ja) | 1995-06-30 | 1995-06-30 | 電圧レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7165130A JPH0918328A (ja) | 1995-06-30 | 1995-06-30 | 電圧レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918328A true JPH0918328A (ja) | 1997-01-17 |
Family
ID=15806477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7165130A Pending JPH0918328A (ja) | 1995-06-30 | 1995-06-30 | 電圧レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918328A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2817413A1 (fr) * | 2000-11-29 | 2002-05-31 | St Microelectronics Sa | Dispositif de commutation d'une haute tension et application a une memoire non volatile |
| JP2006287797A (ja) * | 2005-04-04 | 2006-10-19 | Nec Electronics Corp | レベル変換回路 |
| JP2007306207A (ja) * | 2006-05-10 | 2007-11-22 | Bridgestone Corp | レベルシフター |
| WO2008121977A3 (en) * | 2007-03-31 | 2008-12-04 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
| US7696805B2 (en) | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
| US7696804B2 (en) | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Method for incorporating transistor snap-back protection in a level shifter circuit |
-
1995
- 1995-06-30 JP JP7165130A patent/JPH0918328A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2817413A1 (fr) * | 2000-11-29 | 2002-05-31 | St Microelectronics Sa | Dispositif de commutation d'une haute tension et application a une memoire non volatile |
| JP2006287797A (ja) * | 2005-04-04 | 2006-10-19 | Nec Electronics Corp | レベル変換回路 |
| JP2007306207A (ja) * | 2006-05-10 | 2007-11-22 | Bridgestone Corp | レベルシフター |
| WO2008121977A3 (en) * | 2007-03-31 | 2008-12-04 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
| US7696805B2 (en) | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
| US7696804B2 (en) | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Method for incorporating transistor snap-back protection in a level shifter circuit |
| JP2010524303A (ja) * | 2007-03-31 | 2010-07-15 | サンディスク スリーディー，エルエルシー | トランジスタスナップバック保護を組み込むレベルシフタ回路 |
| KR101505396B1 (ko) * | 2007-03-31 | 2015-03-25 | 쌘디스크 3디 엘엘씨 | 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로 |
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