JPS63132527A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPS63132527A JPS63132527A JP61279466A JP27946686A JPS63132527A JP S63132527 A JPS63132527 A JP S63132527A JP 61279466 A JP61279466 A JP 61279466A JP 27946686 A JP27946686 A JP 27946686A JP S63132527 A JPS63132527 A JP S63132527A
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- JP
- Japan
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- transistor
- current
- series
- nmos
- logic circuit
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003001 depressive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は０ＭＯ５ＬＳＩに多く使用される種々の論理
回路に関し、特に消費電力の低減に関するものである。
回路に関し、特に消費電力の低減に関するものである。
第３図は従来の一般的なＣＭＯＳインバータ回路を示し
、図において、１はｐＭＯｓエンハンスメント型トラン
ジスタ、２はｎＭＯｓエンハンスメント型トランジスタ
である。ｐＭＯｓトランジスタ１とｎＭＯＳトランジス
タ２はＶｓｓ−Ｖ２Ｏ間に直列に接続されている。又、
この回路におけるＶＩＮ−ＶＯＵＴインバータ特性、及
びＶＴＮ−１ｐ（貫通電流）特性を示したものが第４図
である。
、図において、１はｐＭＯｓエンハンスメント型トラン
ジスタ、２はｎＭＯｓエンハンスメント型トランジスタ
である。ｐＭＯｓトランジスタ１とｎＭＯＳトランジス
タ２はＶｓｓ−Ｖ２Ｏ間に直列に接続されている。又、
この回路におけるＶＩＮ−ＶＯＵＴインバータ特性、及
びＶＴＮ−１ｐ（貫通電流）特性を示したものが第４図
である。
次に動作について説明する。
第３図において、入力ＶＩＮが“Ｌｏｗ’ レベルの
時、ｐ、ＭＯＳトランジスタ１はＯＮとなり、０ＭＯＳ
トランジスタ２はＯＦＦ状態となるので、出力Ｖ ＯＵ
Ｔには完全な°Ｈｉｇｈ’ レベルが得られる。逆に
入力ＶＩＮが“Ｈｉｇｈ” レベルの時、ｐＭＯＳｌ
−ランジスタ１はＯＦＦとなり、ｎＭＯＳトランジスタ
２はＯＮ状態となるので、出力ＶＯ［Ｉ７は完全な“Ｌ
ｏｗ” レベルとなる。
時、ｐ、ＭＯＳトランジスタ１はＯＮとなり、０ＭＯＳ
トランジスタ２はＯＦＦ状態となるので、出力Ｖ ＯＵ
Ｔには完全な°Ｈｉｇｈ’ レベルが得られる。逆に
入力ＶＩＮが“Ｈｉｇｈ” レベルの時、ｐＭＯＳｌ
−ランジスタ１はＯＦＦとなり、ｎＭＯＳトランジスタ
２はＯＮ状態となるので、出力ＶＯ［Ｉ７は完全な“Ｌ
ｏｗ” レベルとなる。
このように従来のＣＭＯＳインバータ回路は、人力ＶＩ
Ｎに対し、完全な’Ｈｉ ｇｈ’ 又は’ＬＯＷ′ レ
ベルが出力される優れたインバータ特性を示す、また、
’Ｈｉ ｇ ｈ’又は“ＬＯＷ！の出力時、即ちスタン
ドバイ状態においては、ｎ Ｍ ＯＳ２又はｐＭＯｓｌ
のいずれかがＯＦＦとなるため、Ｖｓｓ〜ＶＤＤ間の貫
通電流ｒｐはほとんど流れず、消費電力を低減できる。
Ｎに対し、完全な’Ｈｉ ｇｈ’ 又は’ＬＯＷ′ レ
ベルが出力される優れたインバータ特性を示す、また、
’Ｈｉ ｇ ｈ’又は“ＬＯＷ！の出力時、即ちスタン
ドバイ状態においては、ｎ Ｍ ＯＳ２又はｐＭＯｓｌ
のいずれかがＯＦＦとなるため、Ｖｓｓ〜ＶＤＤ間の貫
通電流ｒｐはほとんど流れず、消費電力を低減できる。
従来のＣＭＯＳインバータ回路は上記のように構成され
ているので、入力ＶＩＮが、ｐＭＯ３ｔ−ランジスタ１
及び０ＭＯＳトランジスタ２のしきい値電圧付近の時に
は、両トランジスタがＯＮとなり、ＶＤＤ〜Ｖｓｓ間を
流れる貫通電流ｒｐが大きくなるという問題点があった
。
ているので、入力ＶＩＮが、ｐＭＯ３ｔ−ランジスタ１
及び０ＭＯＳトランジスタ２のしきい値電圧付近の時に
は、両トランジスタがＯＮとなり、ＶＤＤ〜Ｖｓｓ間を
流れる貫通電流ｒｐが大きくなるという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、従来通りの優れたインバータ特性が得られる
とともに、貫通電流を低減できるＣＭＯＳインバータ回
路を得ることを目的する。
たもので、従来通りの優れたインバータ特性が得られる
とともに、貫通電流を低減できるＣＭＯＳインバータ回
路を得ることを目的する。
〔問題点を解決するための手段〕
この発明においては、ｐＭＯ５及びｎ Ｍ ＯＳの両ト
ランジスタを第１．第２の電源間に直列に接続してなる
ＣＭＯ５論理回路において、９ＭＯｓトランジスタまた
はｎＭＯ５トランジスタを上記ｐＭＯ３及び０ＭＯ３の
両トランジスタの直列接続体と直列に挿入したものであ
る。
ランジスタを第１．第２の電源間に直列に接続してなる
ＣＭＯ５論理回路において、９ＭＯｓトランジスタまた
はｎＭＯ５トランジスタを上記ｐＭＯ３及び０ＭＯ３の
両トランジスタの直列接続体と直列に挿入したものであ
る。
この発明においては、ＭＯＳトランジスタをｐＭＯＳ及
び０ＭＯＳトランジスタの直列接続体と直列に挿入した
ので、入力電圧がしきい値電圧付近においても貫通電流
を低減することができる。
び０ＭＯＳトランジスタの直列接続体と直列に挿入した
ので、入力電圧がしきい値電圧付近においても貫通電流
を低減することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＣＭＯＳインバータ回
路を示す０図において、１．２は従来例と同一である。
路を示す０図において、１．２は従来例と同一である。
３は貫通電流を遮断するためのｎＭＯＳデプレッシ茸ン
型トン型トランジスタ。０ＭＯＳトランジスタ３は９Ｍ
ＯＳトランジスタ１と電源ＶＤＤとの間に挿入されてい
る。第２図はこの回路のＶＩＮ−ＶＯＵＴ イアバー９
特性及びＶＩＮ−Ｉｐ特性を示す。
型トン型トランジスタ。０ＭＯＳトランジスタ３は９Ｍ
ＯＳトランジスタ１と電源ＶＤＤとの間に挿入されてい
る。第２図はこの回路のＶＩＮ−ＶＯＵＴ イアバー９
特性及びＶＩＮ−Ｉｐ特性を示す。
次に作用・効果について説明する。
本実施例のように０ＭＯＳトランジスタ３を回路と直列
に接続することにより、貫通電流１ｐは０ＭＯＳトラン
ジスタ３の飽和領域でそれ以上流れにくくなり、ＶＩＮ
−１ｐ特性は第２図のようになる。即ち、従来のＣＭＯ
Ｓインバータ回路の特性図（第４図）と比較すると、入
力電圧ＶＩＮがしきい値電圧付近である場合における貫
通電流Ｉｐを著しく低減できる。従って、本実施例では
、スタンドバイ状態のみならずオペレーティング状態に
おいても消費電流を低減できる。又、ＶＩＮ−ＶＯＵＴ
インバータ特性は従来のＣＭＯＳインバータ回路と変わ
らず、従来通りの優れたインバータ特性を維持できる。
に接続することにより、貫通電流１ｐは０ＭＯＳトラン
ジスタ３の飽和領域でそれ以上流れにくくなり、ＶＩＮ
−１ｐ特性は第２図のようになる。即ち、従来のＣＭＯ
Ｓインバータ回路の特性図（第４図）と比較すると、入
力電圧ＶＩＮがしきい値電圧付近である場合における貫
通電流Ｉｐを著しく低減できる。従って、本実施例では
、スタンドバイ状態のみならずオペレーティング状態に
おいても消費電流を低減できる。又、ＶＩＮ−ＶＯＵＴ
インバータ特性は従来のＣＭＯＳインバータ回路と変わ
らず、従来通りの優れたインバータ特性を維持できる。
なお、上記実施例では、貫通電流を遮断するためのｎＭ
Ｏｓデブレフション型トランジスタ３を９ＭＯｓエンハ
ンスメント型トランジスタ１と電流ＶＤＤ間に挿入した
が、これは第５図のように、ｎ Ｍ ＯＳエンハンスメ
ント型トランジスタ２と電源Ｖｓｓ間に挿入してもよい
、又挿入するトランジスタとして９ＭＯｓデプレッショ
ン型トランジスタを使用すれば、第６図又は第７図のよ
うにすることも可能である。上記いずれの場合も上記実
施例と同様の効果を奏する。
Ｏｓデブレフション型トランジスタ３を９ＭＯｓエンハ
ンスメント型トランジスタ１と電流ＶＤＤ間に挿入した
が、これは第５図のように、ｎ Ｍ ＯＳエンハンスメ
ント型トランジスタ２と電源Ｖｓｓ間に挿入してもよい
、又挿入するトランジスタとして９ＭＯｓデプレッショ
ン型トランジスタを使用すれば、第６図又は第７図のよ
うにすることも可能である。上記いずれの場合も上記実
施例と同様の効果を奏する。
以上のようにこの発明によれば、２ＭＯｓトランジスタ
と０ＭＯＳトランジスタとを直列に接続してなるＣＭＯ
５論理回路において、９ＭＯｓトランジスタまたは０Ｍ
ＯＳトランジスタを上記ｐＭＯ３及び０ＭＯＳトランジ
スタの直列接続体と直列に挿入したので、入力電圧がし
きい値電圧付近である場合における貫通電流を小さくで
き、消費電力を低減できる効果がある。
と０ＭＯＳトランジスタとを直列に接続してなるＣＭＯ
５論理回路において、９ＭＯｓトランジスタまたは０Ｍ
ＯＳトランジスタを上記ｐＭＯ３及び０ＭＯＳトランジ
スタの直列接続体と直列に挿入したので、入力電圧がし
きい値電圧付近である場合における貫通電流を小さくで
き、消費電力を低減できる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるＣＭＯＳ論理回路を
示す図、第２図は該回路の電気特性図、第３図は従来の
ＣＭＯ５論理回路を示す図、第４図は該回路の電気特性
図、第５図ないし゛第７図はこの発明の他の実施例によ
るＣＭＯＳ論理回路を示す図である。 図において、１は９ＭＯｓエンハンスメント型トランジ
スタ、２はｎＭＯｓエンハンスメント型トランジスタ、
３はｎ Ｍ ＯＳデプレッション型トランジスタ、 ４
はｐＭＯｓデブレッシッン型トランジスタである。 なお、図中同一符号は、同−又は相当部分を示す。
示す図、第２図は該回路の電気特性図、第３図は従来の
ＣＭＯ５論理回路を示す図、第４図は該回路の電気特性
図、第５図ないし゛第７図はこの発明の他の実施例によ
るＣＭＯＳ論理回路を示す図である。 図において、１は９ＭＯｓエンハンスメント型トランジ
スタ、２はｎＭＯｓエンハンスメント型トランジスタ、
３はｎ Ｍ ＯＳデプレッション型トランジスタ、 ４
はｐＭＯｓデブレッシッン型トランジスタである。 なお、図中同一符号は、同−又は相当部分を示す。
Claims (1)
- （１）ｐチャネル形ＭＯＳトランジスタとｎチャネル形
ＭＯＳトランジスタとを第１、第２の電源間に直列に接
続してなるＣＭＯＳ論理回路において、 そのゲートをそのドレイン又はソースに接続したｎチャ
ネル形またはｐチャネル形のＭＯＳトランジスタを、上
記ｐチャネル形及びｎチャネル形ＭＯＳトランジスタの
直列接続体と直列に挿入したことを特徴とするＣＭＯＳ
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279466A JPS63132527A (ja) | 1986-11-21 | 1986-11-21 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279466A JPS63132527A (ja) | 1986-11-21 | 1986-11-21 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63132527A true JPS63132527A (ja) | 1988-06-04 |
Family
ID=17611455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279466A Pending JPS63132527A (ja) | 1986-11-21 | 1986-11-21 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63132527A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117131A (en) * | 1989-06-30 | 1992-05-26 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means for the purpose of reducing peak current and through-current |
| JP2008141547A (ja) * | 2006-12-04 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 遅延回路 |
| JP2011055458A (ja) * | 2009-07-03 | 2011-03-17 | Seiko Instruments Inc | Ｃｍｏｓ入力バッファ回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323555A (en) * | 1976-08-17 | 1978-03-04 | Nec Corp | Complemen tary mos integrated circuit |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS60237724A (ja) * | 1984-05-11 | 1985-11-26 | Hitachi Ltd | 相補形ｍｏｓ論理ゲ−ト |
| JPS60249423A (ja) * | 1984-05-25 | 1985-12-10 | Mitsubishi Electric Corp | 半導体回路 |
-
1986
- 1986-11-21 JP JP61279466A patent/JPS63132527A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323555A (en) * | 1976-08-17 | 1978-03-04 | Nec Corp | Complemen tary mos integrated circuit |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS60237724A (ja) * | 1984-05-11 | 1985-11-26 | Hitachi Ltd | 相補形ｍｏｓ論理ゲ−ト |
| JPS60249423A (ja) * | 1984-05-25 | 1985-12-10 | Mitsubishi Electric Corp | 半導体回路 |
Cited By (3)
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|---|---|---|---|---|
| US5117131A (en) * | 1989-06-30 | 1992-05-26 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means for the purpose of reducing peak current and through-current |
| JP2008141547A (ja) * | 2006-12-04 | 2008-06-19 | Fuji Electric Device Technology Co Ltd | 遅延回路 |
| JP2011055458A (ja) * | 2009-07-03 | 2011-03-17 | Seiko Instruments Inc | Ｃｍｏｓ入力バッファ回路 |
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