JP2008141547A - 遅延回路 - Google Patents

Abstract

【課題】回路規模が小さく、また貫通電流の問題も生じない遅延回路を提供する。
【解決手段】インバータＩＮＶ１の出力でコンデンサを充放電することにより信号を遅延させて次段のインバータに入力する。次段のインバータに定電流源１もしくは２による電流供給制限手段を設ける構成とする。これにより、回路規模を小さくすることができる。さらに、過大な貫通電流が発生することを防止して、ノイズの発生を抑制するとともに消費電流を削減することができる。
【選択図】図１

Description

この発明は、入力信号を所定時間遅延させて出力する遅延回路に関する。

アナログ信号を扱う半導体集積回路（以下、ＩＣともいう）においては、入力信号を所定時間（例えば数十μｓ）遅延させて出力する遅延回路を必要とすることが多い。このような遅延回路としては、遅延対象の信号でＩＣ内のコンデンサを充放電し、そのコンデンサの充電電圧をコンパレータで基準電圧と比較することにより遅延信号を生成するものが使われる（例えば、特許文献１を参照）。その構成例を図３（ａ）に、タイミングチャートを図３（ｂ）に示す。図３（ａ）において、ＶＤＤは電源（またはその電圧）、１０は定電流ｉ１０を流す定電流源、Ｎ１０はＮチャネルＭＯＳトランジスタ、Ｃ１０はコンデンサ、Ｖｒｅｆは基準電圧源（またはその出力電圧）、ＣＭＰはコンパレータ、ＩＮＶ１０はインバータ、ＩＮおよびＯＵＴはそれぞれ遅延回路の入力端子（もしくは当該端子に入力される入力信号）および出力端子（もしくは当該端子から出力される出力信号）である。図３（ｂ）に示すように、入力信号ＩＮがＨ（ハイ）であるとＮチャネルＭＯＳトランジスタＮ１０がオンしていてコンデンサＣ１０は放電状態となっており、その充電電圧、すなわち節点ＮＯＤＥ１０の電位は接地電位（ＧＮＤ）となっている。入力信号ＩＮがＬ（ロー）になるとＮチャネルＭＯＳトランジスタＮ１０がオフして、定電流源１０からの電流ｉ１０によるコンデンサＣ１０の充電が開始される。充電が開始してからの時間をｔとすると節点ＮＯＤＥ１０の電位はｉ１０×ｔ／Ｃ１０となる。コンパレータＣＭＰは節点ＮＯＤＥ１０の電位と基準電圧Ｖｒｅｆの比較を行い、節点ＮＯＤＥ１０の電位が基準電圧Ｖｒｅｆより大きくなるとその出力を反転させる。インバータＩＮＶ１０は一種のバッファとしてはたらき、コンパレータＣＭＰの出力信号を反転させて出力信号ＯＵＴを生成する。この遅延回路における遅延時間（ＤＥＬＡＹ）はコンデンサＣ１０の充電が開始してからその充電電圧がＶｒｅｆに達するまでであり、Ｃ１０×Ｖｒｅｆ／ｉ１０となる。

コンパレータを用いず、インバータで遅延回路を構成する場合もある。その構成例を図４に示す。図４においてＩＮＶ１１，ＩＮＶ１２はインバータ、Ｃ１１はコンデンサである。また、ＩＮ，ＯＵＴは図３と同じくそれぞれ遅延回路の入力端子（もしくは当該端子に入力される入力信号）および出力端子（もしくは当該端子から出力される出力信号）である。図４の回路は、入力信号ＩＮをインバータＩＮＶ１１で反転させ、その反転信号でコンデンサＣ１１を充放電し、コンデンサＣ１１の充電電圧がインバータＩＮＶ１２の閾値電圧を超える（充電の場合はコンデンサＣ１１充電電圧がインバータＩＮＶ１２の閾値電圧より大きくなること、また放電の場合は逆に充電電圧が閾値電圧より小さくなること）と、コンパレータＣＭＰおよびインバータＩＮＶ１２の出力が反転して出力信号（遅延信号）を与えるものである。この回路において、遅延時間はコンデンサＣ１１の充放電が開始してから、その充電電圧がインバータＩＮＶ１２の閾値電圧を超えるまでの時間となる。
特開２００６−１４８５１５号公報

図４に示す遅延回路は、コンデンサＣ１１の充放電期間中、その充電電圧であるインバータＩＮＶ１２への入力信号が緩やかに変化することになり、インバータＩＮＶ１２に貫通電流が発生し、ノイズ源となってしまう、または当該遅延回路を内蔵するＩＣの回路動作を不安定にしてしまうなどの課題がある。これについて、図５によりさらに詳しく説明する。図５（ａ）は図４の回路の構成をトランジスタレベルで示したもの、図５（ｂ）はそのタイミングチャートである。図５（ａ）に示すように、インバータＩＮＶ１１はＰチャネルＭＯＳトランジスタＰ２１とＮチャネルＭＯＳトランジスタＮ２１の直列回路で構成され、インバータＩＮＶ１２はＰチャネルＭＯＳトランジスタＰ２２とＮチャネルＭＯＳトランジスタＮ２２の直列回路で構成されている。図５（ｂ）に示すように、入力信号ＩＮがＨで遅延回路が定常状態となっているときは、ＰチャネルＭＯＳトランジスタＰ２１がオフ，ＮチャネルＭＯＳトランジスタＮ２１がオンで、コンデンサＣ１１の充電電圧、すなわち節点ＮＯＤＥ１１の電位は接地電位（ＧＮＤ）となっている。入力信号ＩＮがＬに変化すると、ＰチャネルＭＯＳトランジスタＰ２１はオフからオンに変化し、ＮチャネルＭＯＳトランジスタＮ２１はオンからオフに変化し、ＰチャネルＭＯＳトランジスタＰ２１によるコンデンサＣ１１の充電が開始される。ＰチャネルＭＯＳトランジスタＰ２１のオン抵抗によりコンデンサの充電電圧、すなわち節点ＮＯＤＥ１１の電位は、図５（ｂ）に示すように徐々に上昇していく。この節点ＮＯＤＥ１１の電位が、インバータＩＮＶ１２を構成するインバータＩＮＶ１２はＰチャネルＭＯＳトランジスタＰ２２とＮチャネルＭＯＳトランジスタＮ２２のゲートに、それぞれ印加される。このゲート信号に対するＰチャネルＭＯＳトランジスタＰ２２とＮチャネルＭＯＳトランジスタＮ２２の応答を図５（ｃ）に示すが、接地電位ＧＮＤと電源電圧ＶＤＤの中間領域において２つのＭＯＳトランジスタが両方ともオンする期間がある。この期間において、図５（ｃ）のハッチングを施した部分に相当する貫通電流がインバータＩＮＶ１２に流れることになる。コンデンサＣ１１が存在せず、節点ＮＯＤＥ１１の電位が瞬間的に変化する場合は、この貫通電流は無視できるが、図５（ｃ）に示すように貫通電流がある程度大きな時間発生し続けると、それによる悪影響が無視できないものになってしまう。

図３に示すコンパレータを用いた遅延回路では、上記のような貫通電流の問題は生じないが、回路規模が大きくなってしまうという問題が生じる。コンパレータはインバータなどに比べ、その回路規模が大きく、ＩＣ内に占める面積も数倍大きなものになり、コスト面に悪影響を与えてしまうという課題がある。
この発明は、上記の問題を解決するものであって、回路規模が小さく、また貫通電流の問題も生じない遅延回路を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に係る発明は、第１インバータ、該第１のインバータの出力が入力される第２のインバータおよび前記第１のインバータの出力に一端が接続されるコンデンサを有し、前記第２のインバータが電源から前記第２のインバータに供給する電流を制限する電流供給制限手段を有する遅延回路であることを特徴とする。

請求項２に係る発明は、直列に接続された定電流源とコンデンサ、該コンデンサの電荷を放電するトランジスタ、および前記定電流源とコンデンサの接続点に入力が接続される第２のインバータを有し、前記第２のインバータが電源から前記第２のインバータに供給する電流を制限する電流供給制限手段を有する遅延回路であることを特徴とする。
請求項３に係る発明は、請求項１または２に係る発明において、前記第２のインバータが、定電流源，ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタがこの順に直列に接続されてなることを特徴とする。

請求項４に係る発明は、請求項１または２に係る発明において、前記第２のインバータが、ＰチャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトランジスタおよび定電流源がこの順に直列に接続されてなることを特徴とする。

この発明の遅延回路は、コンデンサの充放電により信号を遅延させるものであり、コンデンサの充電電圧を電流供給制限手段を有するインバータで受けることにより、回路規模を小さくすることができる。さらに、過大な貫通電流が発生することを防止して、ノイズの発生を抑制するとともに消費電流を削減することができる。

以下、本発明の実施の形態を、図面を参照して説明する。
図１は入力信号を第１のインバータＩＮＶ１で受け、インバータＩＮＶ１の出力にコンデンサＣ１１および電流供給制限手段を有するインバータの入力を接続したものである。インバータＩＮＶ１はＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１の直列回路で構成され、その出力はコンデンサＣ１の一端およびインバータＩＮＶ２またはＩＮＶ３の入力に接続されている。図１（ａ）に示すインバータＩＮＶ２は、定電流源１，ＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２がこの順で直列に接続されて構成されている。また、図１（ｂ）に示すインバータＩＮＶ３は、ＰチャネルＭＯＳトランジスタＰ２，ＮチャネルＭＯＳトランジスタＮ２および定電流源２がこの順で直列に接続されて構成されている。図１に示す遅延回路における入力信号ＩＮに対するコンデンサＣ１の充電電圧の変化、すなわち節点ＮＯＤＥ１の電位の変化は図５に示す節点ＮＯＤＥ１１の変化と同じものになる。節点ＮＯＤＥ１はＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２のゲート電圧に入力され、その電位は図５（ｂ）に示す節点ＮＯＤＥ１１の電位と同様に徐々に変化するものになる。しかしながら、図４，５に示す従来の遅延回路とは異なり、インバータＩＮＶ２，ＩＮＶ３においては、電源ＶＤＤとＰチャネルＭＯＳトランジスタＰ２間に設けられられた定電流源１、もしくはＮチャネルＭＯＳトランジスタＮ２と接地電位（ＧＮＤ）の間に設けられた定電流源２が電流制限手段となって貫通電流の最大値を定電流源１の定電流値ｉ１または定電流源２の定電流値ｉ２で制限することができる。これにより、過大な貫通電流が発生することを防ぐことができる。また、コンパレータを用いないので、回路規模を抑制することができる。

図２は本発明の別の実施の形態を示すものである。図２（ａ）（ｂ）に示す回路は、それぞれ図１（ａ）（ｂ）に示す回路のインバータＩＮＶ１を、定電流源３（その定電流値をｉ３とする）とＮチャネルＭＯＳトランジスタＮ３の直列回路で置き換えたものである。基本的な動作は図１に示すものと同様であるが、ＮチャネルＭＯＳトランジスタＮ３がオフからオンに反転した後のコンデンサＣ１の充電が定電流源ｉ３からの定電流によるので、コンデンサＣ１の充電電圧、すなわち節点ＮＯＤＥ２の電位の変化は直線的なものになる。コンデンサＣ１を充電する方向の信号に対する遅延時間はＣ１×Ｖｔｈ／ｉ３であり、遅延時間を容易に制御することができる。なお、ＶｔｈはインバータＩＮＶ２またはＩＮＶ３の閾値電圧である。本実施の形態においても、図１に示す実施の形態と同様に、過大な貫通電流の発生や回路規模の増大を防ぐことができる。

なお、本発明の実施の形態は図１，２に示されるものに限定されるものではなく、例えばインバータＩＮＶ２，ＩＮＶ３における電流制限手段を定電流源ではなく抵抗としてもよい。さらには、電流制限手段としての定電流源１，２を一つのインバータ内に同時に設けてもよい。

本発明の実施の形態の遅延回路図である。 本発明の別の実施の形態の遅延回路図である。 従来の遅延回路の構成例およびそのタイミングチャートである。 別の従来の遅延回路の構成例である。 図４に示す回路の詳細な構成を示す図およびそのタイミングチャートである。

符号の説明

１，２，３，１０ 定電流源
Ｃ１，Ｃ１０ コンデンサ
ＣＭＰ コンパレータ
Ｖｒｅｆ 基準電圧源もしくはその出力電圧
ＩＮ 入力端子もしくは入力信号
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ
ＩＮＶ１０ インバータ
Ｐ１，Ｐ２ ＰチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３ ＮチャネルＭＯＳトランジスタ
ＮＯＤＥ１，ＮＯＤＥ２ 節点
ＮＯＤＥ１０，ＮＯＤＥ１１ 節点
ＯＵＴ 出力端子もしくは出力信号

Claims (4)

1. 第１インバータ、該第１のインバータの出力が入力される第２のインバータおよび前記第１のインバータの出力に一端が接続されるコンデンサを有し、前記第２のインバータが電源から前記第２のインバータに供給する電流を制限する電流供給制限手段を有することを特徴とする遅延回路。
2. 直列に接続された定電流源とコンデンサ、該コンデンサの電荷を放電するトランジスタ、および前記定電流源とコンデンサの接続点に入力が接続される第２のインバータを有し、前記第２のインバータが電源から前記第２のインバータに供給する電流を制限する電流供給制限手段を有することを特徴とする遅延回路。
3. 前記第２のインバータが、定電流源，ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタがこの順に直列に接続されてなることを特徴とする請求項１または２に記載の遅延回路。
4. 前記第２のインバータが、ＰチャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトランジスタおよび定電流源がこの順に直列に接続されてなることを特徴とする請求項１または２に記載の遅延回路。

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