WO2018055666A1 - インターフェース回路 - Google Patents

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WO2018055666A1
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output
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貴之 中井
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Definitions

  • the present invention relates to an interface circuit that converts an input signal into another signal level and outputs the signal.
  • a control signal generated by a digital IC (Integrated Circuit) operating at 3.3 V such as a microcomputer or FPGA (Field Programmable Gate Array) may be supplied to a controlled element such as a high voltage element or a high frequency element.
  • a controlled element such as a high voltage element or a high frequency element.
  • the level of the control signal needs to be converted to a high voltage such as several tens of volts or a negative voltage and then supplied to the controlled element. Therefore, an interface circuit including a so-called level conversion circuit is used.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2007-101740
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2011-19017
  • Patent Document 3 Japanese Patent Application Laid-Open No. 1-152817
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2011-103557
  • JP-A-2011-176767 Patent Document 5 discloses various level conversion circuits.
  • JP 2007-101740 A JP 2011-19017 A Japanese Patent Laid-Open No. 1-152817 JP 2011-103557 A JP 2011-176767 A
  • digital ICs are supplied with power having a high potential side of 3.3 V and a low potential side of 0 V (ground potential: hereinafter referred to as GND potential).
  • GND potential ground potential: hereinafter referred to as GND potential.
  • the digital IC outputs a high active control signal in which the high level is 3.3 V and the low level is a GND potential corresponding to inactive (inactive).
  • the digital IC outputs a low active control signal in which the high level is a GND potential corresponding to inactive and the low level is ⁇ 3.3V.
  • a potential on the side that is not a reference potential (for example, GND potential) corresponding to inactive in the received control signal is active (significant). And operates when the control signal is in an active state.
  • the controlled elements are also mostly operated by a control signal whose high level is active (high active). However, there is also a controlled element that is operated by a control signal whose low level is active (low active).
  • the reference potential corresponding to inactive is the GND potential
  • the high level is a positive potential in high active
  • the low level is a negative potential in low active.
  • an interface circuit that receives a control signal from a digital IC and outputs a control signal for controlling a controlled element is appropriately designed in consideration of whether the control signal is high active or low active. There is a need.
  • an interface circuit between a digital IC that outputs a high-active control signal having a high level of 3.3 V and a low level of GND potential and a controlled element that operates according to the high-active control signal is a digital circuit.
  • a circuit that outputs a signal in phase with the control signal input from the IC to the controlled element is selected.
  • a digital IC As an interface circuit between a digital IC that outputs a low-active control signal whose high level is the GND potential and low level is ⁇ 3.3 V, and a controlled element that operates according to the high-active control signal, a digital IC A circuit that outputs a signal whose polarity is inverted with respect to the control signal input from is output to the controlled element.
  • a circuit is selected that outputs to the controlled element a signal whose polarity is inverted with respect to the control signal input from the digital IC.
  • a digital IC As an interface circuit between a digital IC that outputs a low active control signal whose high level is the GND potential and low level is ⁇ 3.3 V, and a controlled element that operates according to the low active control signal, a digital IC A circuit that outputs a signal having the same phase as the control signal input to the controlled element is selected.
  • the present invention has been made to solve the above-described problem, and an object of the present invention is to provide an interface circuit capable of outputting a desired signal regardless of whether the input signal is high active or low active.
  • the interface circuit of the present invention receives a first signal that sets a first potential to a high level and a second potential lower than the first potential to a low level, sets a third potential to a high level, Is a circuit that outputs a second signal that sets a fourth potential lower than the first potential to a low level, and includes a control unit.
  • the control unit sets the second signal in phase with the first signal or sets the polarity of the second signal according to which of the first potential and the second potential is the first reference potential. Controls whether to invert the first signal.
  • a desired signal can be output regardless of whether the input signal is high active or low active.
  • FIG. 6 is a circuit block diagram showing a configuration of an interface circuit according to Comparative Example 1.
  • FIG. 10 is a circuit block diagram showing a configuration of an interface circuit according to Comparative Example 2.
  • FIG. 3 is a circuit block diagram illustrating a configuration of an interface circuit according to the first embodiment when a signal having a high level as a positive potential and a low level as a GND potential is received as an input signal VIN.
  • FIG. 3 is a circuit block diagram showing a configuration of an interface circuit according to the first embodiment when a signal having a high level of GND potential and a low level of negative potential is received as an input signal VIN.
  • FIG. 3 is a circuit diagram illustrating an example of an interface circuit according to the first embodiment.
  • FIG. 6 is a signal waveform diagram showing a change in potential state of each terminal in the interface circuit shown in FIG. 5.
  • FIG. 6 is a circuit block diagram showing a configuration of an interface circuit according to a second embodiment when a signal having a high level as a positive potential and a low level as a GND potential is received as an input signal VIN.
  • FIG. 9 is a circuit block diagram illustrating a configuration of an interface circuit according to a second embodiment when a signal having a high level of GND potential and a low level of negative potential is received as an input signal VIN.
  • FIG. 6 is a circuit diagram showing an example of an interface circuit according to the second embodiment.
  • FIG. 10 is a signal waveform diagram showing a change in potential state of each terminal in the interface circuit shown in FIG. 9.
  • FIG. 10 is a signal waveform diagram showing a change in potential state of each terminal in the interface circuit shown in FIG. 9.
  • FIG. 10 is a circuit block diagram illustrating a configuration of an interface circuit according to a third embodiment when a signal having a high level as a positive potential and a low level as a GND potential is received as an input signal VIN.
  • FIG. 9 is a circuit block diagram showing a configuration of an interface circuit according to a third embodiment when a signal having a high level of GND potential and a low level of negative potential is received as an input signal VIN.
  • FIG. 10 is a circuit diagram showing an example of an interface circuit according to the third embodiment.
  • FIG. 9 is a circuit block diagram showing a configuration of an interface circuit according to a fourth embodiment when a signal having a high level as a positive potential and a low level as a GND potential is received as an input signal VIN.
  • FIG. 9 is a circuit block diagram showing a configuration of an interface circuit according to a fourth embodiment when a signal having a high level as a positive potential and a low level as a GND potential is received as an input signal VIN.
  • FIG. 9 is a circuit block diagram illustrating a configuration of an interface circuit according to a fourth embodiment when a signal having a high level of GND potential and a low level of negative potential is received as an input signal VIN.
  • FIG. 10 is a circuit diagram showing an example of an interface circuit according to the fourth embodiment. It is a figure which shows another circuit structure of a level shift part.
  • the signal a being in phase with the signal b means that the signal b is also at a high level when the signal a is at a high level, and the signal b is also at a low level when the signal a is at a low level.
  • the polarity of the signal a is inverted with respect to the signal b means that the signal b is at a low level when the signal a is at a high level, and the signal b is at a high level when the signal a is at a low level.
  • FIG. 1 is a circuit block diagram showing a configuration of the interface circuit 100a according to the first comparative example.
  • the interface circuit 100a receives an input signal VIN that sets the high potential VIH to the high level and the low potential VIL to the low level, and outputs an output signal VOUT that sets the high potential VOH to the high level and the low potential VOL to the low level. It is.
  • the interface circuit 100 a includes an input buffer 101, a level shift unit 4, and an output buffer 5.
  • the input buffer 101 receives the high potential VIH and the low potential VIL from the input side power supply, and outputs the signal S1 of the high potential VIH to the level shift unit 4 when the input signal VIN is at the high level, and the input signal VIN is at the low level. At the level, the signal S1 of the low potential VIL is output to the level shift unit 4. Thus, the input buffer 101 outputs the signal S1 having the same phase as the input signal VIN.
  • the level shift unit 4 is supplied with the high potential VIH and the low potential VIL from the input side power supply, and is supplied with the high potential VOH and the low potential VOL from the output side power supply.
  • the level shift unit 4 receives the signal S1 output from the input buffer 101, and outputs a signal S2 that is in phase with the signal S1 and in which the level of the signal S1 is converted.
  • the level shift unit 4 may be supplied with only the high potential VIH from the input-side power supply.
  • the level shift unit 4 outputs a signal S2 having a high potential VOH when the signal S1 received from the input buffer 101 is at a high level, and a signal having a low potential VOL when the signal S1 is at a low level. S2 is output.
  • the level shift unit 4 outputs the signal S2 having the same phase as the signal S1 output from the input buffer 101. That is, the level shift unit 4 outputs the signal S2 that is in phase with the input signal VIN and whose level is converted.
  • the output buffer 5 receives the signal S2 output from the level shift unit 4 and outputs a signal in phase with the signal S2 as the output signal VOUT. That is, the output buffer 5 outputs a signal in phase with the input signal VIN as the output signal VOUT.
  • the output buffer 5 amplifies the current of the output signal VOUT so that the output current becomes a current necessary for driving the load.
  • the interface circuit 100a outputs the output signal VOUT in phase with the input signal VIN. Therefore, the interface circuit 100a receives, for example, a high active signal whose high level is 3.3V and a low level is a GND potential corresponding to inactive from the digital IC as an input signal VIN, and receives a high active control signal. It is suitable for a circuit that outputs an output signal VOUT to a controlled element that operates.
  • the interface circuit 100a receives a low active signal with a high level corresponding to inactive GND and a low level of ⁇ 3.3V from the digital IC as the input signal VIN, the input signal VIN is When the GND potential corresponds to active, the high level output signal VOUT is output. Therefore, the interface circuit 100a is not suitable for a circuit that receives a low-active signal as the input signal VIN and outputs the output signal VOUT to a controlled element that operates according to a high-active control signal.
  • FIG. 2 is a circuit block diagram illustrating a configuration of the interface circuit 100b according to the second comparative example.
  • the interface circuit 100b is different from the interface circuit 100a shown in FIG. 1 in that an input inverter 102 is provided instead of the input buffer 101.
  • the input inverter 102 receives the high potential VIH and the low potential VIL from the input side power supply, and when the input signal VIN is at the high level, outputs the signal S1 of the low potential VIL to the level shift unit 4 and the input signal VIN is at the low level. At the level, the signal S1 of the high potential VIH is output to the level shift unit 4. In this way, the input inverter 102 outputs the signal S1 whose polarity is inverted with respect to the input signal VIN.
  • the level shift unit 4 outputs the signal S2 having the same phase as the signal S1 received from the previous stage.
  • the output buffer 5 outputs an output signal VOUT in phase with the signal S2 received from the previous stage. Therefore, the interface circuit 100b outputs the output signal VOUT whose polarity is inverted with respect to the input signal VIN.
  • the interface circuit 100a receives, for example, a low active control signal whose high level is a GND potential corresponding to inactive and whose low level is ⁇ 3.3V from the digital IC as the input signal VIN. It is suitable for a circuit that outputs an output signal VOUT to a controlled element that operates according to a control signal.
  • the interface circuit 100b receives from the digital IC as the input signal VIN a high active signal whose high level is 3.3 V and the low level is a GND potential corresponding to inactive, the input signal VIN is inactive. A high level output signal VOUT is output at a GND potential corresponding to. Therefore, the interface circuit 100a is not suitable for a circuit that receives a high-active signal as the input signal VIN and outputs the output signal VOUT to a controlled element that operates according to the high-active control signal.
  • the user operates as an interface circuit that outputs the output signal VOUT to the controlled element operated by the high active control signal, depending on whether the input signal VIN is high active or low active ( That is, it is necessary to use the interface circuit 100a and the interface circuit 100b properly depending on which of the high level and the low level of the input signal VIN is a reference potential corresponding to inactive (for example, GND potential).
  • the interface circuit according to the embodiment of the present invention can be used regardless of whether the input signal VIN is high active or low active.
  • the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
  • FIG. (Configuration of interface circuit) 3 and 4 are circuit block diagrams showing the configuration of the interface circuit 10a according to the first embodiment.
  • a high-active signal in which a high level (high potential VIH) is a positive potential and a low level (low potential VIL) is a reference potential (here, GND potential) corresponding to inactivity is used as an input signal VIN.
  • VIN high level
  • VIL low level
  • FIG. 4 shows a case where a low active signal whose high level is a reference potential corresponding to inactive (here, GND potential) and whose low level is a negative potential is received as the input signal VIN.
  • the configuration of the interface circuit 10a itself is the same in FIGS.
  • the interface circuit 10a is a circuit that outputs a high active output signal VOUT regardless of which of the high level and low level of the input signal VIN is the GND potential. Therefore, the interface circuit 10a can be applied to a circuit that outputs the output signal VOUT to a controlled element that operates according to a high-active control signal.
  • the interface circuit 10a is different from the interface circuit 100a shown in FIG. 1 or the interface circuit 100b shown in FIG. 2 in place of the input buffer 101 or the input inverter 102. It differs in that it is equipped with.
  • the polarity control unit 1a inputs a signal S1 to be output depending on whether the GND potential (first reference potential) corresponding to inactive corresponds to the high level or the low level of the input signal VIN. It controls whether the signal VIN is in phase or the polarity of the output signal S1 is inverted with respect to the input signal VIN. Specifically, when the GND potential corresponds to the low level of the input signal VIN, the polarity control unit 1a makes the output signal S1 in phase with the input signal VIN, and the GND potential corresponds to the high level of the input signal VIN. The polarity of the output signal S1 is inverted with respect to the level of the input signal VIN.
  • the polarity control unit 1a includes, for example, a voltage detection unit 2a and a switching unit 3a as its internal configuration.
  • the voltage detection unit 2a receives a GND potential which is a reference potential corresponding to inactive, and also receives a high potential VIH from the input-side power source, and compares both potentials. When the difference between the high potential VIH and the GND potential is smaller than the threshold value, the voltage detection unit 2a outputs a detection signal indicating that the high potential VIH is the GND potential to the switching unit 3a, and the high potential VIH and the GND potential Is equal to or greater than the threshold value, a detection signal indicating that the low potential VIL is the GND potential is output to the switching unit 3a.
  • the switching unit 3a receives the input signal VIN and switches whether the signal S1 is in phase with the input signal VIN or is inverted according to the detection signal from the voltage detection unit 2a.
  • the switching unit 3a when the detection signal indicates that the low potential VIL is the GND potential, the switching unit 3a outputs the signal S1 having the same phase as the input signal VIN to the level shift unit 4, and the high potential VIH is set to the GND potential. In the case where the detection signal indicates that, the signal S1 having the polarity reversed with respect to the input signal VIN is output to the level shift unit 4.
  • the switching unit 3a receives the high potential VIH and the low potential VIL from the input-side power supply, and outputs a signal S1 that sets the high potential VIH to a high level and sets the low potential VIL to a low level.
  • the level shift unit 4 that has received the signal S1 output from the switching unit 3a is in phase with the received signal S1 and has the high potential VOH at the high level and the low potential VOL at the same level as in the first and second comparative examples.
  • a signal S2 for setting the low level is output.
  • the high potential VOH is an active state potential that is controlled to be driven in the controlled element that receives the output signal VOUT from the interface circuit 10a.
  • the low potential VOL is a potential (for example, a GND potential) that is not driven in the controlled element. Therefore, the output buffer 5 that has received the signal output from the level shift unit 4 outputs a high active output signal VOUT.
  • the interface circuit 10a receives the input signal VIN (first signal) that sets the high potential VIH (first potential) to the high level and the low potential VIL (second potential) to the low level, An output signal VOUT (second signal) that sets the potential VOH (third potential) to a high level and the low potential VOL (fourth potential) to a low level is output.
  • the interface circuit 10a determines whether the output signal VOUT is in phase with the input signal VIN depending on which of the high potential VIH and the low potential VIL is a reference potential corresponding to inactive (for example, GND potential).
  • a polarity control unit 1a that controls whether the polarity of VOUT is inverted with respect to the input signal VIN is provided.
  • the input signal VIN is When the potential is the GND potential, the output signal VOUT can be one of a high level and a low level. When the input signal VIN is not the GND potential, the output signal VOUT can be the other of the high level and the low level. As a result, a desired output signal VOUT can be output regardless of whether the input signal VIN is high active or low active.
  • the polarity control unit 1a when the low potential VIL is a reference potential corresponding to inactive (for example, GND potential), the polarity control unit 1a has a signal S1 (third signal) that is in phase with the input signal VIN.
  • the high potential VIH is the reference potential (for example, the GND potential)
  • the signal S1 whose polarity is inverted with respect to the input signal VIN is output.
  • the interface circuit 10a receives the signal S1, and outputs a signal S2 (second signal) that is in phase with the signal S1, outputs the high potential VOH to the high level, and sets the low potential VOL to the low level. 4 and an output buffer 5 that amplifies the signal S2 and outputs an output signal VOUT.
  • the high active output signal VOUT can be output.
  • FIG. 5 is a circuit diagram showing an embodiment of the interface circuit 10a.
  • the polarity control unit 1 a includes, for example, two input terminals 201 and 202, two output terminals 203 and 204, two power supply terminals 205 and 206, and two AND circuits 21 and 22. And three inverters 24, 25, 26 and an OR circuit 23.
  • the input terminal 201 receives an input signal VIN.
  • the input terminal 202 is grounded, and a GND potential that is a reference potential is applied.
  • the power supply terminal 205 is connected to the low potential side of the input side power supply, and is applied with the low potential VIL.
  • the power supply terminal 206 is connected to the high potential side of the input side power supply and is applied with the high potential VIH.
  • One input terminal of the AND circuit 21 is directly connected to the input terminal 201.
  • the other input terminal of the AND circuit 21 is connected to the input terminal 202 via the inverter 25.
  • One input terminal of the AND circuit 22 is directly connected to the input terminal 202.
  • the other input terminal of the AND circuit 22 is connected to the input terminal 201 via the inverter 26.
  • One input terminal of the OR circuit 23 is connected to the output terminal of the AND circuit 21.
  • the other input terminal of the OR circuit 23 is connected to the output terminal of the AND circuit 22.
  • the output terminal of the OR circuit 23 is connected to the output terminal 203. Therefore, the signal from the OR circuit 23 is output as the signal S1 from the polarity control unit 1a.
  • the input terminal of the inverter 24 is connected to the output terminal of the OR circuit 23.
  • the output terminal of the inverter 24 is connected to the output terminal 204. Therefore, an inverted signal of the signal from the OR circuit 23 is output from the output terminal 204.
  • FIG. 6 is a signal showing a change in potential state of the input terminal 201, the input terminal 202, the output terminal of the AND circuit 21, the output terminal of the AND circuit 22, and the output terminal (output terminal 203) of the OR circuit 23. It is a waveform diagram.
  • FIG. 6A shows a case where the high level (high potential VIH) is a positive potential and the low level (low potential VIL) receives an input signal VIN having a GND potential.
  • Each logic circuit of the polarity control unit 1a receives the high potential VIH and the low potential VIL from the input-side power supply. Therefore, the AND circuit 22 recognizes the potential of the input terminal directly connected to the input terminal 202 to which the GND potential is applied as a low level. As a result, the AND circuit 22 always outputs a low level signal.
  • the AND circuit 21 recognizes the potential of the input terminal connected to the input terminal 202 through the inverter 25 as a high level.
  • the input signal VIN is input to the input terminal of the AND circuit 21 directly connected to the input terminal 201.
  • the AND circuit 21 outputs a signal in phase with the input signal VIN input to the input terminal 201.
  • the OR circuit 23 outputs a signal having the same phase as the input signal VIN input to the input terminal 201 as the signal S1.
  • FIG. 6B shows a case where an input signal VIN is received in which the high level (high potential VIH) is the GND potential and the low level (low potential VIL) is the negative potential.
  • Each logic circuit of the polarity control unit 1a receives the high potential VIH and the low potential VIL from the input-side power supply. Therefore, the AND circuit 22 recognizes the potential of the input terminal directly connected to the input terminal 202 to which the GND potential is applied as a high level. Further, an inverted signal of the input signal VIN is input to the input terminal of the AND circuit 22 connected to the input terminal 201 via the inverter 26. Therefore, as shown in FIG. 6B, the AND circuit 22 outputs an inverted signal of the input signal VIN input to the input terminal 201.
  • the AND circuit 21 recognizes the potential applied to the input terminal connected to the input terminal 202 via the inverter 25 as a low level. Therefore, the AND circuit 21 always outputs a low level signal.
  • the OR circuit 23 outputs an inverted signal of the input signal VIN input to the input terminal 201 as the signal S1.
  • the polarity control unit 1a including the circuit configuration shown in FIG. 5 can be used when the input signal VIN is in the GND potential state regardless of whether the high level or the low level of the input signal VIN is the GND potential.
  • the signal S1 that is at a low level and is at a high level when the input signal VIN is not at the GND potential can be output from the output terminal 203.
  • the level shift unit 4 includes two input terminals 401 and 402, an output terminal 403, three power supply terminals 404 to 406, and four PMOS transistors (PMOSFET: P-channel type Metal Oxide).
  • PMOSFET P-channel type Metal Oxide
  • Semiconductor field effect transistors P-type field effect transistors
  • NMOSFET N-channel type Metal Oxide Semiconductor Field Effect Transistors
  • the input terminal 401 is connected to the output terminal 203 of the polarity control unit 1a, and the input terminal 402 is connected to the output terminal 204 of the polarity control unit 1a.
  • the power supply terminal 405 is connected to the high potential side of the input side power supply and is applied with the high potential VIH.
  • the power supply terminal 406 is connected to the high potential side of the output side power supply, and is applied with the high potential VOH.
  • the power supply terminal 404 is connected to the low potential side of the output side power supply, and is applied with the low potential VOL.
  • the sources of the PMOS transistor M41 and the PMOS transistor M42 are connected to the power supply terminal 405 (high potential VIH).
  • the gate of the PMOS transistor M41 is connected to the input terminal 401, and the gate of the PMOS transistor M42 is connected to the input terminal 402.
  • the sources of the NMOS transistor M45 and the NMOS transistor M46 are connected to the power supply terminal 404 (low potential VOL).
  • One gate of NMOS transistor M45 and NMOS transistor M46 is connected to the other drain of NMOS transistor M45 and NMOS transistor M46, respectively. That is, the NMOS transistor M45 and the NMOS transistor M46 are cross-coupled.
  • the drains of the PMOS transistor M41 and the PNMOS transistor M45 are connected to each other, and the drains of the PMOS transistor M42 and the NMOS transistor M46 are connected to each other.
  • the sources of the PMOS transistor M43 and the PMOS transistor M44 are connected to the power supply terminal 406 (high potential VOH).
  • One gate of the PMOS transistor M43 and the PMOS transistor M44 is connected to the other drain of the PMOS transistor M43 and the PMOS transistor M44, respectively. That is, the PMOS transistor M43 and the PMOS transistor M44 are cross-coupled.
  • the sources of the NMOS transistor M47 and the NMOS transistor M48 are connected to the power supply terminal 404 (low potential VOL).
  • the gate of the NMOS transistor M47 is connected to the drains of the PMOS transistor M41 and the PNMOS transistor M45, and the gate of the NMOS transistor M48 is connected to the drains of the PMOS transistor M42 and the NMOS transistor M46.
  • the drains of the PMOS transistor M43 and the NMOS transistor M47 are connected to each other, and the drains of the PMOS transistor M44 and the NMOS transistor M48 are connected to each other.
  • the drains of the PMOS transistor M43 and the NMOS transistor M47 are connected to the output terminal 403.
  • the source-drain of the PMOS transistor M42 becomes conductive, so the high potential VIH is applied to the gate of the NMOS transistor M45, and the NMOS transistor M45 Conduction between source and drain. Since the high potential VIH is applied to the gate of the PMOS transistor M41, the PMOS transistor M41 does not conduct between the source and the drain. For this reason, the potentials of the drains of the PMOS transistor M41 and the NMOS transistor M45 maintain the low potential VOL.
  • the low potential VOL is applied to the gate of the NMOS transistor M46 connected to the drain of the NMOS transistor M45, the source-drain of the NMOS transistor M46 is not conducted.
  • the source and the drain of the PMOS transistor M42 are conductive, the potentials of the drains of the PMOS transistor M42 and the NMOS transistor M46 maintain the high potential VIH.
  • the source-drain of the NMOS transistor M47 is not conductive.
  • the drain potentials of the PMOS transistor M43 and the NMOS transistor M47 maintain the high potential VOH.
  • the source-drain of the PMOS transistor M43 is conductive, the high potential VIH is applied to the gate of the PMOS transistor M44, and the source-drain of the PMOS transistor M44 is not conductive. As described above, since the source and drain of the NMOS transistor M48 are conductive, the drain potentials of the PMOS transistor M44 and the NMOS transistor M48 maintain the low potential VOL.
  • the signal S1 output from the output terminal 203 is at a high level (that is, when the input terminal 401 receives a high level signal)
  • the potentials of the drains of the PMOS transistor M43 and the NMOS transistor M47 are the high potential VOH.
  • a signal S2 having a high potential VOH is output from the output terminal 403 connected to the drain.
  • the source-drain of the PMOS transistor M41 is conductive, the high potential VIH is also applied to the gate of the NMOS transistor M46, and the source-drain of the NMOS transistor M46 is conductive. Further, when the signal S1 output from the output terminal 203 is the low potential VIL, the signal output from the output terminal 204 becomes the high potential VIH, so that the source ⁇ of the PMOS transistor M42 whose gate is connected to the output terminal 204 ⁇ There is no conduction between the drains. For this reason, the potentials of the drains of the PMOS transistor M42 and the NMOS transistor M46 are maintained at the low potential VOL.
  • the drain potential of the NMOS transistor M46 is the low potential VOL
  • the source-drain of the NMOS transistor M45 whose gate is connected to the drain of the NMOS transistor M46 is not conducted.
  • the source and drain of the PMOS transistor M41 are conductive, the drain potentials of the PMOS transistor M41 and the NMOS transistor M45 maintain the high potential VIH.
  • the source-drain of the NMOS transistor M48 whose gate is connected to the drain (low potential VOL) of the NMOS transistor M46 does not conduct. Further, as described above, since the source-drain of the NMOS transistor M47 becomes conductive, the low potential VOL is applied to the gate of the PMOS transistor M44, and the source-drain of the PMOS transistor M44 becomes conductive. Therefore, the drain potentials of the PMOS transistor M44 and the NMOS transistor M48 maintain the high potential VOH.
  • the drain potential of the PMOS transistor M44 is the high potential VOH
  • the source-drain of the PMOS transistor M43 whose gate is connected to the drain of the PMOS transistor M44 is not conducted.
  • the source and drain of the NMOS transistor M47 are conductive, the potentials of the drains of the PMOS transistor M43 and the NMOS transistor M47 maintain the low potential VOL.
  • the signal S1 output from the output terminal 203 is at a low level (that is, when the input terminal 401 receives a low level signal)
  • the potentials of the drains of the PMOS transistor M43 and the NMOS transistor M47 are the low potential VOL.
  • the signal S2 of the low potential VOL is output from the output terminal 403 connected to the drain.
  • the level shift unit 4 when receiving the high level signal S1, the level shift unit 4 outputs the high potential VOH signal S2 from the output terminal 403, and when receiving the low level signal Si, the output terminal 403 has the low potential VOL.
  • the signal S2 is output. That is, the level shift unit 4 is in phase with the signal S1 input to the input terminal 401, and outputs a signal S2 in which the high level is shifted to the high potential VOH and the low level is shifted to the low potential VOL.
  • the output buffer 5 includes an input terminal 501 to which the signal S2 from the level shift unit 4 is input, an output terminal 502, two power supply terminals 503 and 504, and even-stage CMOS inverters 5-1 to 5-n (n Is a positive even number).
  • the power supply terminal 503 is connected to the low potential side of the output side power supply and is applied with the low potential VOL.
  • the power supply terminal 504 is connected to the high potential side of the output side power supply, and is applied with the high potential VOH.
  • the CMOS inverters 5-1 to 5-n amplify the signal S2 from the level shift unit 4 so as to obtain a current necessary for driving the subsequent load of the interface circuit 10a, and then output the output signal VOUT. Output from the output terminal 502.
  • the polarity control unit 1a when the low potential VIL is the GND potential, the polarity control unit 1a outputs the signal S1 having the same phase as the input signal VIN, and the high potential VIH is the GND potential. In this case, the signal S1 having the polarity reversed with respect to the input signal VIN is output. Then, the level shift unit 4 outputs a signal S2 having the same phase as the signal S1. The output buffer 5 outputs an output signal VOUT that is in phase with the signal S2.
  • the interface circuit 10a can output the high-active output signal VOUT regardless of whether the GND potential, which is a reference potential corresponding to inactive, corresponds to the high level or the low level of the input signal VIN. it can.
  • FIG. 7 and 8 are circuit block diagrams showing the configuration of the interface circuit 10b according to the second embodiment.
  • a high-active signal in which a high level (high potential VIH) is a positive potential and a low level (low potential VIL) is a reference potential (here, GND potential) corresponding to inactivity is used as an input signal VIN.
  • VIN high level
  • VIL low level
  • GND potential reference potential
  • FIG. 8 shows a case where a low active signal in which the high level is the GND potential and the low level is the negative potential is received as the input signal VIN.
  • the configuration of the interface circuit 10b itself is the same in FIGS.
  • the interface circuit 10b is a circuit that outputs a low active output signal VOUT regardless of which of the high level and low level of the input signal VIN is the GND potential. Therefore, the interface circuit 10b can be applied to a circuit that outputs the output signal VOUT to a controlled element that operates according to a low-active control signal.
  • the interface circuit 10b is different from the interface circuit 10a shown in FIGS. 3 and 4 in that it includes a polarity control unit 1b instead of the polarity control unit 1a.
  • the polarity control unit 1b makes the output signal S1 in phase with the input signal VIN depending on whether the GND potential, which is a reference potential corresponding to inactive, corresponds to the high level or the low level of the input signal VIN.
  • the polarity of the output signal S1 is controlled to be inverted with respect to the input signal VIN. Specifically, when the GND potential corresponds to the high level of the input signal VIN, the polarity control unit 1b makes the output signal S1 in phase with the input signal VIN, and the GND potential corresponds to the low level of the input signal VIN.
  • the polarity of the output signal S1 is inverted with respect to the input signal VIN.
  • the polarity control unit 1b includes, for example, a voltage detection unit 2b and a switching unit 3b as its internal configuration.
  • the voltage detector 2b receives a GND potential that is a reference potential corresponding to inactive, and also receives a low potential VIL from the input-side power source, and compares the two potentials. When the difference between the low potential VIL and the GND potential is smaller than the threshold value, the voltage detection unit 2b outputs a detection signal indicating that the low potential VIL is the GND potential to the switching unit 3b, and the low potential VIL and the GND potential Is equal to or greater than the threshold value, a detection signal indicating that the high potential VIH is the GND potential is output to the switching unit 3b.
  • the switching unit 3b receives the input signal VIN and switches whether the signal S1 is in phase with the input signal VIN or is inverted according to the detection signal from the voltage detection unit 2a.
  • the switching unit 3b when the detection signal indicates that the high potential VIH is the GND potential, the switching unit 3b outputs the signal S1 having the same phase as the input signal VIN to the level shift unit 4, and the low potential VIL is the GND potential. In the case where the detection signal indicates that, the signal S1 having the polarity reversed with respect to the input signal VIN is output to the level shift unit 4.
  • the switching unit 3b receives the high potential VIH and the low potential VIL from the input-side power supply, sets the high level of the signal S1 to the high potential VIH, and sets the low level to the low potential VIL.
  • the level shift unit 4 that has received the signal S1 output from the switching unit 3b is in phase with the received signal S1 and sets the high potential VOH to the high level and the low potential VOL to the low level, as in the first embodiment.
  • a signal S2 for setting the level is output.
  • the low potential VOL is a potential in an active state that is controlled to be driven in the controlled element that receives the output signal VOUT from the interface circuit 10a.
  • the high potential VOH is a potential (for example, a GND potential) that is not driven in the controlled element. Therefore, the output buffer 5 that has received the signal output from the level shift unit 4 outputs a low active output signal VOUT.
  • the high level (high potential VIH) is a positive potential and the low level (low potential VIL) is a GND potential corresponding to inactive
  • a high active input signal VIN is received.
  • the detection unit 2b outputs a detection signal indicating that the low potential VIL is the GND potential. Therefore, the switching unit 3b outputs a signal S1 whose polarity is inverted with respect to the input signal VIN.
  • the level shift unit 4 and the output buffer 5 output a signal in phase with the signal S1 output from the switching unit 3b. Therefore, the polarity of the output signal VOUT is inverted with respect to the input signal VIN.
  • the interface circuit 10b when the high potential VIH is a reference potential corresponding to inactive (for example, the GND potential), the interface circuit 10b outputs the signal S1 having the same phase as the input signal VIN, and the low potential VIL is the GND potential.
  • a polarity control unit 1b that outputs a signal S1 having a polarity inverted with respect to the input signal VIN is provided.
  • the level shift unit 4 and the output buffer 5 output a signal in phase with the signal S1.
  • the low active output The signal VOUT can be output.
  • FIG. 9 is a circuit diagram showing an embodiment of the interface circuit 10b.
  • the interface circuit 10b of the embodiment shown in FIG. 9 is different from the interface circuit 10a of the embodiment shown in FIG. 5 in that a polarity control unit 1b is provided instead of the polarity control unit 1a.
  • the two input terminals of the AND circuit 21 are directly connected to the input terminals 201 and 202, respectively.
  • One input terminal of the AND circuit 22 is connected to the input terminal 202 via the inverter 27, and the other input terminal of the AND circuit 22 is connected to the input terminal 201 via the inverter 26.
  • (Operation of polarity control unit) 10 shows an input terminal 201, an input terminal 202, an output terminal of the AND circuit 21, an output terminal of the AND circuit 22, and an output terminal of the OR circuit 23 in the embodiment of the polarity control unit 1b shown in FIG. It is a signal waveform diagram which shows the change of an electric potential state with the output terminal 203).
  • FIG. 10A shows a case where the high level (high potential VIH) is a positive potential and the low level (low potential VIL) receives an input signal VIN having a GND potential.
  • Each logic circuit of the polarity control unit 1a receives the high potential VIH and the low potential VIL from the input-side power supply. Therefore, the AND circuit 21 recognizes the potential of the input terminal directly connected to the input terminal 202 to which the GND potential is input as a low level. As a result, the AND circuit 21 always outputs a low level signal.
  • the AND circuit 22 recognizes the potential of the input terminal connected to the input terminal 202 through the inverter 27 as a high level. Further, an inverted signal of the input signal VIN is input to the input terminal of the AND circuit 22 connected to the input terminal 201 via the inverter 26. Therefore, as shown in FIG. 10A, the AND circuit 22 outputs an inverted signal of the input signal VIN input to the input terminal 201.
  • the OR circuit 23 outputs an inverted signal of the input signal VIN input to the input terminal 201 as the signal S1.
  • FIG. 10B shows a case where an input signal VIN is received in which the high level (high potential VIH) is the GND potential and the low level (low potential VIL) is the negative potential.
  • Each logic circuit of the polarity control unit 1a receives the high potential VIH and the low potential VIL from the input-side power supply.
  • the AND circuit 21 recognizes the potential of the input terminal directly connected to the input terminal 202 to which the GND potential is applied as a high level.
  • the input signal VIN is input to the input terminal of the AND circuit 21 directly connected to the input terminal 201. Therefore, as shown in FIG. 10B, the AND circuit 21 outputs a signal having the same phase as the input signal VIN input to the input terminal 201 as the signal S1.
  • the AND circuit 22 recognizes the potential of the input terminal connected to the input terminal 202 via the inverter 25 as a low level. Therefore, the AND circuit 22 always outputs a low level signal.
  • the OR circuit 23 outputs a signal having the same phase as the input signal VIN input to the input terminal 201 as the signal S1.
  • the polarity control unit 1b including the circuit configuration shown in FIG. 9 can operate when the input signal VIN is in the GND potential state regardless of whether the high level or the low level of the input signal VIN is the GND potential.
  • a signal that becomes low level when the input signal VIN is not at the GND potential can be output from the output terminal 203.
  • the level shift unit 4 shown in FIG. 9 has the same circuit configuration as that shown in FIG. 5, and outputs a signal S2 having the same phase as the signal S1.
  • the output buffer 5 shown in FIG. 9 has the same circuit configuration as that shown in FIG. 5, and outputs an output signal VOUT in phase with the signal S2.
  • the interface circuit 10b can output the low active output signal VOUT regardless of whether the GND potential, which is the reference potential corresponding to inactive, corresponds to the high level or the low level of the input signal VIN. it can.
  • Embodiment 3 (Configuration of interface circuit)
  • the interface circuit 10a according to the first embodiment operates by receiving the high potential VIH and the low potential VIL from the input-side power supply.
  • the interface circuit according to the third embodiment receives the high potential VIH from the input-side power supply, and internally generates a potential corresponding to the low potential VIL from the high potential VIH. Therefore, it is not necessary to receive the low potential VIL from the input side power supply.
  • FIGS. 11 and 12 are circuit block diagrams showing the configuration of the interface circuit 10c according to the third embodiment.
  • a high active signal whose high level (high potential VIH) is a positive potential and whose low level (low potential VIL) is a reference potential (here, GND potential) corresponding to inactive is used as an input signal VIN.
  • VIN high potential
  • VIL low potential
  • GND potential reference potential
  • FIG. 12 shows a case where a low active signal having a high level of GND potential and a low level of negative potential is received as the input signal VIN.
  • the configuration of the interface circuit 10c itself is the same in FIGS.
  • the interface circuit 10c is a circuit that outputs a high active output signal VOUT regardless of whether the high level or low level of the input signal VIN is the GND potential. Therefore, the interface circuit 10c can be applied to a circuit that outputs the output signal VOUT to a controlled element that operates according to a high-active control signal.
  • the interface circuit 10c does not receive the low potential VIL from the input-side power supply as compared to the interface circuit 10a shown in FIGS. It differs in the point to prepare.
  • the voltage generation unit 6a generates a potential VIL_INT that is lower than the high potential VIH by a predetermined voltage ⁇ V, and outputs the generated potential VIL_INT to the polarity control unit 1a and the level shift unit 4 as a low potential side potential.
  • the voltage ⁇ V is substantially the same as the difference (VIH ⁇ VIL) between the high potential VIH and the low potential VIL of the input signal VIN. A voltage that allows sufficient switching is set.
  • FIG. 13 is a circuit diagram showing an example of the interface circuit 10c according to the third embodiment.
  • the embodiment of the interface circuit 10c shown in FIG. 13 is different from the embodiment of the interface circuit 10a shown in FIG. 5 in that a voltage generation unit 6a is provided.
  • the voltage generator 6a includes an inverting input terminal 61, a first non-inverting input terminal 62, a second non-inverting input terminal 64, an output terminal 63, resistors R61, R62, R63, R64, and an operational amplifier 60. Is a non-inverting amplifier.
  • the inverting input terminal 61 is grounded and a GND potential is applied.
  • a constant potential ⁇ VREF (second reference potential) is applied to the first non-inverting input terminal 62.
  • the high potential VIH of the input side power supply is applied to the second non-inverting input terminal 64.
  • the resistor R61 is connected between the inverting input terminal 61 and the inverting input terminal of the operational amplifier.
  • the resistor R62 has one terminal connected to the inverting input terminal of the operational amplifier, and the other terminal connected to the output terminal 63 and the output terminal of the operational amplifier.
  • the resistor R63 is connected between the first non-inverting input terminal 62 and the non-inverting input terminal of the operational amplifier.
  • the resistor R64 is connected between the second non-inverting input terminal 64 and the non-inverting input terminal of the operational amplifier.
  • the voltage V + obtained by dividing the voltage between the high potential VIH and the second reference potential ( ⁇ VREF) by the resistor R63 and the resistor R64 is input to the non-inverting input terminal of the operational amplifier. Is done.
  • the resistance values of the resistor R61, the resistor R62, the resistor R63, and the resistor R64, and the constant potential ⁇ VREF are appropriately set so that the potential of the output terminal 63 is approximately the same as the low potential VIL.
  • Embodiment 4 (Configuration of interface circuit)
  • the interface circuit 10b according to the second embodiment operates by receiving the high potential VIH and the low potential VIL from the input-side power supply.
  • the interface circuit according to the fourth embodiment receives the low potential VIL from the input-side power supply and internally generates the high potential VIH_INT from the low potential VIL. Therefore, it is not necessary to receive the high potential VIH from the input side power supply.
  • FIG. 14 and 15 are circuit block diagrams showing the configuration of the interface circuit 10d according to the fourth embodiment.
  • a high-active signal in which a high level (high potential VIH) is a positive potential and a low level (low potential VIL) is a reference potential (here, GND potential) corresponding to inactivity is used as an input signal VIN.
  • VIN high level
  • VIL low level
  • GND potential reference potential
  • FIG. 15 shows a case where a low active signal having a high level of GND potential and a low level of negative potential is received as the input signal VIN.
  • the configuration of the interface circuit 10b itself is the same in FIGS.
  • the interface circuit 10d is a circuit that outputs a low-active output signal VOUT regardless of whether the high level or low level of the input signal VIN is the GND potential. Therefore, the interface circuit 10d can be applied to a circuit that outputs the output signal VOUT to a controlled element that operates according to a low-active control signal.
  • the interface circuit 10d does not receive the high potential VIH from the input-side power supply, and the voltage generator 6b is compared with the interface circuit 10b shown in FIGS. It differs in the point to prepare.
  • the voltage generation unit 6b generates a potential VIH_INT that is increased by a predetermined voltage ⁇ V from the low potential VIL, and outputs the generated potential VIH_INT to the polarity control unit 1b and the level shift unit 4 as a high potential side potential.
  • the voltage ⁇ V is approximately the same as the difference (VIH ⁇ VIL) between the high potential VIH and the low potential VIL of the input signal VIN. A voltage that allows sufficient switching is set.
  • FIG. 16 is a circuit diagram showing an example of the interface circuit 10d according to the fourth embodiment.
  • the embodiment of the interface circuit 10d shown in FIG. 16 is different from the embodiment of the interface circuit 10b shown in FIG. 5 in that a voltage generation unit 6b is provided.
  • the voltage generator 6b includes, for example, an inverting input terminal 61, a first non-inverting input terminal 62, a second non-inverting input terminal 64, an output terminal 63, a resistor R65,
  • the inverting amplifier includes R66, R67, R68 and an operational amplifier 60.
  • a constant potential ⁇ VREF (second reference potential) is applied to the inverting input terminal 61.
  • the first non-inverting input terminal 62 is grounded and a GND potential is applied.
  • a low potential VIL is applied to the second non-inverting input terminal 64.
  • the resistor R65 is connected between the inverting input terminal 61 and the inverting input terminal of the operational amplifier.
  • the resistor R66 has one terminal connected to the inverting input terminal of the operational amplifier, and the other terminal connected to the output terminal 63 and the output terminal of the operational amplifier.
  • the resistor R67 is connected between the first non-inverting input terminal 62 and the non-inverting input terminal of the operational amplifier.
  • the resistor R68 is connected between the second non-inverting input terminal 64 and the non-inverting input terminal of the operational amplifier.
  • the potential V + obtained by dividing the voltage between the low potential VIL and the first reference potential (GND) by the resistor R67 and the resistor R68 is input to the non-inverting input terminal of the operational amplifier.
  • the resistance values of the resistor R65, the resistor R66, the resistor R67, and the resistor R68 and the constant potential ⁇ VREF are set as appropriate so that the potential of the output terminal 63 becomes approximately the same as the high potential VIH.
  • the interface circuit 10a of the first embodiment shown in FIGS. 3 and 4 may include a voltage detection unit 2b shown in FIGS. 7 and 8 instead of the voltage detection unit 2a.
  • the interface circuit 10b according to the second embodiment illustrated in FIGS. 7 and 8 may include the voltage detection unit 2a illustrated in FIGS. 3 and 4 instead of the voltage detection unit 2b.
  • the polarity control unit 1a is not limited to the circuit configuration shown in FIG. That is, the polarity control unit 1a outputs the signal S1 to be output in phase with the input signal VIN when the GND potential corresponds to the low level of the input signal VIN, and outputs when the GND potential corresponds to the high level of the input signal VIN.
  • the signal S1 may be configured by a logic circuit (logic circuit equivalent to FIG. 5) that is appropriately designed so that the polarity is inverted with respect to the input signal VIN.
  • the polarity control unit 1b is not limited to the circuit configuration shown in FIG. That is, the polarity control unit 1b outputs the signal S1 to be output in phase with the input signal VIN when the GND potential corresponds to the high level of the input signal VIN, and outputs when the GND potential corresponds to the low level of the input signal VIN.
  • the signal S1 may be configured by a logic circuit (a logic circuit equivalent to FIG. 9) that is appropriately designed so that the polarity is inverted with respect to the input signal VIN.
  • the polarity control unit 1a outputs the signal S1 to be output in phase with the input signal VIN when the GND potential corresponds to the low level of the input signal VIN, and outputs the signal S1 when the GND potential corresponds to the high level of the input signal VIN.
  • the polarity control unit 1b outputs the signal S1 to be output in phase with the input signal VIN when the GND potential corresponds to the high level of the input signal VIN, and outputs when the GND potential corresponds to the low level of the input signal VIN.
  • the signal S1 may be configured by a storage unit that stores a program whose polarity is inverted with respect to the input signal VIN, and a processor that executes the program.
  • the voltage detector 2a compares the high potential VIH with the GND potential that is the reference potential.
  • the voltage detection unit 2a is not limited to this configuration. For example, by comparing the potential obtained by dividing the high potential VIH with the GND potential, either the high potential VIH or the low potential VIL is detected. You may detect whether it is a GND electric potential.
  • the voltage detection unit 2b compares, for example, the potential obtained by dividing the low potential VIL with the GND potential to determine which of the high potential VIH and the low potential VIL is the GND potential. It may be detected.
  • the voltage detection unit 2a when the potential difference between the high potential VIH and the low potential VIL is Vd, the voltage detection unit 2a is, for example, higher than the high potential VIH and a potential that is lower by Vd / 2 than the GND potential, and by Vd / 2 from the GND potential By comparing a reference potential lower than a high potential, it may be detected which of the high potential VIH and the low potential VIL is the GND potential. In this case, when the difference between the high potential VIH and the reference potential is smaller than Vd / 2, the voltage detection unit 2a outputs a detection signal indicating that the high potential VIH is the GND potential, and refers to the high potential VIH. When the difference from the potential is Vd / 2 or more, a detection signal indicating that the low potential VIL is the GND potential may be output.
  • the voltage detector 2b compares, for example, the low potential VIL with a reference potential that is higher than a potential that is lower by Vd / 2 than the GND potential and lower than a potential that is higher by Vd / 2 than the GND potential. It may be detected which of the VIH and the low potential VIL is the GND potential. In this case, when the difference between the low potential VIL and the reference potential is smaller than Vd / 2, the voltage detection unit 2b outputs a detection signal indicating that the low potential VIL is the GND potential, and refers to the low potential VIL. When the difference from the potential is Vd / 2 or more, a detection signal indicating that the high potential VIH is the GND potential may be output.
  • the level shift unit 4 is not limited to the circuit configuration shown in FIG.
  • the level shift unit 4 is appropriately designed to output a signal S2 having a high potential VOH when the input signal S1 is at a high level and to output a signal S2 having a low potential VOL when the signal S1 is at a low level.
  • the plurality of logic circuits may be configured.
  • FIG. 17 is a diagram showing another circuit configuration of the level shift unit 4.
  • the output terminal 403 is not connected to the drains of the PMOS transistor M43 and the NMOS transistor M47, but to the drains of the PMOS transistor M44 and the NMOS transistor M48, as compared with the level shift unit 4 shown in FIG. The difference is that they are connected via an inverter 42.
  • the level shift unit 4 outputs the signal S2 of the high potential VOH when the input signal S1 is high level, and the low potential VOL when the signal S1 is low level.
  • the signal S2 can be output.

Abstract

インターフェース回路（１０ａ）は、高電位ＶＩＨをハイレベルとし、低電位ＶＩＬをローレベルとする入力信号ＶＩＮを受け、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする出力信号ＶＯＵＴを出力する回路であり、高電位ＶＩＨおよび低電位ＶＩＬのいずれがＧＮＤ電位であるかに応じて、出力信号ＶＯＵＴのレベルを入力信号ＶＩＮと同相にするか、出力信号ＶＯＵＴを入力信号ＶＩＮに対して極性を反転させるかを制御する極性制御部（１ａ）を備える。

Description

インターフェース回路
　本発明は、入力された信号を別の信号レベルに変換して出力するインターフェース回路に関する。
　近年、電子部品の動作電圧の多様化が加速している。たとえば、マイコンやＦＰＧＡ（Field　Programmable　Gate　Array）といった、３．３Ｖで動作するデジタルＩＣ（Integrated　Circuit）によって生成された制御信号を、高耐圧素子や高周波素子などの被制御素子に供給する場合がある。この場合、制御信号のレベルを数１０Ｖといった高電圧や負電圧に変換したうえで、被制御素子に供給する必要がある。そのため、いわゆるレベル変換回路を含むインターフェース回路が用いられる。
　特開２００７－１０１７４０号公報（特許文献１）、特開２０１１－１９０１７号公報（特許文献２）、特開平１－１５２８１７号公報（特許文献３）、特開２０１１－１０３５５７号公報（特許文献４）、特開２０１１－１７６７６７号公報（特許文献５）には、様々なレベル変換回路が開示されている。
特開２００７－１０１７４０号公報 特開２０１１－１９０１７号公報 特開平１－１５２８１７号公報 特開２０１１－１０３５５７号公報 特開２０１１－１７６７６７号公報
　デジタルＩＣには、高電位側が３．３Ｖであり、低電位側が０Ｖ（グランド電位：以下、ＧＮＤ電位という）である電源が供給される場合がほとんどである。この場合、デジタルＩＣは、ハイレベルを３．３Ｖとし、ローレベルをインアクティブ（非活性）に相当するＧＮＤ電位とするハイアクティブの制御信号を出力する。
　一方、製品の電源構成の制約により、デジタルＩＣに対し、高電位側がＧＮＤ電位であり、低電位側が－３．３Ｖである電源を供給する場合がある。この場合、デジタルＩＣは、ハイレベルをインアクティブに相当するＧＮＤ電位とし、ローレベルを－３．３Ｖとするローアクティブの制御信号を出力する。
　また、被制御素子は、電源投入時に意図せず動作することを防止するために、受けた制御信号においてインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）ではない側の電位をアクティブ（有意）とし、制御信号がアクティブの状態にある場合に動作する。
　被制御素子についても、ハイレベルがアクティブの状態（ハイアクティブ）である制御信号によって動作する場合がほとんどである。ただし、ローレベルがアクティブの状態（ローアクティブ）である制御信号によって動作する被制御素子もある。インアクティブに相当する基準電位がＧＮＤ電位である場合、ハイアクティブではハイレベルが正電位となり、ローアクティブではローレベルが負電位となる。
　そのため、デジタルＩＣからの制御信号を入力として受け、被制御素子を制御するための制御信号を出力するインターフェース回路として、制御信号がハイアクティブかローアクティブのいずれであるかを考慮して適宜設計する必要がある。
　たとえば、ハイレベルが３．３Ｖであり、ローレベルがＧＮＤ電位のハイアクティブの制御信号を出力するデジタルＩＣと、ハイアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号と同相の信号を被制御素子に出力する回路が選択される。
　ハイレベルがＧＮＤ電位であり、ローレベルが－３．３Ｖのローアクティブの制御信号を出力するデジタルＩＣと、ハイアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号に対して極性が反転した信号を被制御素子に出力する回路が選択される。
　このように、デジタルＩＣから入力された制御信号がハイアクティブおよびローアクティブのいずれであるかに応じて、ハイアクティブの制御信号によって動作する被制御素子用に用いるインターフェース回路を適宜選択する必要がある。
　同様に、ハイレベルが３．３Ｖであり、ローレベルがＧＮＤ電位のハイアクティブの制御信号を出力するデジタルＩＣと、ローアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号に対して極性を反転した信号を被制御素子に出力する回路が選択される。
　ハイレベルがＧＮＤ電位であり、ローレベルが－３．３Ｖのローアクティブの制御信号を出力するデジタルＩＣと、ローアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号と同相の信号を被制御素子に出力する回路が選択される。
　このように、デジタルＩＣから出力される制御信号がハイアクティブおよびローアクティブのいずれであるかに応じて、ローアクティブの制御信号によって動作する被制御素子用に用いるインターフェース回路を適宜選択する必要がある。
　以上のように、入力される制御信号に応じてインターフェース回路を適宜設計し直す必要があり、開発コストを増大させるという問題が生じる。
　上記の特許文献のいずれも、レベル変換回路について開示しているものの、上記の問題については考慮されていない。
　本発明は、上記課題を解決するためになされたものであって、入力される信号がハイアクティブかローアクティブかによらず、所望の信号を出力することができるインターフェース回路を提供することを目的とする。
　本発明のインターフェース回路は、第１の電位をハイレベルとし、第１の電位よりも低い第２の電位をローレベルとする第１の信号を受け、第３の電位をハイレベルとし、第３の電位よりも低い第４の電位をローレベルとする第２の信号を出力する回路であって、制御部を備える。
　制御部は、第１の電位および第２の電位のいずれが第１の基準電位であるかに応じて、第２の信号を第１の信号と同相にするか、第２の信号の極性を第１の信号に対して反転させるかを制御する。
　本発明によれば、入力される信号がハイアクティブかローアクティブかによらず、所望の信号を出力することができる。
比較例１に係るインターフェース回路の構成を示す回路ブロック図である。 比較例２に係るインターフェース回路の構成を示す回路ブロック図である。 ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態１に係るインターフェース回路の構成を示す回路ブロック図である。 ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態１に係るインターフェース回路の構成を示す回路ブロック図である。 実施の形態１に係るインターフェース回路の実施例を示す回路図である。 図５に示すインターフェース回路における各端子の電位状態の変化を示す信号波形図である。 ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態２に係るインターフェース回路の構成を示す回路ブロック図である。 ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態２に係るインターフェース回路の構成を示す回路ブロック図である。 実施の形態２に係るインターフェース回路の実施例を示す回路図である。 図９に示すインターフェース回路における各端子の電位状態の変化を示す信号波形図である。 ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態３に係るインターフェース回路の構成を示す回路ブロック図である。 ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態３に係るインターフェース回路の構成を示す回路ブロック図である。 実施の形態３に係るインターフェース回路の実施例を示す回路図である。 ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態４に係るインターフェース回路の構成を示す回路ブロック図である。 ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態４に係るインターフェース回路の構成を示す回路ブロック図である。 実施の形態４に係るインターフェース回路の実施例を示す回路図である。 レベルシフト部の別の回路構成を示す図である。
　まず、本発明の実施の形態を説明する前に、本発明に対する比較例１および比較例２について説明する。以下において、信号ａが信号ｂと同相であるとは、信号ａがハイレベルのとき信号ｂもハイレベルであり、信号ａがローレベルであるとき信号ｂもローレベルであることを意味する。また、信号ａが信号ｂに対して極性が反転しているとは、信号ａがハイレベルのとき信号ｂがローレベルであり、信号ａがローレベルであるとき信号ｂがハイレベルであることを意味する。
　比較例１．
　図１は、比較例１に係るインターフェース回路１００ａの構成を示す回路ブロック図である。インターフェース回路１００ａは、高電位ＶＩＨをハイレベルとし、低電位ＶＩＬをローレベルとする入力信号ＶＩＮを受け、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする出力信号ＶＯＵＴを出力する回路である。図１に示されるように、インターフェース回路１００ａは、入力バッファ１０１と、レベルシフト部４と、出力バッファ５とを備える。
　入力バッファ１０１は、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、入力信号ＶＩＮがハイレベルのときに、高電位ＶＩＨの信号Ｓ１をレベルシフト部４に出力し、入力信号ＶＩＮがローレベルのときに、低電位ＶＩＬの信号Ｓ１をレベルシフト部４に出力する。このように、入力バッファ１０１は、入力信号ＶＩＮと同相の信号Ｓ１を出力する。
　レベルシフト部４は、入力側電源から高電位ＶＩＨと低電位ＶＩＬとが供給され、出力側電源から高電位ＶＯＨと低電位ＶＯＬとが供給される。レベルシフト部４は、入力バッファ１０１から出力された信号Ｓ１を受け、信号Ｓ１と同相であり、かつ、信号Ｓ１のレベルを変換させた信号Ｓ２を出力する。なお、レベルシフト部４は、入力側電源から高電位ＶＩＨのみが供給されてもよい。
　具体的には、レベルシフト部４は、入力バッファ１０１から受けた信号Ｓ１がハイレベルである場合、高電位ＶＯＨの信号Ｓ２を出力し、信号Ｓ１がローレベルである場合、低電位ＶＯＬの信号Ｓ２を出力する。
　このように、レベルシフト部４は、入力バッファ１０１から出力される信号Ｓ１と同相の信号Ｓ２を出力する。つまり、レベルシフト部４は、入力信号ＶＩＮと同相であり、かつ、レベルが変換された信号Ｓ２を出力する。
　出力バッファ５は、レベルシフト部４から出力された信号Ｓ２を受け、信号Ｓ２と同相の信号を出力信号ＶＯＵＴとして出力する。つまり、出力バッファ５は、入力信号ＶＩＮと同相の信号を出力信号ＶＯＵＴとして出力する。出力バッファ５は、出力電流が負荷を駆動するのに必要な電流となるように、出力信号ＶＯＵＴの電流を増幅する。
　このように、インターフェース回路１００ａは、入力信号ＶＩＮと同相の出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ａは、たとえば、ハイレベルが３．３Ｖであり、ローレベルがインアクティブに相当するＧＮＤ電位であるハイアクティブの信号を入力信号ＶＩＮとしてデジタルＩＣから受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路に適している。
　しかしながら、インターフェース回路１００ａは、ハイレベルがインアクティブに相当するＧＮＤ電位であり、ローレベルが－３．３Ｖであるローアクティブの信号を入力信号ＶＩＮとしてデジタルＩＣから受けた場合、入力信号ＶＩＮがインアクティブに相当するＧＮＤ電位であるときに、ハイレベルの出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ａは、ローアクティブの信号を入力信号ＶＩＮとして受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路に適さない。
　比較例２．
　図２は、比較例２に係るインターフェース回路１００ｂの構成を示す回路ブロック図である。インターフェース回路１００ｂは、図１に示すインターフェース回路１００ａと比較して、入力バッファ１０１の代わりに入力インバータ１０２を備える点で相違する。
　入力インバータ１０２は、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、入力信号ＶＩＮがハイレベルのときに、低電位ＶＩＬの信号Ｓ１をレベルシフト部４に出力し、入力信号ＶＩＮがローレベルのときに、高電位ＶＩＨの信号Ｓ１をレベルシフト部４に出力する。このように、入力インバータ１０２は、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。
　比較例１で説明したように、レベルシフト部４は、前段から受けた信号Ｓ１と同相の信号Ｓ２を出力する。同様に、出力バッファ５も、前段から受けた信号Ｓ２と同相の出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ｂは、入力信号ＶＩＮに対して極性が反転した出力信号ＶＯＵＴを出力する。
　これにより、インターフェース回路１００ａは、たとえば、ハイレベルがインアクティブに相当するＧＮＤ電位であり、ローレベルが－３．３Ｖであるローアクティブの制御信号を入力信号ＶＩＮとしてデジタルＩＣから受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路には適している。
　しかしながら、インターフェース回路１００ｂは、ハイレベルが３．３Ｖであり、ローレベルがインアクティブに相当するＧＮＤ電位であるハイアクティブの信号を入力信号ＶＩＮとしてデジタルＩＣから受けた場合、入力信号ＶＩＮがインアクティブに相当するＧＮＤ電位であるときに、ハイレベルの出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ａは、ハイアクティブの信号を入力信号ＶＩＮとして受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路に適さない。
　このように、比較例１，２では、ユーザは、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力するインターフェース回路として、入力信号ＶＩＮがハイアクティブかローアクティブかに応じて（つまり、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）であるかに応じて）、インターフェース回路１００ａとインターフェース回路１００ｂとを使い分ける必要がある。
　これに対し、本発明の実施の形態に係るインターフェース回路は、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず、使用可能である。以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。
　実施の形態１．
　（インターフェース回路の構成）
　図３および図４は、実施の形態１に係るインターフェース回路１０ａの構成を示す回路ブロック図である。図３は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図４は、ハイレベルがインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ａ自体の構成は図３および図４で同一である。
　インターフェース回路１０ａは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ａは、ハイアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
　図３および図４に示されるように、インターフェース回路１０ａは、図１に示すインターフェース回路１００ａまたは図２に示すインターフェース回路１００ｂと比較して、入力バッファ１０１または入力インバータ１０２の代わりに極性制御部１ａを備える点で相違する。
　極性制御部１ａは、インアクティブに相当する基準電位であるＧＮＤ電位（第１の基準電位）が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかに応じて、出力する信号Ｓ１を入力信号ＶＩＮと同相にするか、出力する信号Ｓ１の極性を入力信号ＶＩＮに対して反転させるかを制御する。具体的には、極性制御部１ａは、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１の極性を入力信号ＶＩＮのレベルに対して反転させる。
　極性制御部１ａは、その内部構成として、たとえば、電圧検知部２ａと切替部３ａとを含む。
　電圧検知部２ａは、インアクティブに相当する基準電位であるＧＮＤ電位を受けるとともに、入力側電源から高電位ＶＩＨを受け、両電位を比較する。電圧検知部２ａは、高電位ＶＩＨとＧＮＤ電位との差分が閾値よりも小さい場合、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を切替部３ａに出力し、高電位ＶＩＨとＧＮＤ電位との差分が閾値以上である場合、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を切替部３ａに出力する。
　切替部３ａは、入力信号ＶＩＮを受け、電圧検知部２ａからの検知信号に応じて、信号Ｓ１を入力信号ＶＩＮと同相とするか反転させるかを切り替える。
　具体的には、切替部３ａは、低電位ＶＩＬがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮと同相である信号Ｓ１をレベルシフト部４に出力し、高電位ＶＩＨがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮに対して極性を反転させた信号Ｓ１をレベルシフト部４に出力する。切替部３ａは、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、高電位ＶＩＨをハイレベルとし、低電位ＶＩＬをローレベルとする信号Ｓ１を出力する。
　切替部３ａから出力された信号Ｓ１を受けたレベルシフト部４は、比較例１，２と同様に、受けた信号Ｓ１と同相であり、かつ、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする信号Ｓ２を出力する。
　ここで、高電位ＶＯＨは、インターフェース回路１０ａからの出力信号ＶＯＵＴを受ける被制御素子において、駆動状態に制御されるアクティブの状態の電位である。一方、低電位ＶＯＬは、被制御素子において駆動状態とならない電位（たとえば、ＧＮＤ電位）である。そのため、レベルシフト部４から出力された信号を受けた出力バッファ５は、ハイアクティブの出力信号ＶＯＵＴを出力する。
　図３に示されるように、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当するＧＮＤ電位であるハイアクティブの入力信号ＶＩＮを受ける場合、電圧検知部２ａは、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ａは、入力信号ＶＩＮと同相の信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ａから出力された信号Ｓ１と同じ極性の信号を出力する。そのため、入力信号ＶＩＮと出力信号ＶＯＵＴとは同相となる。
　一方、図４に示されるように、ハイレベル（高電位ＶＩＨ）がインアクティブに相当するＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位であるローアクティブの入力信号ＶＩＮを受ける場合、電圧検知部２ａは、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ａは、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ａから出力された信号Ｓ１と同相の信号を出力する。そのため、出力信号ＶＯＵＴの極性は、入力信号ＶＩＮに対して反転する。
　このように、インターフェース回路１０ａは、高電位ＶＩＨ（第１の電位）をハイレベルとし、低電位ＶＩＬ（第２の電位）をローレベルとする入力信号ＶＩＮ（第１の信号）を受け、高電位ＶＯＨ（第３の電位）をハイレベルとし、低電位ＶＯＬ（第４の電位）をローレベルとする出力信号ＶＯＵＴ（第２の信号）を出力する。
　インターフェース回路１０ａは、高電位ＶＩＨおよび低電位ＶＩＬのいずれがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）であるかに応じて、出力信号ＶＯＵＴを入力信号ＶＩＮと同相にするか、出力信号ＶＯＵＴの極性を入力信号ＶＩＮに対して反転させるかを制御する極性制御部１ａを備える。
　これにより、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず（つまり、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがインアクティブに相当するＧＮＤ電位であるかにかかわらず）、入力信号ＶＩＮがＧＮＤ電位のときには、出力信号ＶＯＵＴをハイレベルおよびローレベルの一方とし、入力信号ＶＩＮがＧＮＤ電位ではないときには、出力信号ＶＯＵＴをハイレベルおよびローレベルの他方とすることができる。その結果、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず、所望の出力信号ＶＯＵＴを出力することができる。
　特に、実施の形態１では、極性制御部１ａは、低電位ＶＩＬがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）である場合、入力信号ＶＩＮと同相である信号Ｓ１（第３の信号）を出力し、高電位ＶＩＨが当該基準電位（たとえば、ＧＮＤ電位）である場合、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。
　さらに、インターフェース回路１０ａは、信号Ｓ１を受け、信号Ｓ１と同相であり、かつ、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする信号Ｓ２（第２の信号）を出力するレベルシフト部４と、信号Ｓ２を電流増幅して出力信号ＶＯＵＴを出力する出力バッファ５とを備える。
　これにより、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力することができる。
　（インターフェース回路の実施例）
　　（極性制御部の回路構成）
　図５は、インターフェース回路１０ａの実施例を示す回路図である。図５に示されるように、極性制御部１ａは、たとえば、２つの入力端子２０１，２０２と、２つの出力端子２０３，２０４と、２つの電源端子２０５，２０６と、２つのＡＮＤ回路２１，２２と、３つのインバータ２４，２５，２６と、ＯＲ回路２３とを含む。
　入力端子２０１は、入力信号ＶＩＮを受ける。入力端子２０２は、接地され、基準電位であるＧＮＤ電位が印加される。電源端子２０５は、入力側電源の低電位側と接続され、低電位ＶＩＬが印加される。電源端子２０６は、入力側電源の高電位側と接続され、高電位ＶＩＨが印加される。
　ＡＮＤ回路２１の一方の入力端子は、入力端子２０１と直接接続される。ＡＮＤ回路２１の他方の入力端子は、インバータ２５を介して入力端子２０２と接続される。
　ＡＮＤ回路２２の一方の入力端子は、入力端子２０２と直接接続される。ＡＮＤ回路２２の他方の入力端子は、インバータ２６を介して入力端子２０１と接続される。
　ＯＲ回路２３の一方の入力端子は、ＡＮＤ回路２１の出力端子と接続される。ＯＲ回路２３の他方の入力端子は、ＡＮＤ回路２２の出力端子と接続される。ＯＲ回路２３の出力端子は、出力端子２０３と接続される。そのため、ＯＲ回路２３からの信号が極性制御部１ａからの信号Ｓ１として出力される。
　インバータ２４の入力端子は、ＯＲ回路２３の出力端子と接続される。インバータ２４の出力端子は、出力端子２０４と接続される。そのため、ＯＲ回路２３からの信号の反転信号が出力端子２０４から出力される。
　　（極性制御部の動作）
　図６は、入力端子２０１と、入力端子２０２と、ＡＮＤ回路２１の出力端子と、ＡＮＤ回路２２の出力端子と、ＯＲ回路２３の出力端子（出力端子２０３）との電位状態の変化を示す信号波形図である。
　図６（ａ）は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がＧＮＤ電位の入力信号ＶＩＮを受ける場合を示している。極性制御部１ａの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２２は、ＧＮＤ電位が印加される入力端子２０２と直接接続される入力端子の電位をローレベルと認識する。これにより、ＡＮＤ回路２２は、常にローレベルの信号を出力する。
　一方、ＡＮＤ回路２１は、インバータ２５を介して入力端子２０２と接続される入力端子の電位をハイレベルと認識する。また、入力端子２０１と直接接続されるＡＮＤ回路２１の入力端子には、入力信号ＶＩＮが入力される。その結果、図６（ａ）に示されるように、ＡＮＤ回路２１は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を出力する。
　これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を信号Ｓ１として出力する。
　図６（ｂ）は、ハイレベル（高電位ＶＩＨ）がＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位である入力信号ＶＩＮを受ける場合を示している。極性制御部１ａの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２２は、ＧＮＤ電位が印加される入力端子２０２と直接接続された入力端子の電位をハイレベルと認識する。また、インバータ２６を介して入力端子２０１と接続されるＡＮＤ回路２２の入力端子には、入力信号ＶＩＮの反転信号が入力される。そのため、図６（ｂ）に示されるように、ＡＮＤ回路２２は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を出力する。
　一方、ＡＮＤ回路２１は、インバータ２５を介して入力端子２０２と接続される入力端子に印加される電位をローレベルと認識する。そのため、ＡＮＤ回路２１は、常にローレベルの信号を出力する。
　これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を信号Ｓ１として出力する。
　このように、図５に示す回路構成を含む極性制御部１ａは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、入力信号ＶＩＮがＧＮＤ電位の状態のときにローレベルとなり、入力信号ＶＩＮがＧＮＤ電位ではない状態のときにハイレベルとなる信号Ｓ１を出力端子２０３から出力することができる。
　　（レベルシフト部の回路構成）
　図５に示されるように、レベルシフト部４は、２つの入力端子４０１，４０２と、出力端子４０３と、３つの電源端子４０４～４０６と、４つのＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ：P-channel　type　Metal　Oxide　Semiconductor　Field　Effect　Transistor（Ｐ型電界効果トランジスタ））Ｍ４１，Ｍ４２，Ｍ４３，Ｍ４４と、４つのＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ：N-channel　type　Metal　Oxide　Semiconductor　Field　Effect　Transistor（Ｎ型電界効果トランジスタ））Ｍ４５，Ｍ４６，Ｍ４７，Ｍ４８とを含む。
　入力端子４０１は極性制御部１ａの出力端子２０３に接続され、入力端子４０２は極性制御部１ａの出力端子２０４に接続される。
　電源端子４０５は、入力側電源の高電位側と接続され、高電位ＶＩＨが印加される。電源端子４０６は、出力側電源の高電位側と接続され、高電位ＶＯＨが印加される。電源端子４０４は、出力側電源の低電位側と接続され、低電位ＶＯＬが印加される。
　ＰＭＯＳトランジスタＭ４１およびＰＭＯＳトランジスタＭ４２のソースは、電源端子４０５（高電位ＶＩＨ）に接続される。ＰＭＯＳトランジスタＭ４１のゲートは、入力端子４０１に接続され、ＰＭＯＳトランジスタＭ４２のゲートは、入力端子４０２に接続される。
　ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６のソースは、電源端子４０４（低電位ＶＯＬ）に接続される。ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６の一方のゲートは、ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６の他方のドレインにそれぞれ接続される。すなわち、ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６は、クロスカップル接続される。
　ＰＭＯＳトランジスタＭ４１およびＰＮＭＯＳトランジスタＭ４５のドレイン同士が接続され、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレイン同士が接続される。
　ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４のソースは、電源端子４０６（高電位ＶＯＨ）に接続される。ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４の一方のゲートは、ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４の他方のドレインにそれぞれ接続される。すなわち、ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４は、クロスカップル接続される。
　ＮＭＯＳトランジスタＭ４７およびＮＭＯＳトランジスタＭ４８のソースは、電源端子４０４（低電位ＶＯＬ）に接続される。ＮＭＯＳトランジスタＭ４７のゲートは、ＰＭＯＳトランジスタＭ４１およびＰＮＭＯＳトランジスタＭ４５のドレインに接続され、ＮＭＯＳトランジスタＭ４８のゲートは、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレインに接続される。
　ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレイン同士が接続され、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレイン同士が接続される。また、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインが出力端子４０３に接続される。
　　（レベルシフト部の動作：Ｓ１がハイレベルの場合）
　図５に示す回路構成を有するレベルシフト部４の動作について説明する。まず、出力端子２０３から出力される信号Ｓ１がハイレベル（高電位ＶＩＨ）である場合について説明する。この場合、入力端子４０１は、高電位ＶＩＨの信号を受け、入力端子４０２は、低電位ＶＩＬの信号を受ける。これにより、ＰＭＯＳトランジスタＭ４２のゲートに低電位ＶＩＬが印加され、ＰＭＯＳトランジスタＭ４２のソース－ドレイン間が導通する。
　ＰＭＯＳトランジスタＭ４２のソース－ドレイン間が導通すると、ＮＭＯＳトランジスタＭ４８のゲートに高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４８のソース－ドレイン間が導通する。これにより、ＰＭＯＳトランジスタＭ４３のゲートに低電位ＶＯＬが印加され、ＰＭＯＳトランジスタＭ４３のソース－ドレイン間が導通する。その結果、出力端子４０３から高電位ＶＯＨの信号Ｓ２が出力される。
　なお、入力端子４０１が受ける信号がハイレベル（高電位ＶＩＨ）である場合、ＰＭＯＳトランジスタＭ４２のソース－ドレイン間が導通するため、ＮＭＯＳトランジスタＭ４５のゲートに高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４５のソース－ドレイン間が導通する。ＰＭＯＳトランジスタＭ４１のゲートには高電位ＶＩＨが印加されるため、ＰＭＯＳトランジスタＭ４１のソース－ドレイン間は導通しない。そのため、ＰＭＯＳトランジスタＭ４１およびＮＭＯＳトランジスタＭ４５のドレインの電位は低電位ＶＯＬの状態を維持する。
　また、ＮＭＯＳトランジスタＭ４５のドレインと接続されたＮＭＯＳトランジスタＭ４６のゲートに低電位ＶＯＬが印加されるため、ＮＭＯＳトランジスタＭ４６のソース－ドレイン間は導通しない。上述したように、ＰＭＯＳトランジスタＭ４２のソース－ドレイン間が導通しているため、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレインの電位は高電位ＶＩＨの状態を維持する。
　また、ＮＭＯＳトランジスタＭ４５のドレインと接続されたＮＭＯＳトランジスタＭ４７のゲートにも低電位ＶＯＬが印加されるため、ＮＭＯＳトランジスタＭ４７のソース－ドレイン間は導通しない。上述したように、ＰＭＯＳトランジスタＭ４３のソース－ドレイン間が導通しているため、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は高電位ＶＯＨの状態を維持する。
　また、ＰＭＯＳトランジスタＭ４３のソース－ドレイン間が導通するため、ＰＭＯＳトランジスタＭ４４のゲートに高電位ＶＩＨが印加され、ＰＭＯＳトランジスタＭ４４のソース－ドレイン間が導通しない。上述したように、ＮＭＯＳトランジスタＭ４８のソース－ドレイン間が導通しているため、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位は低電位ＶＯＬの状態を維持する。
　このように、出力端子２０３から出力される信号Ｓ１がハイレベルである場合（つまり、入力端子４０１がハイレベルの信号を受ける場合）、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は高電位ＶＯＨの状態を維持するため、当該ドレインに接続された出力端子４０３から高電位ＶＯＨの信号Ｓ２が出力される。
　　（レベルシフト部の動作：Ｓ１がローレベルの場合）
　次に、出力端子２０３から出力される信号がローレベル（低電位ＶＩＬ）である場合について説明する。この場合、入力端子４０１は、低電位ＶＩＬの信号を受け、入力端子４０２は、高電位ＶＩＨを信号を受ける。そのため、ＰＭＯＳトランジスタＭ４１のゲートに低電位ＶＩＬが印加され、ＰＭＯＳトランジスタＭ４１のソース－ドレイン間が導通する。
　ＰＭＯＳトランジスタＭ４１のソース－ドレイン間が導通すると、ＮＭＯＳトランジスタＭ４７のゲートに高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４７のソース－ドレイン間が導通する。これにより、出力端子４０３から低電位ＶＯＬの信号Ｓ２が出力される。
　なお、ＰＭＯＳトランジスタＭ４１のソース－ドレイン間が導通するため、ＮＭＯＳトランジスタＭ４６のゲートにも高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４６のソース－ドレイン間が導通する。また、出力端子２０３から出力される信号Ｓ１が低電位ＶＩＬである場合、出力端子２０４から出力される信号が高電位ＶＩＨとなるため、出力端子２０４にゲートが接続されたＰＭＯＳトランジスタＭ４２のソース－ドレイン間が導通しない。そのため、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレインの電位は低電位ＶＯＬの状態を維持する。
　また、ＮＭＯＳトランジスタＭ４６のドレインの電位が低電位ＶＯＬであるため、ＮＭＯＳトランジスタＭ４６のドレインにゲートが接続されたＮＭＯＳトランジスタＭ４５のソース－ドレイン間が導通しない。上述したように、ＰＭＯＳトランジスタＭ４１のソース－ドレイン間は導通するため、ＰＭＯＳトランジスタＭ４１およびＮＭＯＳトランジスタＭ４５のドレインの電位は高電位ＶＩＨの状態を維持する。
　また、ＮＭＯＳトランジスタＭ４６のドレイン（低電位ＶＯＬ）にゲートが接続されたＮＭＯＳトランジスタＭ４８のソース－ドレイン間も導通しない。また、上述したように、ＮＭＯＳトランジスタＭ４７のソース－ドレイン間が導通するため、ＰＭＯＳトランジスタＭ４４のゲートに低電位ＶＯＬが印加され、ＰＭＯＳトランジスタＭ４４のソース－ドレイン間が導通する。そのため、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位は高電位ＶＯＨの状態を維持する。
　また、ＰＭＯＳトランジスタＭ４４のドレインの電位が高電位ＶＯＨであるため、ＰＭＯＳトランジスタＭ４４のドレインにゲートが接続されたＰＭＯＳトランジスタＭ４３のソース－ドレイン間が導通しない。上述したように、ＮＭＯＳトランジスタＭ４７のソース－ドレイン間は導通するため、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は低電位ＶＯＬの状態を維持する。
　このように、出力端子２０３から出力される信号Ｓ１がローレベルである場合（つまり、入力端子４０１がローレベルの信号を受ける場合）、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は低電位ＶＯＬの状態を維持するため、当該ドレインに接続された出力端子４０３から低電位ＶＯＬの信号Ｓ２が出力される。
　以上のように、レベルシフト部４は、ハイレベルの信号Ｓ１を受けるとき、出力端子４０３から高電位ＶＯＨの信号Ｓ２を出力し、ローレベルの信号Ｓｉを受けるとき、出力端子４０３が低電位ＶＯＬの信号Ｓ２を出力する。すなわち、レベルシフト部４は、入力端子４０１に入力された信号Ｓ１と同相であり、ハイレベルを高電位ＶＯＨに、ローレベルを低電位ＶＯＬにシフトさせた信号Ｓ２を出力する。
　　（出力バッファの回路構成）
　出力バッファ５は、レベルシフト部４からの信号Ｓ２が入力される入力端子５０１と、出力端子５０２と、２つの電源端子５０３，５０４と、偶数段のＣＭＯＳインバータ５－１～５－ｎ（ｎは正の偶数）とを含む。
　電源端子５０３は、出力側電源の低電位側と接続され、低電位ＶＯＬが印加される。電源端子５０４は、出力側電源の高電位側と接続され、高電位ＶＯＨが印加される。
　ＣＭＯＳインバータ５－１～５－ｎは、インターフェース回路１０ａの後段の負荷を駆動するために必要な電流となるように、レベルシフト部４からの信号Ｓ２を電流増幅したうえで、出力信号ＶＯＵＴを出力端子５０２から出力する。
　このように、図５に示すインターフェース回路１０ａの実施例では、極性制御部１ａは、低電位ＶＩＬがＧＮＤ電位である場合、入力信号ＶＩＮと同相の信号Ｓ１を出力し、高電位ＶＩＨがＧＮＤ電位である場合、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。そして、レベルシフト部４は、信号Ｓ１と同相の信号Ｓ２を出力する。出力バッファ５は、信号Ｓ２と同相の出力信号ＶＯＵＴを出力する。これにより、インターフェース回路１０ａは、インアクティブに相当する基準電位であるＧＮＤ電位が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力することができる。
　実施の形態２．
　（インターフェース回路の構成）
　図７および図８は、実施の形態２に係るインターフェース回路１０ｂの構成を示す回路ブロック図である。図７は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図８は、ハイレベルがＧＮＤ電位であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ｂ自体の構成は図７および図８において同一である。
　インターフェース回路１０ｂは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ローアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ｂは、ローアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
　図７および図８に示されるように、インターフェース回路１０ｂは、図３および図４に示すインターフェース回路１０ａと比較して、極性制御部１ａの代わりに極性制御部１ｂを備える点で相違する。
　極性制御部１ｂは、インアクティブに相当する基準電位であるＧＮＤ電位が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかに応じて、出力する信号Ｓ１を入力信号ＶＩＮと同相にするか、出力する信号Ｓ１の極性を入力信号ＶＩＮに対して反転させるかを制御する。具体的には、極性制御部１ｂは、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１の極性を入力信号ＶＩＮに対して反転させる。
　極性制御部１ｂは、その内部構成として、たとえば、電圧検知部２ｂと切替部３ｂとを含む。
　電圧検知部２ｂは、インアクティブに相当する基準電位であるＧＮＤ電位を受けるとともに、入力側電源から低電位ＶＩＬを受け、両電位を比較する。電圧検知部２ｂは、低電位ＶＩＬとＧＮＤ電位との差分が閾値よりも小さい場合、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を切替部３ｂに出力し、低電位ＶＩＬとＧＮＤ電位との差分が閾値以上である場合、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を切替部３ｂに出力する。
　切替部３ｂは、入力信号ＶＩＮを受け、電圧検知部２ａからの検知信号に応じて、信号Ｓ１を入力信号ＶＩＮと同相とするか反転させるかを切り替える。
　具体的には、切替部３ｂは、高電位ＶＩＨがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮと同相である信号Ｓ１をレベルシフト部４に出力し、低電位ＶＩＬがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮに対して極性を反転させた信号Ｓ１をレベルシフト部４に出力する。切替部３ｂは、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、信号Ｓ１のハイレベルを高電位ＶＩＨとし、ローレベルを低電位ＶＩＬとする。
　切替部３ｂから出力された信号Ｓ１を受けたレベルシフト部４は、実施の形態１と同様に、受けた信号Ｓ１と同相であり、かつ、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする信号Ｓ２を出力する。
　ここで、低電位ＶＯＬは、インターフェース回路１０ａからの出力信号ＶＯＵＴを受ける被制御素子において、駆動状態に制御されるアクティブの状態の電位である。一方、高電位ＶＯＨは、被制御素子において駆動状態とならない電位（たとえば、ＧＮＤ電位）である。そのため、レベルシフト部４から出力された信号を受けた出力バッファ５は、ローアクティブの出力信号ＶＯＵＴを出力する。
　図７に示されるように、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当するＧＮＤ電位であるハイアクティブの入力信号ＶＩＮを受けた場合、電圧検知部２ｂは、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ｂは、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ｂから出力された信号Ｓ１と同相の信号を出力する。そのため、出力信号ＶＯＵＴの極性は、入力信号ＶＩＮに対して反転する。
　一方、図８に示されるように、ハイレベル（高電位ＶＩＨ）がインアクティブに相当するＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位であるローアクティブの入力信号ＶＩＮを受けた場合、電圧検知部２ｂは、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ｂは、入力信号ＶＩＮと同相の信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ｂから出力された信号Ｓ１と同相の信号を出力する。そのため、入力信号ＶＩＮと出力信号ＶＯＵＴとは同相となる。
　このように、インターフェース回路１０ｂは、高電位ＶＩＨがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）である場合、入力信号ＶＩＮと同相である信号Ｓ１を出力し、低電位ＶＩＬがＧＮＤ電位である場合、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する極性制御部１ｂを備える。レベルシフト部４および出力バッファ５は、信号Ｓ１と同相の信号を出力する。
　これにより、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず（つまり、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがインアクティブに相当するＧＮＤ電位であるかにかかわらず）、ローアクティブの出力信号ＶＯＵＴを出力することができる。
　（インターフェース回路の実施例）
　　（極性制御部の回路構成）
　図９は、インターフェース回路１０ｂの実施例を示す回路図である。図９に示す実施例のインターフェース回路１０ｂは、図５に示す実施例のインターフェース回路１０ａと比較して、極性制御部１ａの代わりに極性制御部１ｂを備える点で相違する。
　図９に示す極性制御部１ｂの実施例は、図５に示す極性制御部１ａの実施例と比較して、インバータ２５の代わりにインバータ２７を備える点でのみ相違する。
　具体的には、ＡＮＤ回路２１の２つの入力端子は、それぞれ入力端子２０１，２０２に直接接続される。ＡＮＤ回路２２の一方の入力端子は、インバータ２７を介して入力端子２０２と接続され、ＡＮＤ回路２２の他方の入力端子は、インバータ２６を介して入力端子２０１と接続される。
　　（極性制御部の動作）
　図１０は、図９に示す極性制御部１ｂの実施例における、入力端子２０１と、入力端子２０２と、ＡＮＤ回路２１の出力端子と、ＡＮＤ回路２２の出力端子と、ＯＲ回路２３の出力端子（出力端子２０３）との電位状態の変化を示す信号波形図である。
　図１０（ａ）は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がＧＮＤ電位の入力信号ＶＩＮを受ける場合を示している。極性制御部１ａの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２１は、ＧＮＤ電位が入力される入力端子２０２と直接接続される入力端子の電位をローレベルと認識する。これにより、ＡＮＤ回路２１は、常にローレベルの信号を出力する。
　一方、ＡＮＤ回路２２は、インバータ２７を介して入力端子２０２と接続される入力端子の電位をハイレベルと認識する。また、入力端子２０１とインバータ２６を介して接続されるＡＮＤ回路２２の入力端子には、入力信号ＶＩＮの反転信号が入力される。そのため、図１０（ａ）に示されるように、ＡＮＤ回路２２は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を出力する。
　これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を信号Ｓ１として出力する。
　図１０（ｂ）は、ハイレベル（高電位ＶＩＨ）がＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位である入力信号ＶＩＮを受ける場合を示している。極性制御部１ａの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２１は、ＧＮＤ電位が印加される入力端子２０２と直接接続された入力端子の電位をハイレベルと認識する。また、入力端子２０１と直接接続されるＡＮＤ回路２１の入力端子には、入力信号ＶＩＮが入力される。そのため、図１０（ｂ）に示されるように、ＡＮＤ回路２１は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を信号Ｓ１として出力する。
　一方、ＡＮＤ回路２２は、インバータ２５を介して入力端子２０２と接続される入力端子の電位をローレベルと認識する。そのため、ＡＮＤ回路２２は、常にローレベルの信号を出力する。
　これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を信号Ｓ１として出力する。
　このように、図９に示す回路構成を含む極性制御部１ｂは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、入力信号ＶＩＮがＧＮＤ電位の状態のときにハイレベルとなり、入力信号ＶＩＮがＧＮＤ電位ではない状態のときにローレベルとなる信号を出力端子２０３から出力することができる。
　図９に示すレベルシフト部４は、図５に示す回路構成と同じであり、信号Ｓ１と同相の信号Ｓ２を出力する。図９に示す出力バッファ５も、図５に示す回路構成と同じであり、信号Ｓ２と同相の出力信号ＶＯＵＴを出力する。これにより、インターフェース回路１０ｂは、インアクティブに相当する基準電位であるＧＮＤ電位が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかにかかわらず、ローアクティブの出力信号ＶＯＵＴを出力することができる。
　実施の形態３．
　（インターフェース回路の構成）
　上記の実施の形態１に係るインターフェース回路１０ａは、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬを受けて動作する。これに対し、実施の形態３に係るインターフェース回路は、入力側電源から高電位ＶＩＨを受け、高電位ＶＩＨから低電位ＶＩＬに相当する電位を内部で生成する。そのため、入力側電源から低電位ＶＩＬを受ける必要がない。
　図１１および図１２は、実施の形態３に係るインターフェース回路１０ｃの構成を示す回路ブロック図である。図１１は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図１２は、ハイレベルがＧＮＤ電位であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ｃ自体の構成は図１１および図１２において同一である。
　インターフェース回路１０ｃは、実施の形態１のインターフェース回路１０ａと同様に、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ｃは、ハイアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
　図１１および図１２に示されるように、インターフェース回路１０ｃは、図３および図４に示すインターフェース回路１０ａと比較して、入力側電源から低電位ＶＩＬを受けることなく、かつ、電圧生成部６ａを備える点で相違する。
　電圧生成部６ａは、高電位ＶＩＨから所定の電圧ΔＶだけ下がった電位ＶＩＬ_ＩＮＴを生成し、生成した電位ＶＩＬ_ＩＮＴを低電位側の電位として極性制御部１ａおよびレベルシフト部４に出力する。
　電圧ΔＶは、入力信号ＶＩＮの高電位ＶＩＨと低電位ＶＩＬとの差（ＶＩＨ－ＶＩＬ）と同程度であり、電位ＶＩＬ_ＩＮＴを低電位側の電位として受けた極性制御部１ａおよびレベルシフト部４において十分にスイッチングが可能となる電圧が設定される。
　上記の構成により、インターフェース回路１０ｃには高電位ＶＩＨを入力し、低電位ＶＩＬを入力する必要がない。そのため、インターフェース回路１０ｃの端子数を削減することができ、インターフェース回路１０ｃを構成する基板を小型化することができる。
　（インターフェース回路の実施例）
　図１３は、実施の形態３に係るインターフェース回路１０ｃの実施例を示す回路図である。図１３に示すインターフェース回路１０ｃの実施例は、図５に示すインターフェース回路１０ａの実施例と比較して、電圧生成部６ａを備える点で相違する。
　電圧生成部６ａは、反転入力端子６１と、第１の非反転入力端子６２と、第２の非反転入力端子６４と、出力端子６３と、抵抗Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４と、オペアンプ６０とを備える非反転増幅器である。
　反転入力端子６１は接地され、ＧＮＤ電位が印加される。第１の非反転入力端子６２には、定電位－ＶＲＥＦ（第２の基準電位）が印加される。第２の非反転入力端子６４には、入力側電源の高電位ＶＩＨが印加される。
　抵抗Ｒ６１は、反転入力端子６１とオペアンプの反転入力端子との間に接続される。抵抗Ｒ６２は、一方の端子がオペアンプの反転入力端子に接続され、他方の端子が出力端子６３とオペアンプの出力端子とに接続される。抵抗Ｒ６３は、第１の非反転入力端子６２とオペアンプの非反転入力端子との間に接続される。抵抗Ｒ６４は、第２の非反転入力端子６４とオペアンプの非反転入力端子との間に接続される。
　上記の構成によれば、オペアンプの非反転入力端子には、高電位ＶＩＨと第２の基準電位（－ＶＲＥＦ）との間の電圧を抵抗Ｒ６３と抵抗Ｒ６４とで分圧した電位Ｖ＋が入力される。非反転増幅器として機能する電圧生成部６ａは、
ＶＯ＝Ｖ＋×（１＋（Ｒ６２の抵抗値）／（Ｒ６１の抵抗値））
の式で示される電位ＶＯを出力端子６３から出力する。
　出力端子６３の電位が低電位ＶＩＬと同程度になるように、抵抗Ｒ６１、抵抗Ｒ６２、抵抗Ｒ６３、抵抗Ｒ６４の抵抗値および定電位－ＶＲＥＦが適宜設定される。
　実施の形態４．
　（インターフェース回路の構成）
　上記の実施の形態２に係るインターフェース回路１０ｂは、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬを受けて動作する。これに対し、実施の形態４に係るインターフェース回路は、入力側電源から低電位ＶＩＬを受け、低電位ＶＩＬから高電位ＶＩＨ_ＩＮＴを内部で生成する。そのため、入力側電源から高電位ＶＩＨを受ける必要がない。
　図１４および図１５は、実施の形態４に係るインターフェース回路１０ｄの構成を示す回路ブロック図である。図１４は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図１５は、ハイレベルがＧＮＤ電位であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ｂ自体の構成は図１４および図１５において同一である。
　インターフェース回路１０ｄは、実施の形態２のインターフェース回路１０ｂと同様に、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ローアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ｄは、ローアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
　図１４および図１５に示されるように、インターフェース回路１０ｄは、図７および図８に示すインターフェース回路１０ｂと比較して、入力側電源から高電位ＶＩＨを受けることなく、かつ、電圧生成部６ｂを備える点で相違する。
　電圧生成部６ｂは、低電位ＶＩＬから所定の電圧ΔＶだけ上がった電位ＶＩＨ_ＩＮＴを生成し、生成した電位ＶＩＨ_ＩＮＴを高電位側の電位として極性制御部１ｂおよびレベルシフト部４に出力する。
　電圧ΔＶは、入力信号ＶＩＮの高電位ＶＩＨと低電位ＶＩＬとの差（ＶＩＨ－ＶＩＬ）と同程度であり、電位ＶＩＨ_ＩＮＴを高電位側の電位として受けた極性制御部１ａおよびレベルシフト部４において十分にスイッチングが可能となる電圧が設定される。
　上記の構成により、インターフェース回路１０ｄには低電位ＶＩＬを入力し、高電位ＶＩＨを入力する必要がない。そのため、インターフェース回路１０ｄの端子数を削減することができ、インターフェース回路１０ｄを構成する基板を小型化することができる。
　（インターフェース回路の実施例）
　図１６は、実施の形態４に係るインターフェース回路１０ｄの実施例を示す回路図である。図１６に示すインターフェース回路１０ｄの実施例は、図５に示すインターフェース回路１０ｂの実施例と比較して、電圧生成部６ｂを備える点で相違する。
　図１６に示されるように、電圧生成部６ｂは、たとえば、反転入力端子６１と、第１の非反転入力端子６２と、第２の非反転入力端子６４と、出力端子６３と、抵抗Ｒ６５，Ｒ６６，Ｒ６７，Ｒ６８と、オペアンプ６０とを備える反転増幅器である。
　反転入力端子６１には、定電位－ＶＲＥＦ（第２の基準電位）が印加される。第１の非反転入力端子６２は接地され、ＧＮＤ電位が印加される。第２の非反転入力端子６４には、低電位ＶＩＬが印加される。
　抵抗Ｒ６５は、反転入力端子６１とオペアンプの反転入力端子との間に接続される。抵抗Ｒ６６は、一方の端子がオペアンプの反転入力端子に接続され、他方の端子が出力端子６３とオペアンプの出力端子とに接続される。抵抗Ｒ６７は、第１の非反転入力端子６２とオペアンプの非反転入力端子との間に接続される。抵抗Ｒ６８は、第２の非反転入力端子６４とオペアンプの非反転入力端子との間に接続される。
　上記の構成によれば、オペアンプの非反転入力端子には、低電位ＶＩＬと第１の基準電位（ＧＮＤ）との間の電圧を抵抗Ｒ６７と抵抗Ｒ６８とで分圧した電位Ｖ＋が入力される。反転増幅器として機能する電圧生成部６ｂは、
ＶＯ＝Ｖ＋－（（Ｒ６６の抵抗値）／（Ｒ６５の抵抗値））×（－ＶＲＥＦ－Ｖ＋）
の式で示される電位ＶＯを出力端子６３から出力する。
　出力端子６３の電位が高電位ＶＩＨと同程度になるように、抵抗Ｒ６５、抵抗Ｒ６６、抵抗Ｒ６７、抵抗Ｒ６８の抵抗値および定電位－ＶＲＥＦが適宜設定される。
　変形例．
　図３および図４に示す実施の形態１のインターフェース回路１０ａは、電圧検知部２ａの代わりに、図７および図８に示す電圧検知部２ｂを備えていてもよい。逆に、図７および図８に示す実施の形態２のインターフェース回路１０ｂは、電圧検知部２ｂの代わりに、図３および図４に示す電圧検知部２ａを備えていてもよい。
　また、極性制御部１ａは、図５に示す回路構成に限定されるものではない。すなわち、極性制御部１ａは、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するように適宜設計された論理回路（図５と等価な論理回路）により構成されていてもよい。
　同様に、極性制御部１ｂは、図９に示す回路構成に限定されるものではない。すなわち、極性制御部１ｂは、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するように適宜設計された論理回路（図９と等価な論理回路）により構成されていてもよい。
　また、極性制御部１ａは、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するようなプログラムが記憶された記憶部と、当該プログラムを実行するプロセッサとで構成されていてもよい。
　同様に、極性制御部１ｂは、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するようなプログラムが記憶された記憶部と、当該プログラムを実行するプロセッサとで構成されていてもよい。
　また、上記の説明では、電圧検知部２ａは、高電位ＶＩＨと基準電位であるＧＮＤ電位とを比較するとした。しかしながら、電圧検知部２ａは、この構成に限定されず、たとえば、高電位ＶＩＨを分圧することで得られた電位とＧＮＤ電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。
　同様に、電圧検知部２ｂは、たとえば、低電位ＶＩＬを分圧することで得られた電位とＧＮＤ電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。
　また、高電位ＶＩＨと低電位ＶＩＬとの電位差をＶｄとするとき、電圧検知部２ａは、たとえば、高電位ＶＩＨと、ＧＮＤ電位よりＶｄ／２だけ低い電位より高く、ＧＮＤ電位よりＶｄ／２だけ高い電位より低い参照電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。この場合、電圧検知部２ａは、高電位ＶＩＨと参照電位との差分がＶｄ／２よりも小さい場合に、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力し、高電位ＶＩＨと参照電位との差分がＶｄ／２以上である場合に、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力すればよい。
　同様に、電圧検知部２ｂは、たとえば、低電位ＶＩＬと、ＧＮＤ電位よりＶｄ／２だけ低い電位より高く、ＧＮＤ電位よりＶｄ／２だけ高い電位より低い参照電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。この場合、電圧検知部２ｂは、低電位ＶＩＬと参照電位との差分がＶｄ／２よりも小さい場合に、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力し、低電位ＶＩＬと参照電位との差分がＶｄ／２以上である場合に、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力すればよい。
　また、レベルシフト部４は、図５に示す回路構成に限定されるものではない。レベルシフト部４は、入力される信号Ｓ１がハイレベルのときに、高電位ＶＯＨの信号Ｓ２を出力し、信号Ｓ１がローレベルのときに、低電位ＶＯＬの信号Ｓ２を出力するように適宜設計された複数の論理回路により構成されていてもよい。
　図１７は、レベルシフト部４の別の回路構成を示す図である。図１７に示すレベルシフト部４は、図５に示すレベルシフト部４と比較して、出力端子４０３が、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインではなく、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインにインバータ４２を介して接続される点で相違する。
　上述したように、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位が高電位ＶＯＨである場合、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は低電位ＶＯＬとなる。また、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位が低電位ＶＯＬである場合、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は高電位ＶＯＨとなる。そのため、図１７の回路構成においても、レベルシフト部４は、入力される信号Ｓ１がハイレベルのときに、高電位ＶＯＨの信号Ｓ２を出力し、信号Ｓ１がローレベルのときに、低電位ＶＯＬの信号Ｓ２を出力することができる。
　今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１ａ，１ｂ　極性制御部、２ａ，２ｂ　電圧検知部、３ａ，３ｂ　切替部、４　レベルシフト部、２５～２７　インバータ、５　出力バッファ、６ａ，６ｂ　電圧生成部、１０ａ～１０ｄ　インターフェース回路、２１，２２　ＡＮＤ回路、２３　ＯＲ回路、６０　オペアンプ、６１　反転入力端子、６２　第１の非反転入力端子、６３　出力端子、６４　第２の非反転入力端子、Ｍ４１～Ｍ４４　ＰＭＯＳトランジスタ、Ｍ４５～Ｍ４８　ＮＭＯＳトランジスタ、Ｒ６１～Ｒ６８　抵抗。

Claims (13)

  1. 　第１の電位をハイレベルとし、前記第１の電位よりも低い第２の電位をローレベルとする第１の信号を受け、第３の電位をハイレベルとし、前記第３の電位よりも低い第４の電位をローレベルとする第２の信号を生成するインターフェース回路であって、
    　前記第１の電位および前記第２の電位のいずれが第１の基準電位であるかに応じて、前記第２の信号を前記第１の信号と同相にするか、前記第２の信号の極性を前記第１の信号に対して反転させるかを制御する制御部を備える、インターフェース回路。
  2. 　前記制御部は、前記第２の電位が前記第１の基準電位である場合、前記第１の信号と同相である信号を第３の信号として出力し、前記第１の電位が前記第１の基準電位である場合、前記第１の信号に対して極性が反転した信号を前記第３の信号として出力し、
    　前記インターフェース回路は、さらに、前記第３の信号を受け、前記第３の信号と同相であり、かつ、前記第３の電位をハイレベルとし、前記第４の電位をローレベルとする信号を前記第２の信号として生成するレベルシフト部を備える、請求項１に記載のインターフェース回路。
  3. 　前記制御部は、前記第２の電位が前記第１の基準電位である場合、前記第１の信号に対して極性が反転した信号を第３の信号として出力し、前記第１の電位が前記第１の基準電位である場合、前記第１の信号と同相である信号を前記第３の信号として出力し、
    　前記インターフェース回路は、さらに、前記第３の信号を受け、前記第３の信号と同相であり、かつ、前記第３の電位をハイレベルとし、前記第４の電位をローレベルとする信号を前記第２の信号として生成するレベルシフト部を備える、請求項１に記載のインターフェース回路。
  4. 　前記第２の信号を電流増幅して前記インターフェース回路から出力するバッファ部をさらに備える、請求項２または３に記載のインターフェース回路。
  5. 　前記制御部は、前記第１の電位または前記第１の電位を分圧することにより得られた電位と、参照電位とを比較することにより、前記第１の電位および前記第２の電位のいずれが前記第１の基準電位であるかを示す制御信号を生成する電圧検知部を含み、
    　前記参照電位は、前記第１の電位と前記第２の電位との電位差の半分だけ前記第１の基準電位よりも低い電位より高く、かつ、前記電位差の半分だけ前記第１の基準電位よりも高い電位より低い電位であり、
    　前記制御部は、さらに、前記制御信号に応じて、前記第３の信号を、前記第１の信号と同相にするか、極性を反転させるかを切り替える切替部とを含む、請求項２から４のいずれか１項に記載のインターフェース回路。
  6. 　前記制御部は、前記第２の電位または前記第２の電位を分圧することにより得られた電位と、参照電位とを比較することにより、前記第１の電位および前記第２の電位のいずれが前記第１の基準電位であるかを示す制御信号を生成する電圧検知部を含み、
    　前記参照電位は、前記第１の電位と前記第２の電位との電位差の半分だけ前記第１の基準電位よりも低い電位より高く、かつ、前記電位差の半分だけ前記第１の基準電位よりも高い電位より低い電位であり、
    　前記制御部は、さらに、前記制御信号に応じて、前記第３の信号を、前記第１の信号と同相にするか、極性を反転させるかを切り替える切替部とを含む、請求項２から４のいずれか１項に記載のインターフェース回路。
  7. 　前記制御部は、第１のＡＮＤ回路と、第２のＡＮＤ回路と、ＯＲ回路と、第１のインバータと、第２のインバータとを含み、
    　前記第１のＡＮＤ回路は、前記第１の信号を受けるとともに、前記第１の基準電位を前記第１のインバータを介して受け、
    　前記第２のＡＮＤ回路は、前記第１の信号を前記第２のインバータを介して受けるとともに、前記第１の基準電位を受け、
    　前記ＯＲ回路は、前記第１のＡＮＤ回路の出力と、前記第２のＡＮＤ回路の出力とを受けて、前記第３の信号を出力する、請求項２に記載のインターフェース回路。
  8. 　前記制御部は、第１のＡＮＤ回路と、第２のＡＮＤ回路と、ＯＲ回路と、第１のインバータと、第２のインバータとを含み、
    　前記第１のＡＮＤ回路は、前記第１の信号を受けるとともに、前記第１の基準電位を受け、
    　前記第２のＡＮＤ回路は、前記第１の信号を前記第１のインバータを介して受けるとともに、前記第１の基準電位を前記第２のインバータを介して受け、
    　前記ＯＲ回路は、前記第１のＡＮＤ回路の出力と、前記第２のＡＮＤ回路の出力とを受けて、前記第３の信号を出力する、請求項３に記載のインターフェース回路。
  9. 　前記レベルシフト部は、第１から第４のＰＭＯＳトランジスタと、第１から第４のＮＭＯＳトランジスタとを含み、
    　前記第１のＰＭＯＳトランジスタにおいて、ゲートが前記第３の信号を受け、ソースが前記第１の電位を受け、
    　前記第２のＰＭＯＳトランジスタにおいて、ゲートが前記第３の信号の反転信号を受け、ソースが前記第１の電位を受け、
    　前記第１のＮＭＯＳトランジスタにおいて、ゲートが前記第２のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
    　前記第２のＮＭＯＳトランジスタにおいて、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
    　前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、
    　前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのドレイン同士が接続され、
    　前記第３のＰＭＯＳトランジスタにおいて、ゲートが前記第４のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第３の電位を受け、
    　前記第４のＰＭＯＳトランジスタにおいて、ゲートが前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第３の電位を受け、
    　前記第３のＮＭＯＳトランジスタにおいて、ゲートが前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
    　前記第４のＮＭＯＳトランジスタにおいて、ゲートが前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
    　前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのドレイン同士が接続され、
    　前記第４のＰＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタのドレイン同士が接続され、
    　前記レベルシフト部は、前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのドレインの電位状態の信号、または、前記第４のＰＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタのドレインの電位状態を反転させた信号を前記第２の信号として生成する、請求項２から８のいずれか１項に記載のインターフェース回路。
  10. 　電源から前記第１の電位を受け、前記第１の電位から所定電圧だけ低い電位を前記第２の電位として生成する電圧生成部をさらに備え、
    　前記制御部は、前記電源から受けた前記第１の電位と、前記電圧生成部により生成された前記第２の電位とに基づいて、前記第３の信号を生成する、請求項２から９のいずれか１項に記載のインターフェース回路。
  11. 　電源から前記第２の電位を受け、前記第２の電位から所定電圧だけ高い電位を前記第１の電位として生成する電圧生成部をさらに備え、
    　前記制御部は、前記電源から受けた前記第２の電位と、前記電圧生成部により生成された前記第１の電位とに基づいて、前記第３の信号を生成する、請求項２から９のいずれか１項に記載のインターフェース回路。
  12. 　前記電圧生成部は、第１から第４の抵抗と、オペアンプとを含み、
    　前記第１の抵抗は、前記第１の基準電位が入力される端子と、前記オペアンプの反転入力端子との間に接続され、
    　前記第２の抵抗は、前記オペアンプの反転入力端子と、前記オペアンプの出力端子との間に接続され、
    　前記第３の抵抗は、第２の基準電位が入力される端子と、前記オペアンプの非反転入力端子との間に接続され、
    　前記第４の抵抗は、前記オペアンプの非反転入力端子と、前記電源からの前記第１の電位が入力される端子との間に接続され、
    　前記第１から第４の抵抗の各々の抵抗値と前記第２の基準電位とは、前記オペアンプの出力端子から出力される電位が前記第２の電位となるように設定されている、請求項１０に記載のインターフェース回路。
  13. 　前記電圧生成部は、第１から第４の抵抗と、オペアンプとを含み、
    　前記第１の抵抗は、第２の基準電位が入力される端子と、前記オペアンプの反転入力端子との間に接続され、
    　前記第２の抵抗は、前記オペアンプの反転入力端子と、前記オペアンプの出力端子との間に接続され、
    　前記第３の抵抗は、前記第１の基準電位が入力される端子と、前記オペアンプの非反転入力端子との間に接続され、
    　前記第４の抵抗は、前記オペアンプの非反転入力端子と、前記電源からの前記第２の電位が入力される端子との間に接続され、
    　前記第１から第４の抵抗の各々の抵抗値と前記第２の基準電位とは、前記オペアンプの出力端子から出力される電位が前記第１の電位となるように設定されている、請求項１１に記載のインターフェース回路。
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