JP3068752B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 16
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のである。
のである。
【０００２】
【従来の技術】複数の電源電圧を有する半導体装置にお
いてそれらの電源電圧の選択回路が使用される場合があ
る。ここでは複数の電源電圧のうち高い電源電圧を選択
し出力する従来の回路について説明する。
いてそれらの電源電圧の選択回路が使用される場合があ
る。ここでは複数の電源電圧のうち高い電源電圧を選択
し出力する従来の回路について説明する。
【０００３】図３は従来の電源電圧の選択回路である。
Ｖ１、Ｖ２は入力電源電圧信号、Ｖ３は選択された出力
電源電圧信号、Ｑｐ１〜Ｑｐ２はＰチャネル型ＭＯＳト
ランジスタである。
Ｖ１、Ｖ２は入力電源電圧信号、Ｖ３は選択された出力
電源電圧信号、Ｑｐ１〜Ｑｐ２はＰチャネル型ＭＯＳト
ランジスタである。
【０００４】まず、回路構成について説明する。入力電
源電圧信号Ｖ１がＰチャネル型ＭＯＳトランジスタＱｐ
１のドレインとＰチャネル型ＭＯＳトランジスタＱｐ２
のゲートとに接続され、入力電源電圧信号Ｖ２がＰチャ
ネル型ＭＯＳトランジスタＱｐ２のドレインとＰチャネ
ル型ＭＯＳトランジスタＱｐ１のゲートとに接続され、
接地電圧が前記第１のＰチャネル型ＭＯＳトランジスタ
のソースとに接続され、出力電源電圧信号Ｖ３がＰチャ
ネル型ＭＯＳトランジスタＱｐ１のソースと基板とＰチ
ャネル型ＭＯＳトランジスタＱｐ２のソースと基板とに
接続された構成である。
源電圧信号Ｖ１がＰチャネル型ＭＯＳトランジスタＱｐ
１のドレインとＰチャネル型ＭＯＳトランジスタＱｐ２
のゲートとに接続され、入力電源電圧信号Ｖ２がＰチャ
ネル型ＭＯＳトランジスタＱｐ２のドレインとＰチャネ
ル型ＭＯＳトランジスタＱｐ１のゲートとに接続され、
接地電圧が前記第１のＰチャネル型ＭＯＳトランジスタ
のソースとに接続され、出力電源電圧信号Ｖ３がＰチャ
ネル型ＭＯＳトランジスタＱｐ１のソースと基板とＰチ
ャネル型ＭＯＳトランジスタＱｐ２のソースと基板とに
接続された構成である。
【０００５】次に、動作について簡単に説明する。Ｐチ
ャネル型ＭＯＳトランジスタのしきい値をＶｔｐとする
と、入力電源電圧信号Ｖ１が入力電源電圧信号Ｖ２より
もしきい値Ｖｔｐ以上高いとき、出力電源電圧信号Ｖ３
として入力電源電圧信号Ｖ１の電圧が出力される。逆
に、入力電源電圧信号Ｖ２が入力電源電圧信号Ｖ１より
もしきい値Ｖｔｐ以上高いときには、出力電源電圧信号
Ｖ３として入力電源電圧信号Ｖ２の電圧が出力される。
このように、出力電源電圧信号Ｖ３には電源電圧信号Ｖ
１と電源電圧信号Ｖ２のうち高い方の電圧が出力される
こととなる。
ャネル型ＭＯＳトランジスタのしきい値をＶｔｐとする
と、入力電源電圧信号Ｖ１が入力電源電圧信号Ｖ２より
もしきい値Ｖｔｐ以上高いとき、出力電源電圧信号Ｖ３
として入力電源電圧信号Ｖ１の電圧が出力される。逆
に、入力電源電圧信号Ｖ２が入力電源電圧信号Ｖ１より
もしきい値Ｖｔｐ以上高いときには、出力電源電圧信号
Ｖ３として入力電源電圧信号Ｖ２の電圧が出力される。
このように、出力電源電圧信号Ｖ３には電源電圧信号Ｖ
１と電源電圧信号Ｖ２のうち高い方の電圧が出力される
こととなる。
【０００６】
【発明が解決しようとする課題】このような従来の電源
電圧の選択回路構成の半導体装置では、入力電源電圧信
号Ｖ１と入力電源電圧信号Ｖ２の電圧差がしきい値Ｖｔ
ｐよりも小さいときには、出力電源電圧信号Ｖ３は、入
力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２のうちの高
い方の電圧からビルトイン電圧だけ低い電圧値以上で、
入力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２のうちの
低い方の電圧からしきい値Ｖｔｐ高い電圧値以下の不定
値であるため、この出力電源電圧信号Ｖ３を内部回路に
使用するには動作範囲などの点で問題であった。
電圧の選択回路構成の半導体装置では、入力電源電圧信
号Ｖ１と入力電源電圧信号Ｖ２の電圧差がしきい値Ｖｔ
ｐよりも小さいときには、出力電源電圧信号Ｖ３は、入
力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２のうちの高
い方の電圧からビルトイン電圧だけ低い電圧値以上で、
入力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２のうちの
低い方の電圧からしきい値Ｖｔｐ高い電圧値以下の不定
値であるため、この出力電源電圧信号Ｖ３を内部回路に
使用するには動作範囲などの点で問題であった。
【０００７】
【課題を解決するための手段】この課題を解決するため
に、以下の手段の半導体装置とした。
に、以下の手段の半導体装置とした。
【０００８】第１の手段として、第１の信号が第１のＰ
チャネル型ＭＯＳトランジスタのドレインと第２のＰチ
ャネル型ＭＯＳトランジスタのゲートと第３のＰチャネ
ル型ＭＯＳトランジスタのドレインと第４のＰチャネル
型ＭＯＳトランジスタのゲートと第１のＮチャネル型Ｍ
ＯＳトランジスタのゲートとに接続され、第２の信号が
第２のＰチャネル型ＭＯＳトランジスタのドレインと第
１のＰチャネル型ＭＯＳトランジスタのゲートと第４の
Ｐチャネル型ＭＯＳトランジスタのソースと基板とに接
続され、接地電圧が第１のＮチャネル型ＭＯＳトランジ
スタのソースに接続され、第１のノードが第４のＰチャ
ネル型ＭＯＳトランジスタのドレインと第１のＮチャネ
ル型ＭＯＳトランジスタのドレインと第３のＰチャネル
型ＭＯＳトランジスタのゲートとに接続され、第３の信
号が第１のＰチャネル型ＭＯＳトランジスタのソースと
基板と第２のＰチャネル型ＭＯＳトランジスタのソース
と基板と第３のＰチャネル型ＭＯＳトランジスタのソー
スと基板とに接続された構成の半導体装置とする。
チャネル型ＭＯＳトランジスタのドレインと第２のＰチ
ャネル型ＭＯＳトランジスタのゲートと第３のＰチャネ
ル型ＭＯＳトランジスタのドレインと第４のＰチャネル
型ＭＯＳトランジスタのゲートと第１のＮチャネル型Ｍ
ＯＳトランジスタのゲートとに接続され、第２の信号が
第２のＰチャネル型ＭＯＳトランジスタのドレインと第
１のＰチャネル型ＭＯＳトランジスタのゲートと第４の
Ｐチャネル型ＭＯＳトランジスタのソースと基板とに接
続され、接地電圧が第１のＮチャネル型ＭＯＳトランジ
スタのソースに接続され、第１のノードが第４のＰチャ
ネル型ＭＯＳトランジスタのドレインと第１のＮチャネ
ル型ＭＯＳトランジスタのドレインと第３のＰチャネル
型ＭＯＳトランジスタのゲートとに接続され、第３の信
号が第１のＰチャネル型ＭＯＳトランジスタのソースと
基板と第２のＰチャネル型ＭＯＳトランジスタのソース
と基板と第３のＰチャネル型ＭＯＳトランジスタのソー
スと基板とに接続された構成の半導体装置とする。
【０００９】第２の手段として、第１の信号が第１のＰ
チャネル型ＭＯＳトランジスタのドレインと第２のＰチ
ャネル型ＭＯＳトランジスタのゲートと第３のＰチャネ
ル型ＭＯＳトランジスタのドレインと第４のＰチャネル
型ＭＯＳトランジスタのゲートと第１のＮチャネル型Ｍ
ＯＳトランジスタのゲートと第６のＰチャネル型ＭＯＳ
トランジスタのソースと基板とに接続され、第２の信号
が第２のＰチャネル型ＭＯＳトランジスタのドレインと
第１のＰチャネル型ＭＯＳトランジスタのゲートと第４
のＰチャネル型ＭＯＳトランジスタのソースと基板と第
５のＰチャネル型ＭＯＳトランジスタのドレインと第６
のＰチャネル型ＭＯＳトランジスタのゲートと第２のＮ
チャネル型ＭＯＳトランジスタのゲートとに接続され、
接地電圧が第１のＮチャネル型ＭＯＳトランジスタのソ
ースと第２のＮチャネル型ＭＯＳトランジスタのソース
とに接続され、第１のノードが第４のＰチャネル型ＭＯ
Ｓトランジスタのドレインと第１のＮチャネル型ＭＯＳ
トランジスタのドレインと第３のＰチャネル型ＭＯＳト
ランジスタのゲートとに接続され、第２のノードが第６
のＰチャネル型ＭＯＳトランジスタのドレインと第２の
Ｎチャネル型ＭＯＳトランジスタのドレインと第５のＰ
チャネル型ＭＯＳトランジスタのゲートとに接続され、
第３の信号が第１のＰチャネル型ＭＯＳトランジスタの
ソースと基板と第２のＰチャネル型ＭＯＳトランジスタ
のソースと基板と第３のＰチャネル型ＭＯＳトランジス
タのソースと基板と第５のＰチャネル型ＭＯＳトランジ
スタのソースと基板とに接続された構成の半導体装置と
する。
チャネル型ＭＯＳトランジスタのドレインと第２のＰチ
ャネル型ＭＯＳトランジスタのゲートと第３のＰチャネ
ル型ＭＯＳトランジスタのドレインと第４のＰチャネル
型ＭＯＳトランジスタのゲートと第１のＮチャネル型Ｍ
ＯＳトランジスタのゲートと第６のＰチャネル型ＭＯＳ
トランジスタのソースと基板とに接続され、第２の信号
が第２のＰチャネル型ＭＯＳトランジスタのドレインと
第１のＰチャネル型ＭＯＳトランジスタのゲートと第４
のＰチャネル型ＭＯＳトランジスタのソースと基板と第
５のＰチャネル型ＭＯＳトランジスタのドレインと第６
のＰチャネル型ＭＯＳトランジスタのゲートと第２のＮ
チャネル型ＭＯＳトランジスタのゲートとに接続され、
接地電圧が第１のＮチャネル型ＭＯＳトランジスタのソ
ースと第２のＮチャネル型ＭＯＳトランジスタのソース
とに接続され、第１のノードが第４のＰチャネル型ＭＯ
Ｓトランジスタのドレインと第１のＮチャネル型ＭＯＳ
トランジスタのドレインと第３のＰチャネル型ＭＯＳト
ランジスタのゲートとに接続され、第２のノードが第６
のＰチャネル型ＭＯＳトランジスタのドレインと第２の
Ｎチャネル型ＭＯＳトランジスタのドレインと第５のＰ
チャネル型ＭＯＳトランジスタのゲートとに接続され、
第３の信号が第１のＰチャネル型ＭＯＳトランジスタの
ソースと基板と第２のＰチャネル型ＭＯＳトランジスタ
のソースと基板と第３のＰチャネル型ＭＯＳトランジス
タのソースと基板と第５のＰチャネル型ＭＯＳトランジ
スタのソースと基板とに接続された構成の半導体装置と
する。
【００１０】
【作用】上記のような電源電圧の選択回路構成の半導体
装置とすることにより、入力電源電圧信号Ｖ１と入力電
源電圧信号Ｖ２の電圧差がしきい値Ｖｔｐよりも小さい
ときにも、出力電源電圧信号Ｖ３は、入力電源電圧信号
Ｖ１と入力電源電圧信号Ｖ２のうちの高い方の電圧を発
生し、従来のように不定となることはなく内部回路の動
作についても安定する。
装置とすることにより、入力電源電圧信号Ｖ１と入力電
源電圧信号Ｖ２の電圧差がしきい値Ｖｔｐよりも小さい
ときにも、出力電源電圧信号Ｖ３は、入力電源電圧信号
Ｖ１と入力電源電圧信号Ｖ２のうちの高い方の電圧を発
生し、従来のように不定となることはなく内部回路の動
作についても安定する。
【００１１】
【実施例】本発明の半導体装置の第１の実施例について
図１の複数の電源電圧のうち高い電源電圧を選択し出力
する回路図について説明する。
図１の複数の電源電圧のうち高い電源電圧を選択し出力
する回路図について説明する。
【００１２】Ｖ１、Ｖ２は入力電源電圧信号、Ｖ３は選
択された出力電源電圧信号、Ｑｐ１〜Ｑｐ４はＰチャネ
ル型ＭＯＳトランジスタである。Ｑｎ１はＮチャネル型
ＭＯＳトランジスタ、Ｎ１はノード名である。
択された出力電源電圧信号、Ｑｐ１〜Ｑｐ４はＰチャネ
ル型ＭＯＳトランジスタである。Ｑｎ１はＮチャネル型
ＭＯＳトランジスタ、Ｎ１はノード名である。
【００１３】まず、回路構成について説明する。入力電
源電圧信号Ｖ１がＰチャネル型ＭＯＳトランジスタＱｐ
１のドレインとＰチャネル型ＭＯＳトランジスタＱｐ２
のゲートとＰチャネル型ＭＯＳトランジスタＱｐ３のド
レインとＰチャネル型ＭＯＳトランジスタＱｐ４のゲー
トとＮチャネル型ＭＯＳトランジスタＱｎ１のゲートと
に接続され、入力電源電圧信号Ｖ２がＰチャネル型ＭＯ
ＳトランジスタＱｐ２のドレインとのＰチャネル型ＭＯ
ＳトランジスタＱｐ１のゲートとのＰチャネル型ＭＯＳ
トランジスタＱｐ４のソースと基板とに接続され、接地
電圧がＮチャネル型ＭＯＳトランジスタＱｎ１のソース
に接続され、ノードＮ１がＰチャネル型ＭＯＳトランジ
スタＱｐ４のドレインとＮチャネル型ＭＯＳトランジス
タＱｎ１のドレインとＰチャネル型ＭＯＳトランジスタ
Ｑｐ３のゲートとに接続され、出力電源電圧信号Ｖ３が
Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースと基板
とＰチャネル型ＭＯＳトランジスタＱｐ２のソースと基
板とＰチャネル型ＭＯＳトランジスタＱｐ３のソースと
基板とに接続された構成である。
源電圧信号Ｖ１がＰチャネル型ＭＯＳトランジスタＱｐ
１のドレインとＰチャネル型ＭＯＳトランジスタＱｐ２
のゲートとＰチャネル型ＭＯＳトランジスタＱｐ３のド
レインとＰチャネル型ＭＯＳトランジスタＱｐ４のゲー
トとＮチャネル型ＭＯＳトランジスタＱｎ１のゲートと
に接続され、入力電源電圧信号Ｖ２がＰチャネル型ＭＯ
ＳトランジスタＱｐ２のドレインとのＰチャネル型ＭＯ
ＳトランジスタＱｐ１のゲートとのＰチャネル型ＭＯＳ
トランジスタＱｐ４のソースと基板とに接続され、接地
電圧がＮチャネル型ＭＯＳトランジスタＱｎ１のソース
に接続され、ノードＮ１がＰチャネル型ＭＯＳトランジ
スタＱｐ４のドレインとＮチャネル型ＭＯＳトランジス
タＱｎ１のドレインとＰチャネル型ＭＯＳトランジスタ
Ｑｐ３のゲートとに接続され、出力電源電圧信号Ｖ３が
Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースと基板
とＰチャネル型ＭＯＳトランジスタＱｐ２のソースと基
板とＰチャネル型ＭＯＳトランジスタＱｐ３のソースと
基板とに接続された構成である。
【００１４】次に、動作について簡単に説明する。Ｐチ
ャネル型ＭＯＳトランジスタのしきい値をＶｔｐとする
と、入力電源電圧信号Ｖ１が入力電源電圧信号Ｖ２より
もしきい値Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３
にはＰチャネル型ＭＯＳトランジスタＱｐ１を介して入
力電源電圧信号Ｖ１の電圧が出力される。逆に、入力電
源電圧信号Ｖ２が入力電源電圧信号Ｖ１よりもしきい値
Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３にはＰチャ
ネル型ＭＯＳトランジスタＱｐ２を介して入力電源電圧
信号Ｖ２の電圧が出力される。入力電源電圧信号Ｖ１と
入力電源電圧信号Ｖ２の電位差がしきい値Ｖｔｐ以下の
ときは、ノードＮ１が論理電圧“Ｌ”となり、出力電源
電圧信号Ｖ３にはＰチャネル型ＭＯＳトランジスタＱｐ
３を介して入力電源電圧信号Ｖ１の電圧が出力される。
このように、出力電源電圧信号Ｖ３には電源電圧信号Ｖ
１と電源電圧信号Ｖ２のうち高い方の電圧が出力され、
特に、入力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２の
電圧差がしきい値Ｖｔｐよりも小さいときにも、出力電
源電圧信号Ｖ３は、入力電源電圧信号Ｖ１の電圧を発生
する。
ャネル型ＭＯＳトランジスタのしきい値をＶｔｐとする
と、入力電源電圧信号Ｖ１が入力電源電圧信号Ｖ２より
もしきい値Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３
にはＰチャネル型ＭＯＳトランジスタＱｐ１を介して入
力電源電圧信号Ｖ１の電圧が出力される。逆に、入力電
源電圧信号Ｖ２が入力電源電圧信号Ｖ１よりもしきい値
Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３にはＰチャ
ネル型ＭＯＳトランジスタＱｐ２を介して入力電源電圧
信号Ｖ２の電圧が出力される。入力電源電圧信号Ｖ１と
入力電源電圧信号Ｖ２の電位差がしきい値Ｖｔｐ以下の
ときは、ノードＮ１が論理電圧“Ｌ”となり、出力電源
電圧信号Ｖ３にはＰチャネル型ＭＯＳトランジスタＱｐ
３を介して入力電源電圧信号Ｖ１の電圧が出力される。
このように、出力電源電圧信号Ｖ３には電源電圧信号Ｖ
１と電源電圧信号Ｖ２のうち高い方の電圧が出力され、
特に、入力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２の
電圧差がしきい値Ｖｔｐよりも小さいときにも、出力電
源電圧信号Ｖ３は、入力電源電圧信号Ｖ１の電圧を発生
する。
【００１５】この実施例では、入力電源電圧信号Ｖ１を
入力とし、ノードＮ１を出力とする否定回路を構成する
Ｐチャネル型ＭＯＳトランジスタＱｐ４のトランジスタ
サイズを小さくし、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１のトランジスタサイズを大きくすることによって、
ノードＮ１の論理電圧が“Ｌ”となりにくくして、入力
電源電圧信号Ｖ２から入力電源電圧信号Ｖ１に電流が流
れにくくしている。
入力とし、ノードＮ１を出力とする否定回路を構成する
Ｐチャネル型ＭＯＳトランジスタＱｐ４のトランジスタ
サイズを小さくし、Ｎチャネル型ＭＯＳトランジスタＱ
ｎ１のトランジスタサイズを大きくすることによって、
ノードＮ１の論理電圧が“Ｌ”となりにくくして、入力
電源電圧信号Ｖ２から入力電源電圧信号Ｖ１に電流が流
れにくくしている。
【００１６】本発明の半導体装置の第２の実施例につい
て、図２の複数の電源電圧のうち高い電源電圧を選択し
出力する回路図について説明する。
て、図２の複数の電源電圧のうち高い電源電圧を選択し
出力する回路図について説明する。
【００１７】Ｖ１、Ｖ２は入力電源電圧信号、Ｖ３は選
択された出力電源電圧信号、Ｑｐ１〜Ｑｐ６はＰチャネ
ル型ＭＯＳトランジスタである。Ｑｎ１〜Ｑｎ２はＮチ
ャネル型ＭＯＳトランジスタ、Ｎ１〜Ｎ２はノード名で
ある。
択された出力電源電圧信号、Ｑｐ１〜Ｑｐ６はＰチャネ
ル型ＭＯＳトランジスタである。Ｑｎ１〜Ｑｎ２はＮチ
ャネル型ＭＯＳトランジスタ、Ｎ１〜Ｎ２はノード名で
ある。
【００１８】まず、回路構成について説明する。入力電
源電圧信号Ｖ１がＰチャネル型ＭＯＳトランジスタＱｐ
１のドレインとＰチャネル型ＭＯＳトランジスタＱｐ２
のゲートとＰチャネル型ＭＯＳトランジスタＱｐ３のド
レインとＰチャネル型ＭＯＳトランジスタＱｐ４のゲー
トとＮチャネル型ＭＯＳトランジスタＱｎ１のゲートと
Ｐチャネル型ＭＯＳトランジスタＱｐ６のソースと基板
とに接続され、入力電源電圧信号Ｖ２がＰチャネル型Ｍ
ＯＳトランジスタＱｐ２のドレインとＰチャネル型ＭＯ
ＳトランジスタＱｐ１のゲートとＰチャネル型ＭＯＳト
ランジスタＱｐ４のソースと基板とＰチャネル型ＭＯＳ
トランジスタＱｐ５のドレインＰチャネル型ＭＯＳトラ
ンジスタＱｐ６のゲートとＮチャネル型ＭＯＳトランジ
スタＱｎ２のゲートとに接続され、接地電圧がＮチャネ
ル型ＭＯＳトランジスタＱｎ１のソースとＮチャネル型
ＭＯＳトランジスタＱｎ２のソースとに接続され、ノー
ドＮ１がＰチャネル型ＭＯＳトランジスタＱｐ４のドレ
インとＮチャネル型ＭＯＳトランジスタＱｎ１のドレイ
ンとＰチャネル型ＭＯＳトランジスタＱｐ３のゲートと
に接続され、ノードＮ２がＰチャネル型ＭＯＳトランジ
スタＱｐ６のドレインとＮチャネル型ＭＯＳトランジス
タＱｎ２のドレインとＰチャネル型ＭＯＳトランジスタ
Ｑｐ５のゲートとに接続され、出力電源電圧信号Ｖ３が
Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースと基板
とＰチャネル型ＭＯＳトランジスタＱｐ２のソースと基
板とＰチャネル型ＭＯＳトランジスタＱｐ３のソースと
基板とＰチャネル型ＭＯＳトランジスタＱｐ５のソース
と基板とに接続された構成である。
源電圧信号Ｖ１がＰチャネル型ＭＯＳトランジスタＱｐ
１のドレインとＰチャネル型ＭＯＳトランジスタＱｐ２
のゲートとＰチャネル型ＭＯＳトランジスタＱｐ３のド
レインとＰチャネル型ＭＯＳトランジスタＱｐ４のゲー
トとＮチャネル型ＭＯＳトランジスタＱｎ１のゲートと
Ｐチャネル型ＭＯＳトランジスタＱｐ６のソースと基板
とに接続され、入力電源電圧信号Ｖ２がＰチャネル型Ｍ
ＯＳトランジスタＱｐ２のドレインとＰチャネル型ＭＯ
ＳトランジスタＱｐ１のゲートとＰチャネル型ＭＯＳト
ランジスタＱｐ４のソースと基板とＰチャネル型ＭＯＳ
トランジスタＱｐ５のドレインＰチャネル型ＭＯＳトラ
ンジスタＱｐ６のゲートとＮチャネル型ＭＯＳトランジ
スタＱｎ２のゲートとに接続され、接地電圧がＮチャネ
ル型ＭＯＳトランジスタＱｎ１のソースとＮチャネル型
ＭＯＳトランジスタＱｎ２のソースとに接続され、ノー
ドＮ１がＰチャネル型ＭＯＳトランジスタＱｐ４のドレ
インとＮチャネル型ＭＯＳトランジスタＱｎ１のドレイ
ンとＰチャネル型ＭＯＳトランジスタＱｐ３のゲートと
に接続され、ノードＮ２がＰチャネル型ＭＯＳトランジ
スタＱｐ６のドレインとＮチャネル型ＭＯＳトランジス
タＱｎ２のドレインとＰチャネル型ＭＯＳトランジスタ
Ｑｐ５のゲートとに接続され、出力電源電圧信号Ｖ３が
Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースと基板
とＰチャネル型ＭＯＳトランジスタＱｐ２のソースと基
板とＰチャネル型ＭＯＳトランジスタＱｐ３のソースと
基板とＰチャネル型ＭＯＳトランジスタＱｐ５のソース
と基板とに接続された構成である。
【００１９】次に、動作について簡単に説明する。Ｐチ
ャネル型ＭＯＳトランジスタのしきい値をＶｔｐとする
と、入力電源電圧信号Ｖ１が入力電源電圧信号Ｖ２より
もしきい値Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３
にはＰチャネル型ＭＯＳトランジスタＱｐ１を介して入
力電源電圧信号Ｖ１の電圧が出力される。逆に、入力電
源電圧信号Ｖ２が入力電源電圧信号Ｖ１よりもしきい値
Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３にはＰチャ
ネル型ＭＯＳトランジスタＱｐ２を介して入力電源電圧
信号Ｖ２の電圧が出力される。入力電源電圧信号Ｖ１と
入力電源電圧信号Ｖ２の電位差がしきい値Ｖｔｐ以下の
ときは、ノードＮ１またはノードＮ２が論理電圧“Ｌ”
となり、出力電源電圧信号Ｖ３にはＰチャネル型ＭＯＳ
トランジスタＱｐ３またはＰチャネル型ＭＯＳトランジ
スタＱｐ５を介して入力電源電圧信号Ｖ１または入力電
源電圧信号Ｖ２の電圧が出力される。このように、出力
電源電圧信号Ｖ３には電源電圧信号Ｖ１と電源電圧信号
Ｖ２のうち高い方の電圧が出力され、特に、入力電源電
圧信号Ｖ１と入力電源電圧信号Ｖ２の電圧差がしきい値
Ｖｔｐよりも小さいときにも、出力電源電圧信号Ｖ３
は、入力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２のう
ちの高い方の電圧を発生する。
ャネル型ＭＯＳトランジスタのしきい値をＶｔｐとする
と、入力電源電圧信号Ｖ１が入力電源電圧信号Ｖ２より
もしきい値Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３
にはＰチャネル型ＭＯＳトランジスタＱｐ１を介して入
力電源電圧信号Ｖ１の電圧が出力される。逆に、入力電
源電圧信号Ｖ２が入力電源電圧信号Ｖ１よりもしきい値
Ｖｔｐ以上高いときは出力電源電圧信号Ｖ３にはＰチャ
ネル型ＭＯＳトランジスタＱｐ２を介して入力電源電圧
信号Ｖ２の電圧が出力される。入力電源電圧信号Ｖ１と
入力電源電圧信号Ｖ２の電位差がしきい値Ｖｔｐ以下の
ときは、ノードＮ１またはノードＮ２が論理電圧“Ｌ”
となり、出力電源電圧信号Ｖ３にはＰチャネル型ＭＯＳ
トランジスタＱｐ３またはＰチャネル型ＭＯＳトランジ
スタＱｐ５を介して入力電源電圧信号Ｖ１または入力電
源電圧信号Ｖ２の電圧が出力される。このように、出力
電源電圧信号Ｖ３には電源電圧信号Ｖ１と電源電圧信号
Ｖ２のうち高い方の電圧が出力され、特に、入力電源電
圧信号Ｖ１と入力電源電圧信号Ｖ２の電圧差がしきい値
Ｖｔｐよりも小さいときにも、出力電源電圧信号Ｖ３
は、入力電源電圧信号Ｖ１と入力電源電圧信号Ｖ２のう
ちの高い方の電圧を発生する。
【００２０】この実施例では入力電源電圧信号Ｖ１を入
力としノードＮ１を出力とする否定回路を構成するＰチ
ャネル型ＭＯＳトランジスタＱｐ４のトランジスタサイ
ズを小さくしＮチャネル型ＭＯＳトランジスタＱｎ１の
トランジスタサイズを大きくすることによってノードＮ
１の論理電圧が“Ｌ”となりにくくし、また、入力電源
電圧信号Ｖ２を入力とし、ノードＮ２を出力とする否定
回路を構成するＰチャネル型ＭＯＳトランジスタＱｐ６
のトランジスタサイズを小さくし、Ｎチャネル型ＭＯＳ
トランジスタＱｎ２のトランジスタサイズを大きくする
ことによって、ノードＮ２の論理電圧が“Ｌ”となりに
くくし、入力電源電圧信号Ｖ２から入力電源電圧信号Ｖ
１、または、入力電源電圧信号Ｖ１から入力電源電圧信
号Ｖ２に電流が流れにくくしている。
力としノードＮ１を出力とする否定回路を構成するＰチ
ャネル型ＭＯＳトランジスタＱｐ４のトランジスタサイ
ズを小さくしＮチャネル型ＭＯＳトランジスタＱｎ１の
トランジスタサイズを大きくすることによってノードＮ
１の論理電圧が“Ｌ”となりにくくし、また、入力電源
電圧信号Ｖ２を入力とし、ノードＮ２を出力とする否定
回路を構成するＰチャネル型ＭＯＳトランジスタＱｐ６
のトランジスタサイズを小さくし、Ｎチャネル型ＭＯＳ
トランジスタＱｎ２のトランジスタサイズを大きくする
ことによって、ノードＮ２の論理電圧が“Ｌ”となりに
くくし、入力電源電圧信号Ｖ２から入力電源電圧信号Ｖ
１、または、入力電源電圧信号Ｖ１から入力電源電圧信
号Ｖ２に電流が流れにくくしている。
【００２１】
【発明の効果】本発明の電源電圧の選択回路構成の半導
体装置とすることにより、入力電源電圧信号Ｖ１と入力
電源電圧信号Ｖ２の電圧差がいかなるときにも、出力電
源電圧信号Ｖ３は、入力電源電圧信号Ｖ１と入力電源電
圧信号Ｖ２のうちの高い方の電圧を発生し、内部回路の
安定動作を実現することができる。
体装置とすることにより、入力電源電圧信号Ｖ１と入力
電源電圧信号Ｖ２の電圧差がいかなるときにも、出力電
源電圧信号Ｖ３は、入力電源電圧信号Ｖ１と入力電源電
圧信号Ｖ２のうちの高い方の電圧を発生し、内部回路の
安定動作を実現することができる。
【図１】本発明の第１の実施例の半導体装置の回路図
【図２】本発明の第２の実施例の半導体装置の回路図
【図３】従来の半導体装置の回路図
Ｖ１〜Ｖ３ 信号 Ｑｐ１〜Ｑｐ６ Ｐチャネル型ＭＯＳトランジスタ Ｑｎ１〜Ｑｎ２ Ｎチャネル型ＭＯＳトランジスタ Ｎ１〜Ｎ２ ノード名
Claims (2)
- 【請求項１】 第１の信号が第１のＰチャネル型ＭＯＳ
トランジスタのドレインと第２のＰチャネル型ＭＯＳト
ランジスタのゲートと第３のＰチャネル型ＭＯＳトラン
ジスタのドレインと第４のＰチャネル型ＭＯＳトランジ
スタのゲートと第１のＮチャネル型ＭＯＳトランジスタ
のゲートとに接続され、第２の信号が前記第２のＰチャ
ネル型ＭＯＳトランジスタのドレインと前記第１のＰチ
ャネル型ＭＯＳトランジスタのゲートと前記第４のＰチ
ャネル型ＭＯＳトランジスタのソースと基板とに接続さ
れ、接地電圧が前記第１のＮチャネル型ＭＯＳトランジ
スタのソースに接続され、第１のノードが前記第４のＰ
チャネル型ＭＯＳトランジスタのドレインと前記第１の
Ｎチャネル型ＭＯＳトランジスタのドレインとに接続さ
れ、前記第１のノードと同論理電圧の信号が前記第３の
Ｐチャネル型ＭＯＳトランジスタのゲートに接続され、
第３の信号が前記第１のＰチャネル型ＭＯＳトランジス
タのソースと基板と前記第２のＰチャネル型ＭＯＳトラ
ンジスタのソースと基板と前記第３のＰチャネル型ＭＯ
Ｓトランジスタのソースと基板とに接続された構成を特
徴とする半導体装置。 - 【請求項２】 第１の信号が第１のＰチャネル型ＭＯＳ
トランジスタのドレインと第２のＰチャネル型ＭＯＳト
ランジスタのゲートと第３のＰチャネル型ＭＯＳトラン
ジスタのドレインと第４のＰチャネル型ＭＯＳトランジ
スタのゲートと第１のＮチャネル型ＭＯＳトランジスタ
のゲートと第６のＰチャネル型ＭＯＳトランジスタのソ
ースと基板とに接続され、第２の信号が前記第２のＰチ
ャネル型ＭＯＳトランジスタのドレインと前記第１のＰ
チャネル型ＭＯＳトランジスタのゲートと前記第４のＰ
チャネル型ＭＯＳトランジスタのソースと基板と第５の
Ｐチャネル型ＭＯＳトランジスタのドレインと前記第６
のＰチャネル型ＭＯＳトランジスタのゲートと第２のＮ
チャネル型ＭＯＳトランジスタのゲートとに接続され、
接地電圧が前記第１のＮチャネル型ＭＯＳトランジスタ
のソースと前記第２のＮチャネル型ＭＯＳトランジスタ
のソースとに接続され、第１のノードが前記第４のＰチ
ャネル型ＭＯＳトランジスタのドレインと前記第１のＮ
チャネル型ＭＯＳトランジスタのドレインとに接続さ
れ、前記第１のノードと同論理電圧の信号が前記第３の
Ｐチャネル型ＭＯＳトランジスタのゲートに接続され、
第２のノードが前記第６のＰチャネル型ＭＯＳトランジ
スタのドレインと前記第２のＮチャネル型ＭＯＳトラン
ジスタのドレインとに接続され、前記第２のノードと同
論理電圧の信号が前記第５のＰチャネル型ＭＯＳトラン
ジスタのゲートに接続され、第３の信号が前記第１のＰ
チャネル型ＭＯＳトランジスタのソースと基板と前記第
２のＰチャネル型ＭＯＳトランジスタのソースと基板と
前記第３のＰチャネル型ＭＯＳトランジスタのソースと
基板と前記第５のＰチャネル型ＭＯＳトランジスタのソ
ースと基板とに接続された構成を特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203451A JP3068752B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203451A JP3068752B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870246A JPH0870246A (ja) | 1996-03-12 |
| JP3068752B2 true JP3068752B2 (ja) | 2000-07-24 |
Family
ID=16474341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203451A Expired - Fee Related JP3068752B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068752B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6057288B2 (ja) * | 2011-01-17 | 2017-01-11 | サントリーホールディングス株式会社 | 植栽装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203801A (ja) * | 2005-01-24 | 2006-08-03 | Fujitsu Ltd | バッファ回路及び集積回路 |
| JP5752974B2 (ja) * | 2011-03-30 | 2015-07-22 | 旭化成エレクトロニクス株式会社 | 電圧切り替え回路 |
| JP5677352B2 (ja) * | 2012-03-29 | 2015-02-25 | 旭化成エレクトロニクス株式会社 | 電圧切り替え回路 |
| JP6232968B2 (ja) * | 2013-11-21 | 2017-11-22 | 株式会社ソシオネクスト | 電源切替制御回路および電源切替回路 |
| JP6198642B2 (ja) * | 2014-03-06 | 2017-09-20 | アルプス電気株式会社 | 電圧選択回路及びこれを有する半導体集積回路装置 |
| US9847133B2 (en) * | 2016-01-19 | 2017-12-19 | Ememory Technology Inc. | Memory array capable of performing byte erase operation |
| JP6828507B2 (ja) * | 2017-02-24 | 2021-02-10 | コニカミノルタ株式会社 | 情報処理装置およびプログラム |
-
1994
- 1994-08-29 JP JP6203451A patent/JP3068752B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6057288B2 (ja) * | 2011-01-17 | 2017-01-11 | サントリーホールディングス株式会社 | 植栽装置 |
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| Publication number | Publication date |
|---|---|
| JPH0870246A (ja) | 1996-03-12 |
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