JP3556533B2 - レベルシフタ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、その動作電源電圧が異なる回路を内蔵した半導体集積回路装置に於いて、低電源電圧動作回路よりの出力信号をレベルシフトして高電源電圧動作回路へ出力するレベルシフタ回路に関するものである。
【０００２】
【従来の技術】
図２は、従来のレベルシフタ回路の構成例を示す回路図である（特開平７−１９３４８８号公報参照）。
【０００３】
このレベルシフタ回路は、低電源電圧動作インバータＩＮＶ１、ＩＮＶ２、高電源電圧動作インバータＩＮＶ３、及びＮチャネル型ＭＯＳ（以下、「ＮＭＯＳ」と略す）トランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４、Ｐチャネル型ＭＯＳ（以下、「ＰＭＯＳ」と略す）トランジスタＰＴ１、ＰＴ２により構成されている。低電源電圧動作インバータＩＮＶ１の出力と低電源電圧動作インバータＩＮＶ２の入力、及びＮＭＯＳトランジスタＮＴ１、ＮＴ３のゲートが接続され、低電源電圧動作インバータＩＮＶ２の出力とＮＭＯＳトランジスタＮＴ２、ＮＴ４のゲートが接続されている。高電源電圧動作インバータＩＮＶ３の入力と、ＮＭＯＳトランジスタＮＴ２、ＰＭＯＳトランジスタＰＴ２のドレイン及びＰＭＯＳトランジスタＰＴ１のゲート、並びにＮＭＯＳトランジスタＮＴ３のソースが接続され、ＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ１のドレインとＰＭＯＳトランジスタＰＴ２のゲート、及びＮＭＯＳトランジスタＮＴ４のソースが接続されている。そして、ＰＭＯＳトランジスタＰＴ１、ＰＴ２のソース、及びＮＭＯＳトランジスタＮＴ３、ＮＴ４のドレインが高電源電圧源の供給ラインに接続され、低電源電圧動作インバータＩＮＶ１の入力が入力端子Ｖｉｎ１となり、高電源電圧動作インバータＩＮＶ３の出力が出力端子Ｖｏｕｔ１となっている。
【０００４】
以上のように構成された従来のレベルシフタ回路について、以下、その動作について説明する。低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＶＳＳレベル（以下、「Ｌレベル」と略す）からＶＤＤ１レベル（以下、「Ｈレベル」と略す）に変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ１の出力信号は、ＨレベルからＬレベルへと変化する。そのとき、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵抗が徐々に上昇し、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のソース−ドレイン間電圧が上昇する。ほぼ同時に、低電源電圧動作インバータＩＮＶ２からの出力信号がＬレベルからＨレベルに変化し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４が導通して、そのオン抵抗が徐々に低下し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース−ドレイン間電圧が低下する。ＮＭＯＳトランジスタＮＴ４がオンすることで、ＰＭＯＳトランジスタＰＴ２のゲート電位が中間電位まで上昇し、そのオン抵抗が上昇する。これにより、ＮＭＯＳトランジスタＮＴ２によるノードｎ２の電位の低下が生じる。同時に、ノードｎ２の電位の低下によりＰＭＯＳトランジスタＰＴ１のオン抵抗が低下し、ノードｎ１の電位が上昇する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ１がＨレベルとなると、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオフ、ＮＭＯＳトランジスタＮＴ２、ＮＴ４はオン、ＰＭＯＳトランジスタＰＴ１はオン、ＰＭＯＳトランジスタＰＴ２はオフとなって、高電源電圧動作回路への出力信号端子Ｖｏｕｔ１の信号はＶＤＤ２レベル（以下、「ＨＨレベル」と略す）となって安定する。
【０００５】
一方、低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＨレベルからＬレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ１の出力信号は、ＬレベルからＨレベルへと変化する。そのとき、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵抗が徐々に低下し、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のソース−ドレイン間電圧が低下する。ほぼ同時に、低電源電圧動作インバータＩＮＶ２からの出力信号がＨレベルからＬレベルに変化し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４が非導通となって、そのオン抵抗が徐々に上昇し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース−ドレイン間電圧が上昇する。ＮＭＯＳトランジスタＮＴ３がオンすることで、ＰＭＯＳトランジスタＰＴ１のゲート電位が中間電位まで上昇し、そのオン抵抗が上昇する。これにより、ＮＭＯＳトランジスタＮＴ１によるノードｎ１の電位の低下が生じる。同時に、ノードｎ１の電位の低下によりＰＭＯＳトランジスタＰＴ２のオン抵抗が低下し、ノードｎ２の電位が上昇する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ１がＬレベルとなると、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオン、ＮＭＯＳトランジスタＮＴ２、ＮＴ４はオフ、ＰＭＯＳトランジスタＰＴ１はオフ、ＰＭＯＳトランジスタＰＴ２はオンとなって、高電源電圧動作回路への出力信号端子Ｖｏｕｔ１の信号はＬレベルとなって安定する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のレベルシフタ回路には、以下に示す問題点があった。すなわち、従来のレベルシフタ回路では、例えば、低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＬレベルからＨレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ１の出力信号は、ＨレベルからＬレベルへと変化し、低電源電圧動作インバータＩＮＶ２の出力信号は、ＬレベルからＨレベルへと変化する。そのとき、低電源電圧動作インバータＩＮＶ２の出力信号は、低電源電圧動作インバータＩＮＶ１の出力信号より遅れて変化するため、一時的にＮＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４及びＰＭＯＳトランジスタＰＴ１、ＰＴ２がオフし、ノードｎ１、ｎ２の電位が不安定になり、高速動作が難しいという問題点があった。また、このことは、低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＨレベルからＬレベルに変化する信号が入力したときについても、言えることである。
【０００７】
本発明は、従来のレベルシフタ回路における上記問題点を解決できるレベルシフタ回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明のレベルシフタ回路は、低電源電圧動作回路よりの出力信号をレベルシフトして高電源電圧動作回路へ出力するレベルシフタ回路に於いて、
前記低電源電圧動作回路よりの出力信号を、その入力端子に受け、前記低電源電圧で動作する第１のインバータと、第１及び第２のＭＯＳトランジスタからなり、前記第１のインバータの出力端子と、前記高電源電圧を発生する電源との間に設けられる抵抗分割回路と、ソース端子が前記抵抗分割回路の出力端子に接続され、前記第１のインバータの出力信号に応じてオン・オフ制御される第３のＭＯＳトランジスタと、前記抵抗分割回路よりの出力信号が入力され、前記高電源電圧で動作する第２のインバータと、から構成され、
前記第１から第３のＭＯＳトランジスタのサイズ比を所定の関係に設定することを特徴とする。
【０００９】
また、本発明のレベルシフタ回路は、そのゲート及びドレインが前記高電源電圧に接続された第１のＮチャネル型ＭＯＳトランジスタと、そのゲートが前記高電源電圧に接続され、そのドレインが前記第１のＮチャネル型ＭＯＳトランジスタのソースに接続され、そのソースが前記第１のインバータの出力端子に接続された第２のＮチャネル型ＭＯＳトランジスタと、そのゲートが前記第１のインバータの出力端子に接続され、そのドレインが前記接地電圧に接続され、そのソースが、前記第１のＮチャネル型ＭＯＳトランジスタのソースと前記第２のＮチャネル型ＭＯＳトランジスタのドレインとの接続点に接続された第１のＰチャネル型ＭＯＳトランジスタと、から成り、前記第１のＮチャネル型ＭＯＳトランジスタのソースと前記第２のＮチャネル型ＭＯＳトランジスタのドレインと前記第１のＰチャネル型ＭＯＳトランジスタのソースとの接続点を、その出力端子とする前記抵抗分割回路を設けて成ることを特徴とする。
【００１０】
更に、本発明のレベルシフタ回路は、前記第１のＮチャネル型ＭＯＳトランジスタのチャネル長をＬ１、同チャネル幅をＷ１とし、また、前記第２のＮチャネル型ＭＯＳトランジスタのチャネル長をＬ２、同チャネル幅をＷ２とし、更に、前記第１のＰチャネル型ＭＯＳトランジスタのチャネル長をＬ３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、前記第１及び第２のＮチャネル型ＭＯＳトランジスタ、並びに前記第１のＰチャネル型ＭＯＳトランジスタが構成されて成ることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態に基づいて、本発明を詳細に説明する。
【００１２】
図１は、本発明の一実施形態であるレベルシフタ回路の構成を示す回路図である。
【００１３】
本実施形態のレベルシフタ回路は、低電源電圧動作インバータＩＮＶ４、高電源電圧動作インバータＩＮＶ５、及びＮＭＯＳトランジスタＮＴ５、ＮＴ６、ＰＭＯＳトランジスタＰＴ３により構成されている。低電源電圧動作インバータＩＮＶ４の出力とＮＭＯＳトランジスタＮＴ６のソース、及びＰＭＯＳトランジスタＰＴ３のゲートが接続され、高電源電圧動作インバータＩＮＶ５の入力と、ＮＭＯＳトランジスタＮＴ６のドレイン、及びＮＭＯＳトランジスタＮＴ５、ＰＭＯＳトランジスタＰＴ３のソースが接続されている。そして、ＮＭＯＳトランジスタＮＴ５のドレイン、及びＮＭＯＳトランジスタＮＴ５、ＮＴ６のゲートが高電源電圧源の供給ラインに接続され、低電源電圧動作インバータＩＮＶ４の入力が入力信号端子Ｖｉｎ２となり、高電源電圧動作インバータＩＮＶ５の出力が出力信号端子Ｖｏｕｔ２となっている。また、ＮＭＯＳトランジスタＮＴ５のチャネル長をＬ１、同チャネル幅をＷ１とし、ＮＭＯＳトランジスタＮＴ６のチャネル長をＬ２、同チャネル幅をＷ２とし、ＰＭＯＳトランジスタＰＴ３のチャネル長をＬ３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、上記ＮＭＯＳトランジスタＮＴ５、ＮＴ６、及びＰＭＯＳトランジスタＰＴ３のトランジスタサイズは決定されている。
【００１４】
以上のように構成された本実施形態のレベルシフタ回路について、以下、その動作について説明する。低電源電圧動作回路からの入力信号端子Ｖｉｎ２より、ＬレベルからＨレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ４の出力信号は、ＨレベルからＬレベルへと変化する。そのとき、ＰＭＯＳトランジスタＰＴ３のオン抵抗が徐々に低下し、ＰＭＯＳトランジスタＰＴ３のソース−ドレイン間電圧が低下し、ノードｎ３の電位が低下する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ２がＨレベルになると、ノードｎ３の電位は、ＮＭＯＳトランジスタＮＴ５と、ＮＭＯＳトランジスタＮＴ６、インバータＩＮＶ４の接地側ＮＭＯＳトランジスタ（図示せず）、及びＰＭＯＳトランジスタＰＴ３のオン抵抗で分割されたものとなる。ここで、ＮＭＯＳトランジスタＮＴ６を通る電流経路と、ＰＭＯＳトランジスタＰＴ３とは並列であり、Ｌ２／Ｗ２≫Ｌ３／Ｗ３であることから、該並列回路の合成抵抗値は、ほぼ、ＰＭＯＳトランジスタＰＴ３のオン抵抗に等しくなる。また、ＮＭＯＳトランジスタＮＴ５とＰＭＯＳトランジスタＰＴ３とは直列接続であり、Ｌ１／Ｗ１≫Ｌ３／Ｗ３であるために、ＰＭＯＳトランジスタＰＴ３のオン抵抗が、ＮＭＯＳトランジスタＮＴ５のオン抵抗と比較して極めて小さいことから、ノードｎ３の電位は、ほぼ、Ｌレベルとなる。これにより、高電源電圧動作回路への出力信号端子Ｖｏｕｔ２の信号はＨＨレベルとなって安定する。
【００１５】
一方、低電源電圧動作回路からの入力信号端子Ｖｉｎ２より、ＨレベルからＬレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ４の出力信号は、ＬレベルからＨレベルへと変化する。そのとき、ＰＭＯＳトランジスタＰＴ３のオン抵抗が徐々に上昇し、ＰＭＯＳトランジスタＰＴ３のソース−ドレイン間電圧が上昇し、ノードｎ３の電位が上昇する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ２がＬレベルになると、ＰＭＯＳトランジスタＰＴ３はオフとなり、ノードｎ３の電位は、高電源電圧ＶＤＤ２−低電源電圧ＶＤＤ１間の電位差が、ほぼＮＭＯＳトランジスタＮＴ５とＮＭＯＳトランジスタＮＴ６のオン抵抗で分割されたものとなる（低電源電圧動作インバータＩＮＶ４の電源側ＰＭＯＳトランジスタのオン抵抗は、上記両ＮＭＯＳトランジスタＮＴ５、ＮＴ６のオン抵抗に比較して極めて小さい）。ここで、ＮＭＯＳトランジスタＮＴ５とＮＭＯＳトランジスタＮＴ６とは直列接続であり、Ｌ２／Ｗ２≫Ｌ１／Ｗ１であるために、ＮＭＯＳトランジスタＮＴ５のオン抵抗が、ＮＭＯＳトランジスタＮＴ６のオン抵抗と比較して極めて小さいことから、ノードｎ３の電位は、ほぼ、ＨＨレベルとなる。これにより、高電源電圧動作回路への出力信号端子Ｖｏｕｔ２の信号はＬレベルとなって安定する。
【００１６】
以上に説明したように、本実施形態のレベルシフタ回路によれば、入力信号のレベル遷移時に、その電位が不安定になるノードが存在しないので、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのトランジスタサイズを調整することにより、容易に高速動作を実現することができるものである。また、上記従来のレベルシフタ回路と比較して、極めて少ない素子数で、レベルシフタ回路を構成することができるものである。すなわち、図２の従来のレベルシフタ回路では、１２個のＭＯＳトランジスタを要していたものが、本実施形態の構成によれば、わずか７個のＭＯＳトランジスタによってレベルシフタ回路を構成することができるものである。
【００１７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、容易に高速動作を実現できるとともに、その構成素子数も少ない、極めて有用なレベルシフタ回路を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態のレベルシフタ回路の構成を示す回路図である。
【図２】従来のレベルシフタ回路の構成を示す回路図である。
【符号の説明】
ＩＮＶ４ 低電源電圧動作インバータ
ＩＮＶ５ 高電源電圧動作インバータ
ＮＴ５、ＮＴ６ ＮＭＯＳトランジスタ
ＰＴ３ ＰＭＯＳトランジスタ
Ｖｉｎ２ 入力信号端子
Ｖｏｕｔ２ 出力信号端子
ｎ３ ノード
【発明の属する技術分野】
本発明は、その動作電源電圧が異なる回路を内蔵した半導体集積回路装置に於いて、低電源電圧動作回路よりの出力信号をレベルシフトして高電源電圧動作回路へ出力するレベルシフタ回路に関するものである。
【０００２】
【従来の技術】
図２は、従来のレベルシフタ回路の構成例を示す回路図である（特開平７−１９３４８８号公報参照）。
【０００３】
このレベルシフタ回路は、低電源電圧動作インバータＩＮＶ１、ＩＮＶ２、高電源電圧動作インバータＩＮＶ３、及びＮチャネル型ＭＯＳ（以下、「ＮＭＯＳ」と略す）トランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４、Ｐチャネル型ＭＯＳ（以下、「ＰＭＯＳ」と略す）トランジスタＰＴ１、ＰＴ２により構成されている。低電源電圧動作インバータＩＮＶ１の出力と低電源電圧動作インバータＩＮＶ２の入力、及びＮＭＯＳトランジスタＮＴ１、ＮＴ３のゲートが接続され、低電源電圧動作インバータＩＮＶ２の出力とＮＭＯＳトランジスタＮＴ２、ＮＴ４のゲートが接続されている。高電源電圧動作インバータＩＮＶ３の入力と、ＮＭＯＳトランジスタＮＴ２、ＰＭＯＳトランジスタＰＴ２のドレイン及びＰＭＯＳトランジスタＰＴ１のゲート、並びにＮＭＯＳトランジスタＮＴ３のソースが接続され、ＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ１のドレインとＰＭＯＳトランジスタＰＴ２のゲート、及びＮＭＯＳトランジスタＮＴ４のソースが接続されている。そして、ＰＭＯＳトランジスタＰＴ１、ＰＴ２のソース、及びＮＭＯＳトランジスタＮＴ３、ＮＴ４のドレインが高電源電圧源の供給ラインに接続され、低電源電圧動作インバータＩＮＶ１の入力が入力端子Ｖｉｎ１となり、高電源電圧動作インバータＩＮＶ３の出力が出力端子Ｖｏｕｔ１となっている。
【０００４】
以上のように構成された従来のレベルシフタ回路について、以下、その動作について説明する。低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＶＳＳレベル（以下、「Ｌレベル」と略す）からＶＤＤ１レベル（以下、「Ｈレベル」と略す）に変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ１の出力信号は、ＨレベルからＬレベルへと変化する。そのとき、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵抗が徐々に上昇し、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のソース−ドレイン間電圧が上昇する。ほぼ同時に、低電源電圧動作インバータＩＮＶ２からの出力信号がＬレベルからＨレベルに変化し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４が導通して、そのオン抵抗が徐々に低下し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース−ドレイン間電圧が低下する。ＮＭＯＳトランジスタＮＴ４がオンすることで、ＰＭＯＳトランジスタＰＴ２のゲート電位が中間電位まで上昇し、そのオン抵抗が上昇する。これにより、ＮＭＯＳトランジスタＮＴ２によるノードｎ２の電位の低下が生じる。同時に、ノードｎ２の電位の低下によりＰＭＯＳトランジスタＰＴ１のオン抵抗が低下し、ノードｎ１の電位が上昇する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ１がＨレベルとなると、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオフ、ＮＭＯＳトランジスタＮＴ２、ＮＴ４はオン、ＰＭＯＳトランジスタＰＴ１はオン、ＰＭＯＳトランジスタＰＴ２はオフとなって、高電源電圧動作回路への出力信号端子Ｖｏｕｔ１の信号はＶＤＤ２レベル（以下、「ＨＨレベル」と略す）となって安定する。
【０００５】
一方、低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＨレベルからＬレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ１の出力信号は、ＬレベルからＨレベルへと変化する。そのとき、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のオン抵抗が徐々に低下し、ＮＭＯＳトランジスタＮＴ１、ＮＴ３のソース−ドレイン間電圧が低下する。ほぼ同時に、低電源電圧動作インバータＩＮＶ２からの出力信号がＨレベルからＬレベルに変化し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４が非導通となって、そのオン抵抗が徐々に上昇し、ＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース−ドレイン間電圧が上昇する。ＮＭＯＳトランジスタＮＴ３がオンすることで、ＰＭＯＳトランジスタＰＴ１のゲート電位が中間電位まで上昇し、そのオン抵抗が上昇する。これにより、ＮＭＯＳトランジスタＮＴ１によるノードｎ１の電位の低下が生じる。同時に、ノードｎ１の電位の低下によりＰＭＯＳトランジスタＰＴ２のオン抵抗が低下し、ノードｎ２の電位が上昇する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ１がＬレベルとなると、ＮＭＯＳトランジスタＮＴ１、ＮＴ３はオン、ＮＭＯＳトランジスタＮＴ２、ＮＴ４はオフ、ＰＭＯＳトランジスタＰＴ１はオフ、ＰＭＯＳトランジスタＰＴ２はオンとなって、高電源電圧動作回路への出力信号端子Ｖｏｕｔ１の信号はＬレベルとなって安定する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のレベルシフタ回路には、以下に示す問題点があった。すなわち、従来のレベルシフタ回路では、例えば、低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＬレベルからＨレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ１の出力信号は、ＨレベルからＬレベルへと変化し、低電源電圧動作インバータＩＮＶ２の出力信号は、ＬレベルからＨレベルへと変化する。そのとき、低電源電圧動作インバータＩＮＶ２の出力信号は、低電源電圧動作インバータＩＮＶ１の出力信号より遅れて変化するため、一時的にＮＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４及びＰＭＯＳトランジスタＰＴ１、ＰＴ２がオフし、ノードｎ１、ｎ２の電位が不安定になり、高速動作が難しいという問題点があった。また、このことは、低電源電圧動作回路からの入力信号端子Ｖｉｎ１より、ＨレベルからＬレベルに変化する信号が入力したときについても、言えることである。
【０００７】
本発明は、従来のレベルシフタ回路における上記問題点を解決できるレベルシフタ回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明のレベルシフタ回路は、低電源電圧動作回路よりの出力信号をレベルシフトして高電源電圧動作回路へ出力するレベルシフタ回路に於いて、
前記低電源電圧動作回路よりの出力信号を、その入力端子に受け、前記低電源電圧で動作する第１のインバータと、第１及び第２のＭＯＳトランジスタからなり、前記第１のインバータの出力端子と、前記高電源電圧を発生する電源との間に設けられる抵抗分割回路と、ソース端子が前記抵抗分割回路の出力端子に接続され、前記第１のインバータの出力信号に応じてオン・オフ制御される第３のＭＯＳトランジスタと、前記抵抗分割回路よりの出力信号が入力され、前記高電源電圧で動作する第２のインバータと、から構成され、
前記第１から第３のＭＯＳトランジスタのサイズ比を所定の関係に設定することを特徴とする。
【０００９】
また、本発明のレベルシフタ回路は、そのゲート及びドレインが前記高電源電圧に接続された第１のＮチャネル型ＭＯＳトランジスタと、そのゲートが前記高電源電圧に接続され、そのドレインが前記第１のＮチャネル型ＭＯＳトランジスタのソースに接続され、そのソースが前記第１のインバータの出力端子に接続された第２のＮチャネル型ＭＯＳトランジスタと、そのゲートが前記第１のインバータの出力端子に接続され、そのドレインが前記接地電圧に接続され、そのソースが、前記第１のＮチャネル型ＭＯＳトランジスタのソースと前記第２のＮチャネル型ＭＯＳトランジスタのドレインとの接続点に接続された第１のＰチャネル型ＭＯＳトランジスタと、から成り、前記第１のＮチャネル型ＭＯＳトランジスタのソースと前記第２のＮチャネル型ＭＯＳトランジスタのドレインと前記第１のＰチャネル型ＭＯＳトランジスタのソースとの接続点を、その出力端子とする前記抵抗分割回路を設けて成ることを特徴とする。
【００１０】
更に、本発明のレベルシフタ回路は、前記第１のＮチャネル型ＭＯＳトランジスタのチャネル長をＬ１、同チャネル幅をＷ１とし、また、前記第２のＮチャネル型ＭＯＳトランジスタのチャネル長をＬ２、同チャネル幅をＷ２とし、更に、前記第１のＰチャネル型ＭＯＳトランジスタのチャネル長をＬ３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、前記第１及び第２のＮチャネル型ＭＯＳトランジスタ、並びに前記第１のＰチャネル型ＭＯＳトランジスタが構成されて成ることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態に基づいて、本発明を詳細に説明する。
【００１２】
図１は、本発明の一実施形態であるレベルシフタ回路の構成を示す回路図である。
【００１３】
本実施形態のレベルシフタ回路は、低電源電圧動作インバータＩＮＶ４、高電源電圧動作インバータＩＮＶ５、及びＮＭＯＳトランジスタＮＴ５、ＮＴ６、ＰＭＯＳトランジスタＰＴ３により構成されている。低電源電圧動作インバータＩＮＶ４の出力とＮＭＯＳトランジスタＮＴ６のソース、及びＰＭＯＳトランジスタＰＴ３のゲートが接続され、高電源電圧動作インバータＩＮＶ５の入力と、ＮＭＯＳトランジスタＮＴ６のドレイン、及びＮＭＯＳトランジスタＮＴ５、ＰＭＯＳトランジスタＰＴ３のソースが接続されている。そして、ＮＭＯＳトランジスタＮＴ５のドレイン、及びＮＭＯＳトランジスタＮＴ５、ＮＴ６のゲートが高電源電圧源の供給ラインに接続され、低電源電圧動作インバータＩＮＶ４の入力が入力信号端子Ｖｉｎ２となり、高電源電圧動作インバータＩＮＶ５の出力が出力信号端子Ｖｏｕｔ２となっている。また、ＮＭＯＳトランジスタＮＴ５のチャネル長をＬ１、同チャネル幅をＷ１とし、ＮＭＯＳトランジスタＮＴ６のチャネル長をＬ２、同チャネル幅をＷ２とし、ＰＭＯＳトランジスタＰＴ３のチャネル長をＬ３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、上記ＮＭＯＳトランジスタＮＴ５、ＮＴ６、及びＰＭＯＳトランジスタＰＴ３のトランジスタサイズは決定されている。
【００１４】
以上のように構成された本実施形態のレベルシフタ回路について、以下、その動作について説明する。低電源電圧動作回路からの入力信号端子Ｖｉｎ２より、ＬレベルからＨレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ４の出力信号は、ＨレベルからＬレベルへと変化する。そのとき、ＰＭＯＳトランジスタＰＴ３のオン抵抗が徐々に低下し、ＰＭＯＳトランジスタＰＴ３のソース−ドレイン間電圧が低下し、ノードｎ３の電位が低下する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ２がＨレベルになると、ノードｎ３の電位は、ＮＭＯＳトランジスタＮＴ５と、ＮＭＯＳトランジスタＮＴ６、インバータＩＮＶ４の接地側ＮＭＯＳトランジスタ（図示せず）、及びＰＭＯＳトランジスタＰＴ３のオン抵抗で分割されたものとなる。ここで、ＮＭＯＳトランジスタＮＴ６を通る電流経路と、ＰＭＯＳトランジスタＰＴ３とは並列であり、Ｌ２／Ｗ２≫Ｌ３／Ｗ３であることから、該並列回路の合成抵抗値は、ほぼ、ＰＭＯＳトランジスタＰＴ３のオン抵抗に等しくなる。また、ＮＭＯＳトランジスタＮＴ５とＰＭＯＳトランジスタＰＴ３とは直列接続であり、Ｌ１／Ｗ１≫Ｌ３／Ｗ３であるために、ＰＭＯＳトランジスタＰＴ３のオン抵抗が、ＮＭＯＳトランジスタＮＴ５のオン抵抗と比較して極めて小さいことから、ノードｎ３の電位は、ほぼ、Ｌレベルとなる。これにより、高電源電圧動作回路への出力信号端子Ｖｏｕｔ２の信号はＨＨレベルとなって安定する。
【００１５】
一方、低電源電圧動作回路からの入力信号端子Ｖｉｎ２より、ＨレベルからＬレベルに変化する信号が入力したとき、低電源電圧動作インバータＩＮＶ４の出力信号は、ＬレベルからＨレベルへと変化する。そのとき、ＰＭＯＳトランジスタＰＴ３のオン抵抗が徐々に上昇し、ＰＭＯＳトランジスタＰＴ３のソース−ドレイン間電圧が上昇し、ノードｎ３の電位が上昇する。完全に低電源電圧動作回路からの入力信号端子Ｖｉｎ２がＬレベルになると、ＰＭＯＳトランジスタＰＴ３はオフとなり、ノードｎ３の電位は、高電源電圧ＶＤＤ２−低電源電圧ＶＤＤ１間の電位差が、ほぼＮＭＯＳトランジスタＮＴ５とＮＭＯＳトランジスタＮＴ６のオン抵抗で分割されたものとなる（低電源電圧動作インバータＩＮＶ４の電源側ＰＭＯＳトランジスタのオン抵抗は、上記両ＮＭＯＳトランジスタＮＴ５、ＮＴ６のオン抵抗に比較して極めて小さい）。ここで、ＮＭＯＳトランジスタＮＴ５とＮＭＯＳトランジスタＮＴ６とは直列接続であり、Ｌ２／Ｗ２≫Ｌ１／Ｗ１であるために、ＮＭＯＳトランジスタＮＴ５のオン抵抗が、ＮＭＯＳトランジスタＮＴ６のオン抵抗と比較して極めて小さいことから、ノードｎ３の電位は、ほぼ、ＨＨレベルとなる。これにより、高電源電圧動作回路への出力信号端子Ｖｏｕｔ２の信号はＬレベルとなって安定する。
【００１６】
以上に説明したように、本実施形態のレベルシフタ回路によれば、入力信号のレベル遷移時に、その電位が不安定になるノードが存在しないので、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのトランジスタサイズを調整することにより、容易に高速動作を実現することができるものである。また、上記従来のレベルシフタ回路と比較して、極めて少ない素子数で、レベルシフタ回路を構成することができるものである。すなわち、図２の従来のレベルシフタ回路では、１２個のＭＯＳトランジスタを要していたものが、本実施形態の構成によれば、わずか７個のＭＯＳトランジスタによってレベルシフタ回路を構成することができるものである。
【００１７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、容易に高速動作を実現できるとともに、その構成素子数も少ない、極めて有用なレベルシフタ回路を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態のレベルシフタ回路の構成を示す回路図である。
【図２】従来のレベルシフタ回路の構成を示す回路図である。
【符号の説明】
ＩＮＶ４ 低電源電圧動作インバータ
ＩＮＶ５ 高電源電圧動作インバータ
ＮＴ５、ＮＴ６ ＮＭＯＳトランジスタ
ＰＴ３ ＰＭＯＳトランジスタ
Ｖｉｎ２ 入力信号端子
Ｖｏｕｔ２ 出力信号端子
ｎ３ ノード
Claims (3)
- 低電源電圧動作回路よりの出力信号をレベルシフトして高電源電圧動作回路へ出力するレベルシフタ回路に於いて、
前記低電源電圧動作回路よりの出力信号を、その入力端子に受け、前記低電源電圧で動作する第１のインバータと、
第１及び第２のＭＯＳトランジスタからなり、前記第１のインバータの出力端子と、前記高電源電圧を発生する電源との間に設けられる抵抗分割回路と、
ソース端子が前記抵抗分割回路の出力端子に接続され、前記第１のインバータの出力信号に応じてオン・オフ制御される第３のＭＯＳトランジスタと、
前記抵抗分割回路よりの出力信号が入力され、前記高電源電圧で動作する第２のインバータと、から構成され、
前記第１から第３のＭＯＳトランジスタのサイズ比を所定の関係に設定することを特徴とするレベルシフタ回路。 - そのゲート及びドレインが前記高電源電圧に接続された第１のＮチャネル型ＭＯＳトランジスタと、
そのゲートが前記高電源電圧に接続され、そのドレインが前記第１のＮチャネル型ＭＯＳトランジスタのソースに接続され、そのソースが前記第１のインバータの出力端子に接続された第２のＮチャネル型ＭＯＳトランジスタと、
そのゲートが前記第１のインバータの出力端子に接続され、そのドレインが前記接地電圧に接続され、そのソースが、前記第１のＮチャネル型ＭＯＳトランジスタのソースと前記第２のＮチャネル型ＭＯＳトランジスタのドレインとの接続点に接続された第１のＰチャネル型ＭＯＳトランジスタと、から成り、
前記第１のＮチャネル型ＭＯＳトランジスタのソースと前記第２のＮチャネル型ＭＯＳトランジスタのドレインと前記第１のＰチャネル型ＭＯＳトランジスタのソースとの接続点を、その出力端子とする前記抵抗分割回路を設けて成ることを特徴とする請求項１に記載のレベルシフタ回路。 - 前記第１のＮチャネル型ＭＯＳトランジスタのチャネル長をＬ１、同チャネル幅をＷ１とし、また、前記第２のＮチャネル型ＭＯＳトランジスタのチャネル長をＬ２、同チャネル幅をＷ２とし、更に、前記第１のＰチャネル型ＭＯＳトランジスタのチャネル長をＬ３、同チャネル幅をＷ３とするとき、Ｌ３／Ｗ３≪Ｌ１／Ｗ１≪Ｌ２／Ｗ２の関係を満足するように、前記第１及び第２のＮチャネル型ＭＯＳトランジスタ、並びに前記第１のＰチャネル型ＭＯＳトランジスタが構成されて成ることを特徴とする請求項２に記載のレベルシフタ回路。
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