JP3761812B2 - レベルシフト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の低い回路と、電源電圧の高い回路とのインタフェースを行うために使用されるレベルシフト回路に関する。
【０００２】
【従来の技術】
一般的に、電源電圧の低い内部回路と電源電圧の高い外部回路とのインタフェースを行う回路において、内部回路の電源電圧より高い電圧を出力する出力回路は、例えば図６のような回路構成になる。なお、図６では、内部回路が３Ｖの電源電圧で動作し、外部回路が５Ｖの電源電圧で動作する場合を例にして説明する。
図６において、出力回路１００には、内部回路１１０から出力信号Ｓｏと出力イネーブル信号Ｏｅが入力され、出力回路１００は、出力イネーブル信号Ｏｅがロー（Ｌｏｗ）レベルになってイネーブルになると、内部回路１１０からの３Ｖ電源の出力信号Ｓｏを５Ｖ電源の信号にレベルシフトさせて外部回路１１１に出力する。出力回路１００には、レベルシフト回路１０１及び１０２が使用されており、３Ｖ電源の出力信号Ｓｏはレベルシフト回路１０１で５Ｖ電源の出力信号にレベルシフトされる。
【０００３】
一方、出力イネーブル信号Ｏｅがハイ（Ｈｉｇｈ）レベルになってディスエーブルになると、レベルシフト回路１０２の非反転出力端から５Ｖ電源のハイレベルの信号が、レベルシフト回路１０２の反転出力端からローレベルの信号がそれぞれ出力される。このため、５Ｖ電源のＮＡＮＤ回路１０３の出力端がハイレベルとなり、５Ｖ電源のＮＯＲ回路１０４の出力端がローレベルとなり、Ｐチャネル型ＭＯＳトランジスタ１０５及びＮチャネル型ＭＯＳトランジスタ１０６はそれぞれオフして遮断状態になることから、出力回路１００の出力端は開放状態になる。
【０００４】
図７は、図６のレベルシフト回路１０１及び１０２の回路例を示した図である。なお、図７（ａ）は、図６で示したレベルシフト回路１０１及び１０２の回路記号を示し、図７（ｂ）は、図７（ａ）の回路記号に対応する回路図を示している。図７のレベルシフト回路は、入力端ＩＮに入力される３Ｖ電源の入力信号に対応した、相反する信号レベルをなす５Ｖ電源の一対の出力信号Ｓａ，ＳａＢをそれぞれ出力する。図８は、図７（ｂ）で示したレベルシフト回路に対して貫通電流が少なくなるようにした回路例である。
【０００５】
【発明が解決しようとする課題】
しかし、図７及び図８で示した回路では、３Ｖ電源（低電圧側）がオフし、５Ｖ電源（高電圧側）がオンしている状態、すなわち入力端ＩＮへの入力信号がなくなると共に、レベルシフト回路１０１及び１０２のインバータ回路部１２１への電源供給が無くなると、レベルシフト回路１０１及び１０２のレベルシフト回路部１２２内に貫通電流が流れ、レベルシフト回路１０１及び１０２の出力信号Ｓａ及びＳａＢの電圧が中間電圧となり、次段につながる回路に貫通電流が流れる原因にもなるという問題があった。このような問題を解決するために、特開２０００−３５３９４６号公報、特開平９−７４３４８号公報及び特開平１０−８４２７４号公報では、レベルシフト回路に制御トランジスタを付加することで貫通電流を防ぎ、該制御トランジスタへ制御信号を供給する技術が開示されている。
【０００６】
しかし、特開２０００−３５３９４６号公報、特開平９−７４３４８号公報及び特開平１０−８４２７４号公報等で開示されたレベルシフト回路では、制御トランジスタを制御する制御信号が必要となり、該信号を生成するために、低電圧電源のオフ状態をモニタする回路が必要であり、回路規模が増大するという問題があった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、低電圧電源の状態をモニタする回路が必要なく、複数個のトランジスタを付加するだけで貫通電流の発生を防止することができるレベルシフト回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、低電圧側の電源で動作する回路からの入力信号の信号レベルを反転させて出力するインバータ回路部と、前記入力信号と該インバータ回路部からの出力信号をそれぞれレベルシフトさせて生成した一対の信号を、対応する第１及び第２の各出力端から高電圧側の電源で動作する回路に出力するレベルシフト回路部とからなるレベルシフト回路において、前記レベルシフト回路部は、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第２の出力端の電圧レベルに応じて動作する第１のＰチャネル型トランジスタと前記インバータ回路部からの信号に応じて動作する第１のＮチャネル型トランジスタとが直列に接続されてなり、該接続部が前記第１の出力端をなす第１の直列回路と、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第１の出力端の電圧レベルに応じて動作する第２のＰチャネル型トランジスタと前記低電圧側の電源で動作する回路からの入力信号に応じて動作する第２のＮチャネル型トランジスタとが直列に接続されてなり、該接続部が前記第２の出力端をなす第２の直列回路と、前記第１の出力端の電圧レベルに応じて前記第１のＮチャネル型トランジスタの動作制御を行う第３のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第１の出力端の電圧レベルを保持する第４のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第２のＮチャネル型トランジスタの動作制御を行う第５のトランジスタと、前記第１の出力端の電圧レベルに応じて前記第２の出力端の電圧レベルを保持する第６のトランジスタとを備えるものである。
【０００９】
具体的には、前記第３のトランジスタは、インバータ回路部の出力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、インバータ回路部の入力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、第３及び第５の各トランジスタは、ゲートと接地との間の容量が異なるようにした。
【００１０】
また、この発明に係るレベルシフト回路は、低電圧側の電源で動作する回路からの入力信号の信号レベルを反転させて出力するインバータ回路部と、前記入力信号と該インバータ回路部からの出力信号をそれぞれレベルシフトさせて生成した一対の信号を、対応する第１及び第２の各出力端から高電圧側の電源で動作する回路に出力するレベルシフト回路部とからなるレベルシフト回路において、前記レベルシフト回路部は、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第２の出力端の電圧レベルに応じて動作する第１のＰチャネル型トランジスタ、前記インバータ回路部からの信号に応じてそれぞれ動作する第７のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタが直列に接続されてなり、第７のＰチャネル型トランジスタと第１のＮチャネル型トランジスタとの接続部が前記第１の出力端をなす第１の直列回路と、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第１の出力端の電圧レベルに応じて動作する第２のＰチャネル型トランジスタ、前記低電圧側の電源で動作する回路からの入力信号に応じてそれぞれ動作する第８のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタが直列に接続されてなり、該第８のＰチャネル型トランジスタと第２のＮチャネル型トランジスタとの接続部が前記第２の出力端をなす第２の直列回路と、前記第１の出力端の電圧レベルに応じて前記第１のＮチャネル型トランジスタ及び第７のＰチャネル型トランジスタの動作制御をそれぞれ行う第３のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第１の出力端の電圧レベルを保持する第４のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第２のＮチャネル型トランジスタ及び第８のＰチャネル型トランジスタの動作制御を行う第５のトランジスタと、前記第１の出力端の電圧レベルに応じて前記第２の出力端の電圧レベルを保持する第６のトランジスタとを備えるものである。
【００１１】
具体的には、前記第３のトランジスタは、インバータ回路部の出力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、インバータ回路部の入力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、第３及び第５の各トランジスタは、電流駆動能力が異なるようにした。
【００１２】
また、前記第３のトランジスタは、出力端がハイレベル時のインバータ回路部よりも電流駆動能力が小さくなるようにしてもよい。
【００１３】
一方、前記第５のトランジスタは、出力端がハイレベル時の前記低電圧側の電源で動作する回路よりも電流駆動能力が小さくなるようにしてもよい。
【００１４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
図１のレベルシフト回路１は、低電圧側の電源電圧ＶＤＤＬ（例えば３Ｖ）で動作するインバータ回路部２と、高電圧側の電源電圧ＶＤＤＨ（例えば５Ｖ）で動作するレベルシフト回路部３とで構成されている。インバータ回路部２は、電源電圧ＶＤＤＬを電源としたインバータ回路を形成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ１とで構成され、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートは接続され、該接続部は、入力端ＩＮをなし、電源電圧ＶＤＤＬを電源とした内部回路（図示せず）からの出力信号が入力される。
【００１５】
レベルシフト回路部３は、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ２〜Ｎ７で構成されている。なお、ＰＭＯＳトランジスタＰ２は第１のＰチャネル型トランジスタを、ＰＭＯＳトランジスタＰ３は第２のＰチャネル型トランジスタを、ＮＭＯＳトランジスタＮ２は第１のＮチャネル型トランジスタを、ＮＭＯＳトランジスタＮ３は第２のＮチャネル型トランジスタをそれぞれなす。また、ＮＭＯＳトランジスタＮ４は第３のトランジスタを、ＮＭＯＳトランジスタＮ５は第４のトランジスタを、ＮＭＯＳトランジスタＮ６は第６のトランジスタを、ＮＭＯＳトランジスタＮ７は第５のトランジスタをそれぞれなす。
【００１６】
電源電圧ＶＤＤＨと接地電圧との間には、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２の直列回路、及びＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３の直列回路が並列に接続されている。また、ＮＭＯＳトランジスタＮ２のゲートには、インバータ回路部２からの出力信号が入力され、ＮＭＯＳトランジスタＮ２のゲートと接地電圧との間には、ＮＭＯＳトランジスタＮ４が接続されている。ＮＭＯＳトランジスタＮ４のゲートはＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部に接続され、該接続部は出力端ＯＵＴをなす。該出力端ＯＵＴには、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ６の各ゲートが接続され、出力端ＯＵＴと接地電圧との間にはＮＭＯＳトランジスタＮ５が接続されている。
【００１７】
また、ＮＭＯＳトランジスタＮ３のゲートは、入力端ＩＮに接続され、ＮＭＯＳトランジスタＮ３のゲートと接地電圧との間には、ＮＭＯＳトランジスタＮ７が接続されている。ＮＭＯＳトランジスタＮ７のゲートはＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との接続部に接続され、該接続部は出力端ＯＵＴＢをなす。該出力端ＯＵＴＢには、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ５の各ゲートが接続され、出力端ＯＵＴＢと接地電圧との間にはＮＭＯＳトランジスタＮ６が接続されている。
【００１８】
このような構成において、通常動作時に、入力端ＩＮにハイ（Ｈｉｇｈ）レベルの信号が入力されると、インバータ回路部２の出力端をなすＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部Ａは、ロー（Ｌｏｗ）レベルとなり、ＮＭＯＳトランジスタＮ２はオフし、ＮＭＯＳトランジスタＮ３はオンする。ＮＭＯＳトランジスタＮ２がオフすることによりＰＭＯＳトランジスタＰ３はオフし、ＮＭＯＳトランジスタＮ３がオンすることによりＰＭＯＳトランジスタＰ２がオンする。このため、出力端ＯＵＴはハイレベルとなり、出力端ＯＵＴＢはローレベルになることから、ＮＭＯＳトランジスタＮ４はオンし、ＮＭＯＳトランジスタＮ７はオフする。
【００１９】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの電圧はオンしているＮＭＯＳトランジスタＮ４によってローレベルとなり、出力端ＯＵＴはハイレベルに固定される。また、出力端ＯＵＴがハイレベルであることから、ＰＭＯＳトランジスタＰ３がオフし、ＮＭＯＳトランジスタＮ６がオンすることから、ＮＭＯＳトランジスタＮ７がオフし、ＮＭＯＳトランジスタＮ３のゲートに電圧が印加されていなくとも出力端ＯＵＴＢはローレベルに固定される。
【００２０】
一方、通常動作時において、入力端ＩＮにローレベルの信号が入力されると、接続部Ａはハイレベルとなり、ＮＭＯＳトランジスタＮ２はオンし、ＮＭＯＳトランジスタＮ３はオフする。ＮＭＯＳトランジスタＮ２がオンすることによりＰＭＯＳトランジスタＰ３はオンし、ＮＭＯＳトランジスタＮ３がオフすることによりＰＭＯＳトランジスタＰ２がオフする。このため、出力端ＯＵＴはローレベルとなり、出力端ＯＵＴＢはハイレベルになることから、ＮＭＯＳトランジスタＮ４はオフし、ＮＭＯＳトランジスタＮ７はオンする。
【００２１】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮの電圧はオンしているＮＭＯＳトランジスタＮ７によってローレベルとなり、出力端ＯＵＴＢはハイレベルに固定される。また、出力端ＯＵＴＢがハイレベルであることから、ＰＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジスタＮ５がオンすることから、ＮＭＯＳトランジスタＮ４がオフし、ＮＭＯＳトランジスタＮ２のゲートに電圧が印加されていなくとも出力端ＯＵＴはローレベルに固定される。このように、電源電圧ＶＤＤＬが０Ｖになっても、レベルシフト回路１に貫通電流が流れることはない。
【００２２】
次に、電源電圧ＶＤＤＬの供給が停止している状態で電源電圧ＶＤＤＨの供給が行われた場合、出力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺にあるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞれオンした状態になり、出力端ＯＵＴ及びＯＵＴＢの各電圧はそれぞれ上昇する。このような出力端ＯＵＴ及びＯＵＴＢにおける電圧上昇の遷移スピードは、ＮＭＯＳトランジスタＮ４及びＮ７の各ゲートと接地電圧との間の容量であるゲート容量をそれぞれ変えることによって制御することができる。例えば、ＮＭＯＳトランジスタＮ４のゲート容量をＮＭＯＳトランジスタＮ７よりも大きくすることによって、出力端ＯＵＴＢよりも出力端ＯＵＴの電圧立ち上がり速度は遅くなる。
【００２３】
このため、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレベルになり、前述の動作説明と同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも出力端ＯＵＴ及びＯＵＴＢの電圧は固定され、貫通電流が流れることはない。これに対して、ＮＭＯＳトランジスタＮ４のゲート容量をＮＭＯＳトランジスタＮ７より小さくすると、出力端ＯＵＴはハイレベルに、出力端ＯＵＴＢはローレベルに固定することができる。なお、ＮＭＯＳトランジスタＮ４及びＮ７の各ゲート容量は、トランジスタサイズを変更することで容易に実現することができ、例えば、ゲート面積を大きくするとゲート容量が大きくなる。
【００２４】
図２は、本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。なお、図２では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との間にＰＭＯＳトランジスタＰ１２を、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との間にＰＭＯＳトランジスタＰ１３を追加し、これに伴って図１のレベルシフト回路部３をレベルシフト回路部３ａにしたことにある。
【００２５】
図２のレベルシフト回路１において、インバータ回路部２と、高電圧側の電源電圧ＶＤＤＨで動作するレベルシフト回路部３ａとで構成されている。レベルシフト回路部３ａは、ＰＭＯＳトランジスタＰ２，Ｐ３，Ｐ１２，Ｐ１３及びＮＭＯＳトランジスタＮ２〜Ｎ７で構成されている。なお、ＰＭＯＳトランジスタＰ１２は第７のＰチャネル型トランジスタを、ＰＭＯＳトランジスタＰ１３は第８のＰチャネル型トランジスタをそれぞれなす。
【００２６】
電源電圧ＶＤＤＨと接地電圧との間には、ＰＭＯＳトランジスタＰ２、Ｐ１２及びＮＭＯＳトランジスタＮ２の直列回路、並びにＰＭＯＳトランジスタＰ３、Ｐ１３及びＮＭＯＳトランジスタＮ３の直列回路が並列に接続されている。ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ２との接続部が出力端ＯＵＴをなし、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ３との接続部が出力端ＯＵＴＢをなす。また、ＰＭＯＳトランジスタＰ１２のゲートは接続部Ａに接続され、ＰＭＯＳトランジスタＰ１３のゲートは、入力端ＩＮに接続されている。
【００２７】
このような構成において、通常動作時に、入力端ＩＮにハイレベルの信号が入力されると、接続部Ａはローレベルとなり、ＮＭＯＳトランジスタＮ２がオフすると共にＰＭＯＳトランジスタＰ１２がオンし、ＮＭＯＳトランジスタＮ３がオンすると共にＰＭＯＳトランジスタＰ１３がオフする。このため、ＰＭＯＳトランジスタＰ２はオンし、ＰＭＯＳトランジスタＰ３はオフすることから、出力端ＯＵＴはハイレベルに、出力端ＯＵＴＢはローレベルになり、ＮＭＯＳトランジスタＮ４はオンし、ＮＭＯＳトランジスタＮ７はオフする。
【００２８】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの電圧はオンしているＮＭＯＳトランジスタＮ４によってローレベルとなり、ＰＭＯＳトランジスタＰ１２はオンし、ＮＭＯＳトランジスタＮ２はオフする。また、出力端ＯＵＴＢはローレベルであるため、ＰＭＯＳトランジスタＰ２はオンし、出力端ＯＵＴはハイレベルに固定される。また、出力端ＯＵＴがハイレベルであるため、ＰＭＯＳトランジスタＰ３がオフすると共にＮＭＯＳトランジスタＮ６がオンすることにより、ＮＭＯＳトランジスタＮ７がオフしＮＭＯＳトランジスタＮ３に対するゲート電圧供給がなくとも、出力端ＯＵＴＢはローレベルに固定される。
【００２９】
一方、通常動作時において、入力端ＩＮにローレベルの信号が入力されると、接続部Ａはハイレベルとなり、ＮＭＯＳトランジスタＮ２がオンすると共にＰＭＯＳトランジスタＰ１２がオフし、ＮＭＯＳトランジスタＮ３がオフすると共にＰＭＯＳトランジスタＰ１３がオンする。このため、ＰＭＯＳトランジスタＰ２はオフし、ＰＭＯＳトランジスタＰ３はオンすることから、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレベルになり、ＮＭＯＳトランジスタＮ４はオフし、ＮＭＯＳトランジスタＮ７はオンする。
【００３０】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮの電圧はオンしているＮＭＯＳトランジスタＮ７によってローレベルとなり、ＰＭＯＳトランジスタＰ１３はオンし、ＮＭＯＳトランジスタＮ３はオフする。また、出力端ＯＵＴはローレベルであるため、ＰＭＯＳトランジスタＰ３はオンし、出力端ＯＵＴＢはハイレベルに固定される。また、出力端ＯＵＴＢはハイレベルであるため、ＰＭＯＳトランジスタＰ２がオフすると共にＮＭＯＳトランジスタＮ５がオンすることにより、ＮＭＯＳトランジスタＮ４がオフしＮＭＯＳトランジスタＮ２に対するゲート電圧供給がなくとも、出力端ＯＵＴはローレベルに固定される。このように、電源電圧ＶＤＤＬが０Ｖになっても、レベルシフト回路１に貫通電流が流れることはない。
【００３１】
次に、電源電圧ＶＤＤＬの供給が停止している状態で電源電圧ＶＤＤＨの供給が行われた場合、出力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺にあるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞれオンした状態となるが、ＰＭＯＳトランジスタＰ１２及びＰ１３はそれぞれ完全にオンした状態ではないため、出力端ＯＵＴ及びＯＵＴＢの各電圧は、入力端ＩＮ及び接続部Ａの電圧によって決まる。入力端ＩＮ及び接続部Ａの電圧はＮＭＯＳトランジスタＮ４及びＮ７のドライブ能力によって制御することができる。例えば、ＮＭＯＳトランジスタＮ４のドライブ能力をＮＭＯＳトランジスタＮ７よりも大きくすることによって、接続部Ａの電圧は入力端ＩＮよりも小さくすることができる。
【００３２】
このため、出力端ＯＵＴはハイレベルに、出力端ＯＵＴＢはローレベルになり、図１の動作説明と同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも出力端ＯＵＴ及びＯＵＴＢの電圧は固定される。これに対して、ＮＭＯＳトランジスタＮ４のドライブ能力をＮＭＯＳトランジスタＮ７よりも小さくすることにより、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレベルにそれぞれ固定することができる。なお、ＮＭＯＳトランジスタＮ４及びＮ７の各ドライブ能力を変更することは、ゲートサイズを変更することで容易に実現することができる。
【００３３】
図１及び図２におけるＮＭＯＳトランジスタＮ４及びＮ７のトランジスタは、他のトランジスタに対し通常動作時に、例えばゲート幅を小さくしてドライブ能力を小さくする必要があり、回路規模の増加は小さくなる。例えば、ＮＭＯＳトランジスタＮ４はＰＭＯＳトランジスタＰ１の動作に、ＮＭＯＳトランジスタＮ７は、入力端ＩＮに接続される回路のＰＭＯＳトランジスタの動作に対してそれぞれ影響を与える。なお、図１及び図２のレベルシフト回路１の使用例として、例えば、図３〜図５で示したような使い方が考えられる。
【００３４】
このように、本第１の実施の形態におけるレベルシフト回路は、入力端ＩＮに入力信号が入力されなくても出力端ＯＵＴ及びＯＵＴＢの各信号レベル状態を保持するＮＭＯＳトランジスタＮ５及びＮ６を設けると共に、電源電圧ＶＤＤＬ及びＶＤＤＨの供給が共に停止した状態から電源電圧ＶＤＤＨの供給が開始した際に、出力端ＯＵＴ及びＯＵＴＢから出力される信号の初期値を設定するためのＮＭＯＳトランジスタＮ４及びＮ７を設けるようにした。このことから、簡単な回路を追加するだけで、低電圧側の電源電圧ＶＤＤＬ及び高電圧側の電源電圧ＶＤＤＨの供給状態によって貫通電流が発生することを防止することができる。
【００３５】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、入力信号が入力されなくても第１及び第２の各出力端におけるそれぞれの信号レベル状態を保持する第４及び第６の各トランジスタを設けると共に、低電圧側及び高電圧側の各電源の供給が共に停止した状態から高電圧側の電源の供給が開始した際に、第１の出力端及び第２の出力端から出力される各信号の初期値を設定するための第３及び第５の各トランジスタを設けるようにした。このことから、簡単な回路を追加するだけで、低電圧側及び高電圧側の各電源におけるそれぞれの電源供給状態による貫通電流の発生を防止することができる。
【００３６】
具体的には、第３及び第５の各トランジスタは、ゲートと接地との間の容量が異なるようにするか、又は電流駆動能力が異なるようにすることにより、高電圧側の電源のみが供給されたときの第１及び第２の各出力端の初期値を設定することができる。
【００３７】
また、第３のトランジスタは、ハイレベル時のインバータ回路部よりも電流駆動能力が小さくし、第５のトランジスタは、ハイレベル時の前記低電圧側の電源で動作する回路よりも電流駆動能力が小さくすることにより、低電圧側及び高電圧側の各電源が供給されている通常時において、正常に動作させることができると共に回路規模の増加を小さくすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
【図２】 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。
【図３】 図１及び図２で示したレベルシフト回路１の使用例を示した図である。
【図４】 図１及び図２で示したレベルシフト回路１の他の使用例を示した図である。
【図５】 図１及び図２で示したレベルシフト回路１の他の使用例を示した図である。
【図６】 レベルシフト回路が使用される例を示した概略の図である。
【図７】 従来のレベルシフト回路の例を示した回路図である。
【図８】 従来のレベルシフト回路の他の例を示した回路図である。
【符号の説明】
１ レベルシフト回路
２ インバータ回路部
３，３ａ レベルシフト回路部
【発明の属する技術分野】
本発明は、電源電圧の低い回路と、電源電圧の高い回路とのインタフェースを行うために使用されるレベルシフト回路に関する。
【０００２】
【従来の技術】
一般的に、電源電圧の低い内部回路と電源電圧の高い外部回路とのインタフェースを行う回路において、内部回路の電源電圧より高い電圧を出力する出力回路は、例えば図６のような回路構成になる。なお、図６では、内部回路が３Ｖの電源電圧で動作し、外部回路が５Ｖの電源電圧で動作する場合を例にして説明する。
図６において、出力回路１００には、内部回路１１０から出力信号Ｓｏと出力イネーブル信号Ｏｅが入力され、出力回路１００は、出力イネーブル信号Ｏｅがロー（Ｌｏｗ）レベルになってイネーブルになると、内部回路１１０からの３Ｖ電源の出力信号Ｓｏを５Ｖ電源の信号にレベルシフトさせて外部回路１１１に出力する。出力回路１００には、レベルシフト回路１０１及び１０２が使用されており、３Ｖ電源の出力信号Ｓｏはレベルシフト回路１０１で５Ｖ電源の出力信号にレベルシフトされる。
【０００３】
一方、出力イネーブル信号Ｏｅがハイ（Ｈｉｇｈ）レベルになってディスエーブルになると、レベルシフト回路１０２の非反転出力端から５Ｖ電源のハイレベルの信号が、レベルシフト回路１０２の反転出力端からローレベルの信号がそれぞれ出力される。このため、５Ｖ電源のＮＡＮＤ回路１０３の出力端がハイレベルとなり、５Ｖ電源のＮＯＲ回路１０４の出力端がローレベルとなり、Ｐチャネル型ＭＯＳトランジスタ１０５及びＮチャネル型ＭＯＳトランジスタ１０６はそれぞれオフして遮断状態になることから、出力回路１００の出力端は開放状態になる。
【０００４】
図７は、図６のレベルシフト回路１０１及び１０２の回路例を示した図である。なお、図７（ａ）は、図６で示したレベルシフト回路１０１及び１０２の回路記号を示し、図７（ｂ）は、図７（ａ）の回路記号に対応する回路図を示している。図７のレベルシフト回路は、入力端ＩＮに入力される３Ｖ電源の入力信号に対応した、相反する信号レベルをなす５Ｖ電源の一対の出力信号Ｓａ，ＳａＢをそれぞれ出力する。図８は、図７（ｂ）で示したレベルシフト回路に対して貫通電流が少なくなるようにした回路例である。
【０００５】
【発明が解決しようとする課題】
しかし、図７及び図８で示した回路では、３Ｖ電源（低電圧側）がオフし、５Ｖ電源（高電圧側）がオンしている状態、すなわち入力端ＩＮへの入力信号がなくなると共に、レベルシフト回路１０１及び１０２のインバータ回路部１２１への電源供給が無くなると、レベルシフト回路１０１及び１０２のレベルシフト回路部１２２内に貫通電流が流れ、レベルシフト回路１０１及び１０２の出力信号Ｓａ及びＳａＢの電圧が中間電圧となり、次段につながる回路に貫通電流が流れる原因にもなるという問題があった。このような問題を解決するために、特開２０００−３５３９４６号公報、特開平９−７４３４８号公報及び特開平１０−８４２７４号公報では、レベルシフト回路に制御トランジスタを付加することで貫通電流を防ぎ、該制御トランジスタへ制御信号を供給する技術が開示されている。
【０００６】
しかし、特開２０００−３５３９４６号公報、特開平９−７４３４８号公報及び特開平１０−８４２７４号公報等で開示されたレベルシフト回路では、制御トランジスタを制御する制御信号が必要となり、該信号を生成するために、低電圧電源のオフ状態をモニタする回路が必要であり、回路規模が増大するという問題があった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、低電圧電源の状態をモニタする回路が必要なく、複数個のトランジスタを付加するだけで貫通電流の発生を防止することができるレベルシフト回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、低電圧側の電源で動作する回路からの入力信号の信号レベルを反転させて出力するインバータ回路部と、前記入力信号と該インバータ回路部からの出力信号をそれぞれレベルシフトさせて生成した一対の信号を、対応する第１及び第２の各出力端から高電圧側の電源で動作する回路に出力するレベルシフト回路部とからなるレベルシフト回路において、前記レベルシフト回路部は、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第２の出力端の電圧レベルに応じて動作する第１のＰチャネル型トランジスタと前記インバータ回路部からの信号に応じて動作する第１のＮチャネル型トランジスタとが直列に接続されてなり、該接続部が前記第１の出力端をなす第１の直列回路と、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第１の出力端の電圧レベルに応じて動作する第２のＰチャネル型トランジスタと前記低電圧側の電源で動作する回路からの入力信号に応じて動作する第２のＮチャネル型トランジスタとが直列に接続されてなり、該接続部が前記第２の出力端をなす第２の直列回路と、前記第１の出力端の電圧レベルに応じて前記第１のＮチャネル型トランジスタの動作制御を行う第３のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第１の出力端の電圧レベルを保持する第４のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第２のＮチャネル型トランジスタの動作制御を行う第５のトランジスタと、前記第１の出力端の電圧レベルに応じて前記第２の出力端の電圧レベルを保持する第６のトランジスタとを備えるものである。
【０００９】
具体的には、前記第３のトランジスタは、インバータ回路部の出力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、インバータ回路部の入力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、第３及び第５の各トランジスタは、ゲートと接地との間の容量が異なるようにした。
【００１０】
また、この発明に係るレベルシフト回路は、低電圧側の電源で動作する回路からの入力信号の信号レベルを反転させて出力するインバータ回路部と、前記入力信号と該インバータ回路部からの出力信号をそれぞれレベルシフトさせて生成した一対の信号を、対応する第１及び第２の各出力端から高電圧側の電源で動作する回路に出力するレベルシフト回路部とからなるレベルシフト回路において、前記レベルシフト回路部は、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第２の出力端の電圧レベルに応じて動作する第１のＰチャネル型トランジスタ、前記インバータ回路部からの信号に応じてそれぞれ動作する第７のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタが直列に接続されてなり、第７のＰチャネル型トランジスタと第１のＮチャネル型トランジスタとの接続部が前記第１の出力端をなす第１の直列回路と、前記高電圧側の電源電圧と接地電圧との間に接続された、前記第１の出力端の電圧レベルに応じて動作する第２のＰチャネル型トランジスタ、前記低電圧側の電源で動作する回路からの入力信号に応じてそれぞれ動作する第８のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタが直列に接続されてなり、該第８のＰチャネル型トランジスタと第２のＮチャネル型トランジスタとの接続部が前記第２の出力端をなす第２の直列回路と、前記第１の出力端の電圧レベルに応じて前記第１のＮチャネル型トランジスタ及び第７のＰチャネル型トランジスタの動作制御をそれぞれ行う第３のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第１の出力端の電圧レベルを保持する第４のトランジスタと、前記第２の出力端の電圧レベルに応じて前記第２のＮチャネル型トランジスタ及び第８のＰチャネル型トランジスタの動作制御を行う第５のトランジスタと、前記第１の出力端の電圧レベルに応じて前記第２の出力端の電圧レベルを保持する第６のトランジスタとを備えるものである。
【００１１】
具体的には、前記第３のトランジスタは、インバータ回路部の出力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、インバータ回路部の入力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、第３及び第５の各トランジスタは、電流駆動能力が異なるようにした。
【００１２】
また、前記第３のトランジスタは、出力端がハイレベル時のインバータ回路部よりも電流駆動能力が小さくなるようにしてもよい。
【００１３】
一方、前記第５のトランジスタは、出力端がハイレベル時の前記低電圧側の電源で動作する回路よりも電流駆動能力が小さくなるようにしてもよい。
【００１４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
図１のレベルシフト回路１は、低電圧側の電源電圧ＶＤＤＬ（例えば３Ｖ）で動作するインバータ回路部２と、高電圧側の電源電圧ＶＤＤＨ（例えば５Ｖ）で動作するレベルシフト回路部３とで構成されている。インバータ回路部２は、電源電圧ＶＤＤＬを電源としたインバータ回路を形成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ１とで構成され、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートは接続され、該接続部は、入力端ＩＮをなし、電源電圧ＶＤＤＬを電源とした内部回路（図示せず）からの出力信号が入力される。
【００１５】
レベルシフト回路部３は、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ２〜Ｎ７で構成されている。なお、ＰＭＯＳトランジスタＰ２は第１のＰチャネル型トランジスタを、ＰＭＯＳトランジスタＰ３は第２のＰチャネル型トランジスタを、ＮＭＯＳトランジスタＮ２は第１のＮチャネル型トランジスタを、ＮＭＯＳトランジスタＮ３は第２のＮチャネル型トランジスタをそれぞれなす。また、ＮＭＯＳトランジスタＮ４は第３のトランジスタを、ＮＭＯＳトランジスタＮ５は第４のトランジスタを、ＮＭＯＳトランジスタＮ６は第６のトランジスタを、ＮＭＯＳトランジスタＮ７は第５のトランジスタをそれぞれなす。
【００１６】
電源電圧ＶＤＤＨと接地電圧との間には、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２の直列回路、及びＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３の直列回路が並列に接続されている。また、ＮＭＯＳトランジスタＮ２のゲートには、インバータ回路部２からの出力信号が入力され、ＮＭＯＳトランジスタＮ２のゲートと接地電圧との間には、ＮＭＯＳトランジスタＮ４が接続されている。ＮＭＯＳトランジスタＮ４のゲートはＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部に接続され、該接続部は出力端ＯＵＴをなす。該出力端ＯＵＴには、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ６の各ゲートが接続され、出力端ＯＵＴと接地電圧との間にはＮＭＯＳトランジスタＮ５が接続されている。
【００１７】
また、ＮＭＯＳトランジスタＮ３のゲートは、入力端ＩＮに接続され、ＮＭＯＳトランジスタＮ３のゲートと接地電圧との間には、ＮＭＯＳトランジスタＮ７が接続されている。ＮＭＯＳトランジスタＮ７のゲートはＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との接続部に接続され、該接続部は出力端ＯＵＴＢをなす。該出力端ＯＵＴＢには、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ５の各ゲートが接続され、出力端ＯＵＴＢと接地電圧との間にはＮＭＯＳトランジスタＮ６が接続されている。
【００１８】
このような構成において、通常動作時に、入力端ＩＮにハイ（Ｈｉｇｈ）レベルの信号が入力されると、インバータ回路部２の出力端をなすＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部Ａは、ロー（Ｌｏｗ）レベルとなり、ＮＭＯＳトランジスタＮ２はオフし、ＮＭＯＳトランジスタＮ３はオンする。ＮＭＯＳトランジスタＮ２がオフすることによりＰＭＯＳトランジスタＰ３はオフし、ＮＭＯＳトランジスタＮ３がオンすることによりＰＭＯＳトランジスタＰ２がオンする。このため、出力端ＯＵＴはハイレベルとなり、出力端ＯＵＴＢはローレベルになることから、ＮＭＯＳトランジスタＮ４はオンし、ＮＭＯＳトランジスタＮ７はオフする。
【００１９】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの電圧はオンしているＮＭＯＳトランジスタＮ４によってローレベルとなり、出力端ＯＵＴはハイレベルに固定される。また、出力端ＯＵＴがハイレベルであることから、ＰＭＯＳトランジスタＰ３がオフし、ＮＭＯＳトランジスタＮ６がオンすることから、ＮＭＯＳトランジスタＮ７がオフし、ＮＭＯＳトランジスタＮ３のゲートに電圧が印加されていなくとも出力端ＯＵＴＢはローレベルに固定される。
【００２０】
一方、通常動作時において、入力端ＩＮにローレベルの信号が入力されると、接続部Ａはハイレベルとなり、ＮＭＯＳトランジスタＮ２はオンし、ＮＭＯＳトランジスタＮ３はオフする。ＮＭＯＳトランジスタＮ２がオンすることによりＰＭＯＳトランジスタＰ３はオンし、ＮＭＯＳトランジスタＮ３がオフすることによりＰＭＯＳトランジスタＰ２がオフする。このため、出力端ＯＵＴはローレベルとなり、出力端ＯＵＴＢはハイレベルになることから、ＮＭＯＳトランジスタＮ４はオフし、ＮＭＯＳトランジスタＮ７はオンする。
【００２１】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮの電圧はオンしているＮＭＯＳトランジスタＮ７によってローレベルとなり、出力端ＯＵＴＢはハイレベルに固定される。また、出力端ＯＵＴＢがハイレベルであることから、ＰＭＯＳトランジスタＰ２がオフし、ＮＭＯＳトランジスタＮ５がオンすることから、ＮＭＯＳトランジスタＮ４がオフし、ＮＭＯＳトランジスタＮ２のゲートに電圧が印加されていなくとも出力端ＯＵＴはローレベルに固定される。このように、電源電圧ＶＤＤＬが０Ｖになっても、レベルシフト回路１に貫通電流が流れることはない。
【００２２】
次に、電源電圧ＶＤＤＬの供給が停止している状態で電源電圧ＶＤＤＨの供給が行われた場合、出力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺にあるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞれオンした状態になり、出力端ＯＵＴ及びＯＵＴＢの各電圧はそれぞれ上昇する。このような出力端ＯＵＴ及びＯＵＴＢにおける電圧上昇の遷移スピードは、ＮＭＯＳトランジスタＮ４及びＮ７の各ゲートと接地電圧との間の容量であるゲート容量をそれぞれ変えることによって制御することができる。例えば、ＮＭＯＳトランジスタＮ４のゲート容量をＮＭＯＳトランジスタＮ７よりも大きくすることによって、出力端ＯＵＴＢよりも出力端ＯＵＴの電圧立ち上がり速度は遅くなる。
【００２３】
このため、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレベルになり、前述の動作説明と同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも出力端ＯＵＴ及びＯＵＴＢの電圧は固定され、貫通電流が流れることはない。これに対して、ＮＭＯＳトランジスタＮ４のゲート容量をＮＭＯＳトランジスタＮ７より小さくすると、出力端ＯＵＴはハイレベルに、出力端ＯＵＴＢはローレベルに固定することができる。なお、ＮＭＯＳトランジスタＮ４及びＮ７の各ゲート容量は、トランジスタサイズを変更することで容易に実現することができ、例えば、ゲート面積を大きくするとゲート容量が大きくなる。
【００２４】
図２は、本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。なお、図２では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との間にＰＭＯＳトランジスタＰ１２を、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との間にＰＭＯＳトランジスタＰ１３を追加し、これに伴って図１のレベルシフト回路部３をレベルシフト回路部３ａにしたことにある。
【００２５】
図２のレベルシフト回路１において、インバータ回路部２と、高電圧側の電源電圧ＶＤＤＨで動作するレベルシフト回路部３ａとで構成されている。レベルシフト回路部３ａは、ＰＭＯＳトランジスタＰ２，Ｐ３，Ｐ１２，Ｐ１３及びＮＭＯＳトランジスタＮ２〜Ｎ７で構成されている。なお、ＰＭＯＳトランジスタＰ１２は第７のＰチャネル型トランジスタを、ＰＭＯＳトランジスタＰ１３は第８のＰチャネル型トランジスタをそれぞれなす。
【００２６】
電源電圧ＶＤＤＨと接地電圧との間には、ＰＭＯＳトランジスタＰ２、Ｐ１２及びＮＭＯＳトランジスタＮ２の直列回路、並びにＰＭＯＳトランジスタＰ３、Ｐ１３及びＮＭＯＳトランジスタＮ３の直列回路が並列に接続されている。ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ２との接続部が出力端ＯＵＴをなし、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ３との接続部が出力端ＯＵＴＢをなす。また、ＰＭＯＳトランジスタＰ１２のゲートは接続部Ａに接続され、ＰＭＯＳトランジスタＰ１３のゲートは、入力端ＩＮに接続されている。
【００２７】
このような構成において、通常動作時に、入力端ＩＮにハイレベルの信号が入力されると、接続部Ａはローレベルとなり、ＮＭＯＳトランジスタＮ２がオフすると共にＰＭＯＳトランジスタＰ１２がオンし、ＮＭＯＳトランジスタＮ３がオンすると共にＰＭＯＳトランジスタＰ１３がオフする。このため、ＰＭＯＳトランジスタＰ２はオンし、ＰＭＯＳトランジスタＰ３はオフすることから、出力端ＯＵＴはハイレベルに、出力端ＯＵＴＢはローレベルになり、ＮＭＯＳトランジスタＮ４はオンし、ＮＭＯＳトランジスタＮ７はオフする。
【００２８】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、接続部Ａの電圧はオンしているＮＭＯＳトランジスタＮ４によってローレベルとなり、ＰＭＯＳトランジスタＰ１２はオンし、ＮＭＯＳトランジスタＮ２はオフする。また、出力端ＯＵＴＢはローレベルであるため、ＰＭＯＳトランジスタＰ２はオンし、出力端ＯＵＴはハイレベルに固定される。また、出力端ＯＵＴがハイレベルであるため、ＰＭＯＳトランジスタＰ３がオフすると共にＮＭＯＳトランジスタＮ６がオンすることにより、ＮＭＯＳトランジスタＮ７がオフしＮＭＯＳトランジスタＮ３に対するゲート電圧供給がなくとも、出力端ＯＵＴＢはローレベルに固定される。
【００２９】
一方、通常動作時において、入力端ＩＮにローレベルの信号が入力されると、接続部Ａはハイレベルとなり、ＮＭＯＳトランジスタＮ２がオンすると共にＰＭＯＳトランジスタＰ１２がオフし、ＮＭＯＳトランジスタＮ３がオフすると共にＰＭＯＳトランジスタＰ１３がオンする。このため、ＰＭＯＳトランジスタＰ２はオフし、ＰＭＯＳトランジスタＰ３はオンすることから、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレベルになり、ＮＭＯＳトランジスタＮ４はオフし、ＮＭＯＳトランジスタＮ７はオンする。
【００３０】
このような状態で、低電圧側電源の供給が停止して電源電圧ＶＤＤＬが０Ｖになると、入力端ＩＮの電圧はオンしているＮＭＯＳトランジスタＮ７によってローレベルとなり、ＰＭＯＳトランジスタＰ１３はオンし、ＮＭＯＳトランジスタＮ３はオフする。また、出力端ＯＵＴはローレベルであるため、ＰＭＯＳトランジスタＰ３はオンし、出力端ＯＵＴＢはハイレベルに固定される。また、出力端ＯＵＴＢはハイレベルであるため、ＰＭＯＳトランジスタＰ２がオフすると共にＮＭＯＳトランジスタＮ５がオンすることにより、ＮＭＯＳトランジスタＮ４がオフしＮＭＯＳトランジスタＮ２に対するゲート電圧供給がなくとも、出力端ＯＵＴはローレベルに固定される。このように、電源電圧ＶＤＤＬが０Ｖになっても、レベルシフト回路１に貫通電流が流れることはない。
【００３１】
次に、電源電圧ＶＤＤＬの供給が停止している状態で電源電圧ＶＤＤＨの供給が行われた場合、出力端ＯＵＴ及びＯＵＴＢの初期状態はローレベル近辺にあるため、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞれオンした状態となるが、ＰＭＯＳトランジスタＰ１２及びＰ１３はそれぞれ完全にオンした状態ではないため、出力端ＯＵＴ及びＯＵＴＢの各電圧は、入力端ＩＮ及び接続部Ａの電圧によって決まる。入力端ＩＮ及び接続部Ａの電圧はＮＭＯＳトランジスタＮ４及びＮ７のドライブ能力によって制御することができる。例えば、ＮＭＯＳトランジスタＮ４のドライブ能力をＮＭＯＳトランジスタＮ７よりも大きくすることによって、接続部Ａの電圧は入力端ＩＮよりも小さくすることができる。
【００３２】
このため、出力端ＯＵＴはハイレベルに、出力端ＯＵＴＢはローレベルになり、図１の動作説明と同様、入力端ＩＮ及び接続部Ａへの電圧供給がなくとも出力端ＯＵＴ及びＯＵＴＢの電圧は固定される。これに対して、ＮＭＯＳトランジスタＮ４のドライブ能力をＮＭＯＳトランジスタＮ７よりも小さくすることにより、出力端ＯＵＴはローレベルに、出力端ＯＵＴＢはハイレベルにそれぞれ固定することができる。なお、ＮＭＯＳトランジスタＮ４及びＮ７の各ドライブ能力を変更することは、ゲートサイズを変更することで容易に実現することができる。
【００３３】
図１及び図２におけるＮＭＯＳトランジスタＮ４及びＮ７のトランジスタは、他のトランジスタに対し通常動作時に、例えばゲート幅を小さくしてドライブ能力を小さくする必要があり、回路規模の増加は小さくなる。例えば、ＮＭＯＳトランジスタＮ４はＰＭＯＳトランジスタＰ１の動作に、ＮＭＯＳトランジスタＮ７は、入力端ＩＮに接続される回路のＰＭＯＳトランジスタの動作に対してそれぞれ影響を与える。なお、図１及び図２のレベルシフト回路１の使用例として、例えば、図３〜図５で示したような使い方が考えられる。
【００３４】
このように、本第１の実施の形態におけるレベルシフト回路は、入力端ＩＮに入力信号が入力されなくても出力端ＯＵＴ及びＯＵＴＢの各信号レベル状態を保持するＮＭＯＳトランジスタＮ５及びＮ６を設けると共に、電源電圧ＶＤＤＬ及びＶＤＤＨの供給が共に停止した状態から電源電圧ＶＤＤＨの供給が開始した際に、出力端ＯＵＴ及びＯＵＴＢから出力される信号の初期値を設定するためのＮＭＯＳトランジスタＮ４及びＮ７を設けるようにした。このことから、簡単な回路を追加するだけで、低電圧側の電源電圧ＶＤＤＬ及び高電圧側の電源電圧ＶＤＤＨの供給状態によって貫通電流が発生することを防止することができる。
【００３５】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、入力信号が入力されなくても第１及び第２の各出力端におけるそれぞれの信号レベル状態を保持する第４及び第６の各トランジスタを設けると共に、低電圧側及び高電圧側の各電源の供給が共に停止した状態から高電圧側の電源の供給が開始した際に、第１の出力端及び第２の出力端から出力される各信号の初期値を設定するための第３及び第５の各トランジスタを設けるようにした。このことから、簡単な回路を追加するだけで、低電圧側及び高電圧側の各電源におけるそれぞれの電源供給状態による貫通電流の発生を防止することができる。
【００３６】
具体的には、第３及び第５の各トランジスタは、ゲートと接地との間の容量が異なるようにするか、又は電流駆動能力が異なるようにすることにより、高電圧側の電源のみが供給されたときの第１及び第２の各出力端の初期値を設定することができる。
【００３７】
また、第３のトランジスタは、ハイレベル時のインバータ回路部よりも電流駆動能力が小さくし、第５のトランジスタは、ハイレベル時の前記低電圧側の電源で動作する回路よりも電流駆動能力が小さくすることにより、低電圧側及び高電圧側の各電源が供給されている通常時において、正常に動作させることができると共に回路規模の増加を小さくすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
【図２】 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。
【図３】 図１及び図２で示したレベルシフト回路１の使用例を示した図である。
【図４】 図１及び図２で示したレベルシフト回路１の他の使用例を示した図である。
【図５】 図１及び図２で示したレベルシフト回路１の他の使用例を示した図である。
【図６】 レベルシフト回路が使用される例を示した概略の図である。
【図７】 従来のレベルシフト回路の例を示した回路図である。
【図８】 従来のレベルシフト回路の他の例を示した回路図である。
【符号の説明】
１ レベルシフト回路
２ インバータ回路部
３，３ａ レベルシフト回路部
Claims (6)
- 低電圧側の電源で動作する回路からの入力信号の信号レベルを反転させて出力するインバータ回路部と、前記入力信号と該インバータ回路部からの出力信号をそれぞれレベルシフトさせて生成した一対の信号を、対応する第１及び第２の各出力端から高電圧側の電源で動作する回路に出力するレベルシフト回路部とからなるレベルシフト回路において、
前記レベルシフト回路部は、
前記高電圧側の電源電圧と接地電圧との間に接続された、前記第２の出力端の電圧レベルに応じて動作する第１のＰチャネル型トランジスタと前記インバータ回路部からの信号に応じて動作する第１のＮチャネル型トランジスタとが直列に接続されてなり、該接続部が前記第１の出力端をなす第１の直列回路と、
前記高電圧側の電源電圧と接地電圧との間に接続された、前記第１の出力端の電圧レベルに応じて動作する第２のＰチャネル型トランジスタと前記低電圧側の電源で動作する回路からの入力信号に応じて動作する第２のＮチャネル型トランジスタとが直列に接続されてなり、該接続部が前記第２の出力端をなす第２の直列回路と、
前記第１の出力端の電圧レベルに応じて前記第１のＮチャネル型トランジスタの動作制御を行う第３のトランジスタと、
前記第２の出力端の電圧レベルに応じて前記第１の出力端の電圧レベルを保持する第４のトランジスタと、
前記第２の出力端の電圧レベルに応じて前記第２のＮチャネル型トランジスタの動作制御を行う第５のトランジスタと、
前記第１の出力端の電圧レベルに応じて前記第２の出力端の電圧レベルを保持する第６のトランジスタと、
を備えることを特徴とするレベルシフト回路。 - 前記第３のトランジスタは、インバータ回路部の出力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、インバータ回路部の入力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、第３及び第５の各トランジスタは、ゲートと接地との間の容量が異なることを特徴とする請求項１記載のレベルシフト回路。
- 低電圧側の電源で動作する回路からの入力信号の信号レベルを反転させて出力するインバータ回路部と、前記入力信号と該インバータ回路部からの出力信号をそれぞれレベルシフトさせて生成した一対の信号を、対応する第１及び第２の各出力端から高電圧側の電源で動作する回路に出力するレベルシフト回路部とからなるレベルシフト回路において、
前記レベルシフト回路部は、
前記高電圧側の電源電圧と接地電圧との間に接続された、前記第２の出力端の電圧レベルに応じて動作する第１のＰチャネル型トランジスタ、前記インバータ回路部からの信号に応じてそれぞれ動作する第７のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタが直列に接続されてなり、第７のＰチャネル型トランジスタと第１のＮチャネル型トランジスタとの接続部が前記第１の出力端をなす第１の直列回路と、
前記高電圧側の電源電圧と接地電圧との間に接続された、前記第１の出力端の電圧レベルに応じて動作する第２のＰチャネル型トランジスタ、前記低電圧側の電源で動作する回路からの入力信号に応じてそれぞれ動作する第８のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタが直列に接続されてなり、該第８のＰチャネル型トランジスタと第２のＮチャネル型トランジスタとの接続部が前記第２の出力端をなす第２の直列回路と、
前記第１の出力端の電圧レベルに応じて前記第１のＮチャネル型トランジスタ及び第７のＰチャネル型トランジスタの動作制御をそれぞれ行う第３のトランジスタと、
前記第２の出力端の電圧レベルに応じて前記第１の出力端の電圧レベルを保持する第４のトランジスタと、
前記第２の出力端の電圧レベルに応じて前記第２のＮチャネル型トランジスタ及び第８のＰチャネル型トランジスタの動作制御を行う第５のトランジスタと、前記第１の出力端の電圧レベルに応じて前記第２の出力端の電圧レベルを保持する第６のトランジスタと、
を備えることを特徴とするレベルシフト回路。 - 前記第３のトランジスタは、インバータ回路部の出力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、インバータ回路部の入力端と接地電圧との間に接続されたＮチャネル型ＭＯＳトランジスタであり、第３及び第５の各トランジスタは、電流駆動能力が異なることを特徴とする請求項３記載のレベルシフト回路。
- 前記第３のトランジスタは、出力端がハイレベル時のインバータ回路部よりも電流駆動能力が小さいことを特徴とする請求項２又は４記載のレベルシフト回路。
- 前記第５のトランジスタは、出力端がハイレベル時の前記低電圧側の電源で動作する回路よりも電流駆動能力が小さいことを特徴とする請求項２、４又は５記載のレベルシフト回路。
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