JP5375383B2 - 出力バッファ回路 - Google Patents
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Description
以下、第1実施形態を図1に従って説明する。
図1は、3ステート型の出力バッファ回路10の電気回路を示し、出力バッファ回路10は、出力トランジスタ回路部11、駆動回路部12、オフ時間制御回路部13を有している。
駆動回路部12は、出力トランジスタ回路部11を駆動する回路であって、第1インバータ回路21、第2インバータ回路22、ノア回路23、ナンド回路24、第1駆動用インバータ回路25、第2駆動用インバータ回路26を含む。
これによって、データ送信モードにおいて、ノア回路23からHレベルからLレベルに反転したデータ信号DAが第1駆動用インバータ回路25に入力されると、第1駆動用インバータ回路25は、瞬時にLレベルからHレベルに反転した波形の反転データ信号BDAをPMOSトランジスタT1に出力して、瞬時にPMOSトランジスタT1をオンからオフさせる。
これによって、データ送信モードにおいて、ナンド回路24からHレベルからLレベルに反転したデータ信号DAが第2駆動用インバータ回路26に入力されると、第2駆動用インバータ回路26は、瞬時にLレベルからHレベルに反転した波形の反転データ信号BDAをNMOSトランジスタT2に出力して、瞬時にNMOSトランジスタT2をオフからオンさせる。
従って、PMOSトランジスタT1のゲートにかかるゲート電圧の波形は、図2に実線で示すように、第1駆動用インバータ回路25から出力される第1オフモード信号MD1が急峻にHレベルに立ち上がった反転信号であっても、第1充放電コンデンサC1への充電により、図2に破線で示すように、緩やかに上昇していく。
従って、NMOSトランジスタT2のゲートにかかるゲート電圧の波形は、図3に実線で示すように、第2駆動用インバータ回路26から出力される第2オフモード信号MD2が急峻にLレベルに立ち上がった反転信号であっても、第2充放電コンデンサC2からの放電により、図3に破線で示すように、緩やかに下降していく。
(第2状態から第1状態)
いま、データ送信モード時であって、PMOSトランジスタT1がオンしNMOSトランジスタT2がオフして、出力トランジスタ回路部11が第2状態(出力端子PoがHレベル)である時、PMOSトランジスタT1のゲートには、Lレベルの反転データ信号BDAが第1駆動用インバータ回路25から入力されている。
(第1状態から第2状態)
いま、データ送信モード時であって、PMOSトランジスタT1がオフしNMOSトランジスタT2がオンして、出力トランジスタ回路部11が第1状態(出力端子PoがLレベル)である時、PMOSトランジスタT1のゲートには、Hレベルの反転データ信号BDAが第1駆動用インバータ回路25から入力されている。
これによって、出力トランジスタ回路部11の出力端子Poは、第1状態から第2状態となる。また、この時、第1状態から第2状態に切り替わるとき、NMOSトランジスタT2は、直ちにオンからオフし、PMOSトランジスタT1は、緩やかにオフからオンするため、出力トランジスタ回路部11での貫通電流は低減される。
(第2状態からハイ・インピーダンス)
いま、データ送信モード時であって、PMOSトランジスタT1がオンしNMOSトランジスタT2がオフして、出力トランジスタ回路部11が第2状態(出力端子PoがHレベル)である時、PMOSトランジスタT1のゲートには、Lレベルの反転データ信号BDAが第1駆動用インバータ回路25から入力されている。
(第1状態からハイ・インピーダンス)
次に、データ送信モード時であって、PMOSトランジスタT1がオフしNMOSトランジスタT2がオンして、出力トランジスタ回路部11が第1状態(出力端子PoがLレベル)である時、NMOSトランジスタT2のゲートには、Hレベルの反転データ信号BDAが第2駆動用インバータ回路26から入力されている。
(1)本実施形態によれば、出力バッファ回路10が第2状態からハイ・インピーダンスになる時、オフする出力トランジスタ回路部11のPMOSトランジスタT1のオフをゆっくり行わせ、その際のPMOSトランジスタT1に流れる過渡電流dI/dtを小さくなるようにした。その結果、PMOSトランジスタT1のソースに接続された高電位電源線L1で発生するL・dI/dtで変動する電源ノイズを小さく抑えることができる。
(第2実施形態)
以下、第2実施形態を図4に従って説明する。
(1)本実施形態によれば、出力バッファ回路10が第2状態からハイ・インピーダンスになる時、第1オフ時間制御部51にて、オフする出力トランジスタ回路部11のPMOSトランジスタT1のオフをゆっくり行わせ、その際のPMOSトランジスタT1に流れる過渡電流dI/dtを小さくなるようにした。その結果、PMOSトランジスタT1のソースに接続された高電位電源線L1で発生するL・dI/dtで変動する電源ノイズを小さく抑えることができる。
○上記第1及び第2実施形態では、出力バッファ回路10が第2状態からハイ・インピーダンスになる時、第1オフ時間制御部31,51にて、PMOSトランジスタT1のゲート電圧の波形の緩やかにして、PMOSトランジスタT1のオフをゆっくり行わせる場合、そのPMOSトランジスタT1のゲート電圧の波形の緩やかさについて特に限定しなかったが、第1充放電コンデンサC1の容量を適宜変更して、PMOSトランジスタT1をオフさせるタイミングを、この発明の趣旨に反しない範囲で適宜変更して実施もよい。
11 出力トランジスタ回路部
12 駆動回路部
13,50 オフ時間制御回路部
21 第1インバータ回路
22 第2インバータ回路
23 ノア回路
24 ナンド回路
25 第1駆動用インバータ回路
26 第2駆動用インバータ回路
31,51 第1オフ時間制御部
32,52 第2オフ時間制御部
34 第1CMOSトランジスタ(第1充放電回路部)
35 第2CMOSトランジスタ(第2充放電回路部)
53 ナンド回路(第1論理回路)
54 ノア回路(第2論理回路)
DA データ信号
DC 制御信号
Do 出力信号
C1 第1充放電コンデンサ
C2 第2充放電コンデンサ
L1 高電位電源線
L2 低電位電源線
Pa データ信号入力端子
Pc 制御信号入力端子
Po 出力端子
T1 PチャネルMOSトランジスタ(PMOSトランジスタ)
T2 NチャネルMOSトランジスタ(NMOSトランジスタ)
Tr1 第1トランジスタ
Tr2 第21トランジスタ
Tr3 第3トランジスタ
Tr4 第4トランジスタ
Claims (5)
- プルアップ・トランジスタとプルダウン・トランジスタの直列回路を高電位電源線と低電位電源線との間に接続し、両トランジスタの接続点に出力端子を接続した出力トランジスタ回路部と、
前記出力端子を第1状態又は第2状態のいずれかの状態にするデータ信号を入力するデータ信号入力端子と、
前記データ信号に関係なく、前記出力端子をハイ・インピーダンスにするとともに、前記データ信号に基づいて前記出力端子を第1状態又は第2状態にする制御信号を入力する制御信号入力端子と、
前記データ信号及び制御信号に基づく信号を前記プルアップ・トランジスタの制御端子及び前記プルダウン・トランジスタの制御端子に供給し、前記プルアップ・トランジスタをオンからオフさせ前記プルダウン・トランジスタをオフからオンさせて前記出力端子を第1状態にするとともに、前記プルアップ・トランジスタをオフからオンさせ前記プルダウン・トランジスタをオンからオフさせて前記出力端子を第2状態にし、又、前記両トランジスタをオフさせて前記出力端子をハイ・インピーダンスにする駆動回路部と
を備えた出力バッファ回路であって、
前記第1状態又は前記第2状態から前記ハイ・インピーダンスにする前記制御信号が入力された時、前記トランジスタの制御端子に充放電コンデンサを接続することで、オンからオフさせるために前記トランジスタの制御端子に供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにし、前記ハイ・インピーダンスの状態から前記第1状態又は前記第2状態にする前記制御信号が入力された時、前記トランジスタの制御端子と充放電コンデンサとを切り離すオフ時間制御回路部を設けたことを特徴とする出力バッファ回路。 - 前記プルアップ・トランジスタは、PチャネルMOSトランジスタであり、前記プルダウン・トランジスタは、NチャネルMOSトランジスタであり、
前記第1状態からハイ・インピーダンスになる時、オン状態にある前記NチャネルMOSトランジスタが前記オフ時間制御回路部にてオフされ、前記第2状態からハイ・インピーダンスになる時、オン状態にある前記PチャネルMOSトランジスタが前記オフ時間制御回路部にてオフされることを特徴とする請求項1に記載の出力バッファ回路。 - 前記オフ時間制御回路部は、
第1充放電コンデンサを備えた第1充放電回路部を有し、前記第1充放電コンデンサにて前記NチャネルMOSトランジスタのゲートに供給されるゲート信号の立ち下がり波形を緩やかにする第1オフ時間制御部と、
第2充放電コンデンサを備えた第2充放電回路部を有し、前記第2充放電コンデンサにて前記PチャネルMOSトランジスタのゲートに供給されるゲート信号の立ち上がり波形を緩やかにする第2オフ時間制御部と
を有していることを特徴とする請求項2に記載の出力バッファ回路。 - 前記第1オフ時間制御部及び前記第2オフ時間制御部はそれぞれ前記制御信号を入力し、
前記第1状態又は前記第2状態から前記ハイ・インピーダンスになる時、前記第1オフ時間制御部は前記第1充放電コンデンサを前記NチャネルMOSトランジスタのゲートに接続するとともに、前記第2オフ時間制御部は前記第2充放電コンデンサを前記PチャネルMOSトランジスタのゲートに接続して、それぞれ前記ゲート信号の立ち下がり波形又は立ち上がり波形を緩やかにすることを特徴とする請求項3に記載の出力バッファ回路。 - 前記第1オフ時間制御部は、前記データ信号と前記制御信号とを入力する第1論理回路を有し、前記第1状態からハイ・インピーダンスになる時、前記第1論理回路にて前記第1充放電コンデンサを前記オン状態にあるNチャネルMOSトランジスタのゲートに接続してゲート信号の立ち上がり波形を緩やかにし、
前記第2オフ時間制御部は、前記データ信号と前記制御信号とを入力する第2論理回路を有し、前記第2状態からハイ・インピーダンスになる時、前記第2論理回路にて前記第2充放電コンデンサを前記オン状態にあるPチャネルMOSトランジスタのゲートに接続してゲート信号の立ち下がり波形を緩やかにすることを特徴とする請求項3に記載の出力バッファ回路。
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