JP2013201667A - 出力ドライバ回路、および、半導体記憶装置 - Google Patents
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Abstract
【課題】出力波形の品質の向上を図ることが可能な出力ドライバ回路を提供する。
【解決手段】出力ドライバ回路は、1の駆動信号および第2の駆動信号を出力し、出力データが“Low”レベルの時に、出力データに基づいた信号の遷移に対して、第2の駆動信号の遷移が第1の駆動信号の遷移よりも速く、出力データが“High”レベルの時に、出力データに基づいた信号の遷移に対して、第2の駆動信号の遷移が第1の駆動信号の遷移よりも遅いオン/オフタイミング制御回路を備える。出力ドライバ回路は、第1、第2の駆動信号に応じて、プルダウン信号、プルアップ信号を出力するプルダウンプリドライバ、プルアッププリドライバを備える。出力ドライバ回路は、プルダウン信号、プルアップ信号に応じて、出力端子の電圧をプルダウン、プルアップするプルダウンメインドライバ、プルアップメインドライバを備える。
【選択図】図8
【解決手段】出力ドライバ回路は、1の駆動信号および第2の駆動信号を出力し、出力データが“Low”レベルの時に、出力データに基づいた信号の遷移に対して、第2の駆動信号の遷移が第1の駆動信号の遷移よりも速く、出力データが“High”レベルの時に、出力データに基づいた信号の遷移に対して、第2の駆動信号の遷移が第1の駆動信号の遷移よりも遅いオン/オフタイミング制御回路を備える。出力ドライバ回路は、第1、第2の駆動信号に応じて、プルダウン信号、プルアップ信号を出力するプルダウンプリドライバ、プルアッププリドライバを備える。出力ドライバ回路は、プルダウン信号、プルアップ信号に応じて、出力端子の電圧をプルダウン、プルアップするプルダウンメインドライバ、プルアップメインドライバを備える。
【選択図】図8
Description
出力ドライバ回路、および、半導体記憶装置に関する。
近年、DRAM等の半導体記憶装置では、アクセス効率を上げるために、インターフェイス回路がクロックの立ち上がりと立ち下がりでデータの入出力を行うダブルデータレート(DDR)を採用している。
これにより、半導体記憶装置の高速動作を実現している。
スルーレートを安定させつつ、出力波形の品質の向上を図ることが可能な出力ドライバ回路を提供する。
実施例に従った出力ドライバ回路は、メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路である。出力ドライバ回路は、前記出力データに基づいた信号が入力され、前記出力データに基づいた信号に応じて、第1の駆動信号および第2の駆動信号を出力し、出力データが“Low”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第2の駆動信号の遷移が前記第1の駆動信号の遷移よりも速く、出力データが“High”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第2の駆動信号の遷移が前記第1の駆動信号の遷移よりも遅いオン/オフタイミング制御回路を備える。出力ドライバ回路は、前記第1の駆動信号に応じて、プルダウン信号を出力するプルダウンプリドライバを備える。出力ドライバ回路は、前記第2の駆動信号に応じて、プルアップ信号を出力するプルアッププリドライバを備える。出力ドライバ回路は、前記プルダウン信号に応じて、前記出力端子の電圧をプルダウンするプルダウンメインドライバを備える。出力ドライバ回路は、前記プルアップ信号に応じて、前記出力端子の電圧をプルアップするプルアップメインドライバを備える。
以下、各実施例について図面に基づいて説明する。
図1は、半導体記憶装置1000の構成の一例を示すブロック図である。また、図2は、図1に示す出力ドライバ回路100の構成の一例を示すブロック図である。
図1に示すように、半導体記憶装置1000は、メモリコア1000aと、インターフェイス回路1000bと、を備える。
メモリコア1000aは、データを記憶するようになっている。
インターフェイス回路1000bにおいて、外部コントローラ1001から入力データ等の信号が入力レシーバ回路101に入力され、入力レシーバ回路101からこの信号に応じた信号をメモリコア1000aに転送するようになっている。
さらに、インターフェイス回路1000bにおいて、メモリコア1000aから読み出された(出力された)出力データが出力ドライバ回路100に転送され、出力ドライバ回路100は、この出力データに基づいた信号DATAに応じたデータ信号を出力端子DQから外部の外部コントローラ1001に出力するようになっている。
なお、この半導体記憶装置1000は、例えば、DRAM、フラッシュメモリ、MRAM等である。
ここで、図2に示すように、出力ドライバ回路100は、オン/オフタイミング制御回路100aと、複数のプルダウンプリドライバ100b1と、複数のプルアッププリドライバ100b2と、複数のプルダウンメインドライバ100c1と、複数のプルアップメインドライバ100c2と、を備える。
オン/オフタイミング制御回路100aは、第1、第2の制御信号IREFP、IREFNが入力され、出力データに基づいた信号DATAが入力され、後段のプルアッププリドライバ100b2とプルダウンプリドライバ100b1に対して第1、第2の駆動信号DN、DPをそれぞれ出力する。
プルダウンプリドライバ100b1とプルアッププリドライバ100b2は、第1、第2のイネーブル信号EN1、bEN2、第1、第2の制御信号IREFP、IREFNが入力され、第1、第2の駆動信号DN、DPを受けて、さらに後段のプルダウンメインドライバ100c1、プルアップメインドライバ100c2に対してプルダウン信号NG、プルアップ信号PGをそれぞれ出力する。ここで、複数のプルダウンプリドライバ100b1、プルアッププリドライバ100b2は、それぞれ独立した第1、第2のイネーブル信号EN1、bEN2により選択される。また、選択されたプルダウンプリドライバ100b1、プルアッププリドライバ100b2は、対応するプルダウンメインドライバ100c1、プルアップメインドライバ100c2に対して、独立したプルダウン信号NG、プルアップ信号PGを出力する。
プルダウンメインドライバ100c1、プルアップメインドライバ100c2は、プルダウン信号NG、プルアップ信号PGに従い、出力端子DQを駆動する。
ここで、データ出力時にはプルダウンメインドライバ100c1、プルアップメインドライバ100c2は、出力データに基づいた信号DATAに従ってどちらか片方が出力端子DQを駆動する。
また、信号DATAが遷移する際には、オン/オフタイミング制御回路100aの第1、第2の駆動信号DN、DPの時間差に従って、プルダウンメインドライバ100c1、プルアップメインドライバ100c2の切り替え時間が決定される。
ここで、図3は、理想的な状態における、図2に示す出力ドライバ回路100の各信号波形の一例を示す波形図である。
図3に示す信号波形は、プルダウンメインドライバ100c1、プルアップメインドライバ100c2の切り替えタイミングが一定であり、プルダウンメインドライバ100c1のゲートノードNG、プルアップメインドライバ100c2のゲートノードPGの充放電速度が一定であり、さらに、出力データ遷移時には、オン状態にあるドライバをオフすると同時もしくは後に、もう一方のオフ状態にあるドライバをオンする(貫通電流防止)場合に得られる。
上記の動作状態がPVT(プロセス、電圧、温度)条件によらず満たされる場合、出力データ波形の品質が高くなる。
しかし、上記の状態が満たされない場合、以下のように、出力データ波形の品質が劣化することとなる。
また、図4は、オンタイミングよりもオフタイミングが遅い場合における、図2に示す出力ドライバ回路100の各信号波形の一例を示す波形図である。
図4に示すように、オフタイミングが遅い場合、プルダウンメインドライバ100c1、プルアップメインドライバ100c2において、同時オン期間が発生して、電源と接地との間に貫通電流が発生する。
図4に示すように、オフタイミングが遅い場合、プルダウンメインドライバ100c1、プルアップメインドライバ100c2において、同時オン期間が発生して、電源と接地との間に貫通電流が発生する。
また、図5は、オンタイミングよりもオフタイミングが速すぎる場合における、図2に示す出力ドライバ回路100の各信号波形の一例を示す波形図である。
図5に示すように、オフタイミングが速すぎる場合、長いハイインピーダンス期間が発生し、di/dtが増大する。特に、終端I/Fの場合(破線部分)、出力端子DQの出力信号の波形が劣化する。
また、図6は、オンタイミングがアンバランスな場合における、図2に示す出力ドライバ回路100の各信号波形の一例を示す波形図である。
図6に示すように、オンタイミングがアンバランスな場合、出力端子DQの出力信号の波形にデータ依存性が発生する。
また、図7は、メインドライバのオン速度がアンバランスな場合における、図2に示す出力ドライバ回路100の各信号波形の一例を示す波形図である。
図7に示すように、メインドライバのオン速度がアンバランスな場合、出力端子DQの出力信号の波形にデータ依存性が発生する。
そこで、本実施例では、PVT条件によらず、出力信号の波形の品質を向上することが可能な出力ドライバ回路100の構成の一例について説明する。
図8は、図2に示す出力ドライバ回路100の回路構成の一例を示す回路図である。なお、図8では、簡単のため、各ドライバを1個ずつ記載している。
図8に示すように、出力ドライバ回路100は、オン/オフタイミング制御回路100aと、プルダウンプリドライバ100b1と、プルアッププリドライバ100b2と、プルダウンメインドライバ100c1と、プルアップメインドライバ100c2と、を備える。
オン/オフタイミング制御回路100aは、出力データに基づいた信号DATAが入力され、出力データに基づいた信号DATAに応じた第1の駆動信号DNおよび第2の駆動信号DPを出力するようになっている。
なお、この例では第1の駆動信号DNおよび第2の駆動信号DPは、出力データに基づいた信号DATAに対して論理が反転している。
また、出力データが“Low”の時は、第2の駆動信号DPの立ち上がり速度が第1の駆動信号DNの立ち上がり速度よりも速くなるように設定され、出力データが“High”の時は、第2の駆動信号DPの立ち下がり速度が第1の駆動信号DNの立ち下がり速度よりも遅くなるように設定されている。
プルダウンプリドライバ100b1は、第1の駆動信号DNに応じて、プルダウン信号NGを出力するようになっている。
プルアッププリドライバ100b2は、第2の駆動信号DPに応じて、プルアップ信号PGを出力するようになっている。
プルダウンメインドライバ100c1は、プルダウン信号NGに応じて、出力端子DQの電圧をプルダウンするようになっている。
プルアップメインドライバ100c2は、プルアップ信号PGに応じて、出力端子DQの電圧をプルアップするようになっている。
なお、例えば、プルアップ信号PGの立ち上がり速度とプルダウン信号NGの立ち上がり速度が等しくなるように設定されている。また、プルアップ信号PGの立ち下がり速度とプルダウン信号NGの立ち下がり速度が等しくなるように設定されている。
オン/オフタイミング制御回路100aは、第1の駆動pMOSトランジスタTP1と、第1の出力pMOSトランジスタOP1と、第1の駆動nMOSトランジスタTN1と、第1の出力nMOSトランジスタON1と、第2の駆動pMOSトランジスタTP2と、第2の出力pMOSトランジスタOP2と、第2の駆動nMOSトランジスタTN2と、第2の出力nMOSトランジスタON2と、を有する。
第1の駆動pMOSトランジスタTP1は、電源にソースが接続され、第1の制御信号IREFPがゲートに供給されるようになっている。
第1の出力pMOSトランジスタOP1は、第1の駆動pMOSトランジスタTP1のドレインにソースが接続され、第1の駆動信号DNが出力される第1の端子X1にドレインが接続され、出力データに基づいた信号DATAがゲートに供給されるようになっている。
第1の駆動nMOSトランジスタTN1は、接地にソースが接続され、第2の制御信号IREFNがゲートに供給されるようになっている。
第1の出力nMOSトランジスタON1は、第1の駆動nMOSトランジスタTN1のドレインにソースが接続され、第1の端子X1にドレインが接続され、第1の出力pMOSトランジスタOP1と同じく出力データに基づいた信号DATAがゲートに接続されている。
第2の駆動pMOSトランジスタTP2は、電源にソースが接続され、第1の制御信号IREFPがゲートに供給されるようになっている。
第2の出力pMOSトランジスタOP2は、第2の駆動pMOSトランジスタTP2のドレインにソースが接続され、第2の駆動信号DPが出力される第2の端子X2にドレインが接続され、出力データに基づいた信号DATAがゲートに供給されるようになっている。
第2の駆動nMOSトランジスタTN2は、接地にソースが接続され、第2の制御信号IREFNがゲートに供給されるようになっている。
第2の出力nMOSトランジスタON2は、第2の駆動nMOSトランジスタTN2のドレインにソースが接続され、第2の端子X2にドレインが接続され、第2の出力pMOSトランジスタOP2と同じく出力データに基づいた信号DATAがゲートに接続されている。
ここで、第1の制御信号IREFPは、PVT条件によってその電圧レベルは変化するが、ゲートに接続されたpMOSトランジスタは常に一定の単位ゲート幅当たりの電流を流すアナログ信号である。また、第2の制御信号IREFNは、PVT条件によってその電圧レベルは変化するが、ゲートに接続されたnMOSトランジスタは常に一定の単位ゲート幅当たりの電流を流すアナログ信号である。
また、プルダウンプリドライバ100b1は、第3の駆動pMOSトランジスタTP3と、第3の出力pMOSトランジスタOP3と、第3の駆動nMOSトランジスタTN3と、第3の出力nMOSトランジスタON3と、NAND回路(第1の演算回路)Yaと、を有する。
NAND回路Yaは、第1の駆動信号DNおよび第1のイネーブル信号EN1が入力され、第3の出力pMOSトランジスタOP3のゲートに出力が接続されている。なお、イネーブル信号EN1が“High”レベル、すなわち、論理“1”のとき、プルダウンプリドライバ100b1が選択される。
第3の駆動pMOSトランジスタTP3は、電源にソースが接続され、第1の制御信号IREFPがゲートに供給されるようになっている。
第3の出力pMOSトランジスタOP3は、第3の駆動pMOSトランジスタTP3のドレインにソースが接続され、プルダウン信号NGが出力される第3の端子X3にドレインが接続され、第1の駆動信号DNに基づいた信号(NAND回路Yaの出力信号)がゲートに供給されるようになっている。
第3の駆動nMOSトランジスタTN3は、接地にソースが接続され、第2の制御信号IREFNがゲートに供給されるようになっている。
第3の出力nMOSトランジスタON3は、第3の駆動nMOSトランジスタTN3のドレインにソースが接続され、第3の端子X3にドレインが接続され、第3の出力pMOSトランジスタOP3と同じく第1の駆動信号DNに基づいた信号(NAND回路Yaの出力信号)がゲートに接続されている。
また、プルアッププリドライバ100b2は、第4の駆動pMOSトランジスタTP4と、第4の出力pMOSトランジスタOP4と、第4の駆動nMOSトランジスタTN4と、第4の出力nMOSトランジスタON4と、NOR回路(第2の演算回路)Ybと、を有する。
NOR回路Ybは、第2の駆動信号DPおよび第2のイネーブル信号bEN2が入力され、第3の出力pMOSトランジスタOP3のゲートに出力が接続されている。なお、信号bEN2が“Low”レベル、すなわち、論理“0”のとき、プルアッププリドライバ100b2が選択される。
第4の駆動pMOSトランジスタTP4は、電源にソースが接続され、第1の制御信号IREFPがゲートに供給されるようになっている。
第4の出力pMOSトランジスタOP4は、第4の駆動pMOSトランジスタTP4のドレインにソースが接続され、プルアップ信号PGが出力される第4の端子X4にドレインが接続され、第2の駆動信号DPに基づいた信号(NOR回路Ybの出力信号)がゲートに供給されるようになっている。
第4の駆動nMOSトランジスタTN4は、接地にソースが接続され、第2の制御信号IREFNがゲートに供給されるようになっている。
第4の出力nMOSトランジスタON4は、第4の駆動nMOSトランジスタTN4のドレインにソースが接続され、第4の端子X4にドレインが接続され、第4の出力pMOSトランジスタOP4のゲートと同じく第2の駆動信号DPに基づいた信号(NOR回路Ybの出力信号)がゲートに接続されている。
また、プルダウンメインドライバ100c1は、メインnMOSトランジスタMNと、第1の抵抗素子R1と、を有する。
メインnMOSトランジスタMNは、接地にソースが接続され、プルダウン信号NGがゲートに供給されるようになっている。
第1の抵抗素子R1は、メインnMOSトランジスタMNのドレインと出力端子DQとの間に接続されている。
また、プルアップメインドライバ100c2は、メインpMOSトランジスタMPと、第2の抵抗素子R2と、を有する。
メインpMOSトランジスタMPは、電源にソースが接続され、プルアップ信号PGがゲートに供給されるようになっている。
第2の出力抵抗は、メインpMOSトランジスタMPのドレインと出力端子DQとの間に接続されている。なお、メインMOSトランジスタMN、メインpMOSトランジスタMPのドレインは、それぞれ抵抗素子を介さずに直接出力端子DQへ接続されても良い。
ここで、図9は、図8に示す出力ドライバ回路100の各信号波形の一例を示す波形図である。
オン/オフタイミング制御回路100aは信号DATAに応じて、第1、第2の端子X1、X2を駆動するが、負荷容量が一定とすると、その駆動速度は第1、第2の制御信号IREFP、IREFNによって決定される。
例えば、出力データに基づいた信号DATAが“High”レベル(出力データが”1”)の時は、第1、第2の端子X1、X2の放電速度は第2の制御信号IREFNがゲートに接続されるMOSトランジスタのサイズにより設定される。
すなわち、第1の駆動信号DNの立ち下がりの傾き(1)は、第1の駆動nMOSトランジスタTN1の駆動電流で制御され、第2の駆動信号DPの立ち下がりの傾き(2)は、第2の駆動nMOSトランジスタTN2の駆動電流で制御される(図9)。
一方、出力データに基づいた信号DATAが“Low”レベル(出力データが”0”)の時は、第1、第2の端子X1、X2の充電速度は第1の制御信号IREFPがゲートに接続されるMOSトランジスタのサイズにより設定される。
すなわち、第2の駆動信号DPの立ち上がりの傾き(3)は、第2の駆動pMOSトランジスタTP2の駆動電流で制御され、第1の駆動信号DNの立ち上がりの傾き(4)は、第1の駆動pMOSトランジスタTP1の駆動電流で制御される(図9)。
従って、充放電される第1、第2の端子X1、X2の容量に対して、第2の制御信号IREFN、第1の制御信号IREFPが入力される2つのMOSトランジスタのサイズに相対的な差を持たせることで、第1、第2の駆動信号DN、DPのタイミングに差を付けることが可能となる。
また、プルアッププリドライバ100b2は、第2の駆動信号DPを受けて、プルアップメインドライバ100c2の出力pMOSトランジスタMPを駆動する。
プルダウンプリドライバ100b1は、第1の駆動信号DNを受けて、プルダウンメインドライバ100c1の出力nMOSトランジスタMNを駆動する。
また、第3、第4の端子X3、X4の放電速度は、第2の制御信号IREFNがゲートに入力されるnMOSトランジスタのサイズにより決定される。一方、第3、第4の端子X3、X4の充電速度は、第1の制御信号IREFPがゲートに接続されるpMOSトランジスタのサイズにより決定される。
例えば、出力データに基づいた信号DATAが“High”レベルの時は、オン/オフタイミング制御回路100aにおいて、第2の制御信号IREFNがゲートに入力されるnMOSトランジスタによって、第1、第2の駆動信号DN、DPの立ち下がりタイミングが決定される。さらに、プルアッププリドライバ100b2、プルダウンプリドライバ100b1において、第2の制御信号IREFNがゲートに入力されるMOSトランジスタによってプルアップ信号PG、プルダウン信号NGの立ち下がり速度が決定される。
すなわち、プルダウン信号NGの立ち下がりの傾き(5)は、第3の駆動nMOSトランジスタTN3の駆動電流で制御され、プルアップ信号PGの立ち下がりの傾き(6)は、第4の駆動nMOSトランジスタTN4の駆動電流で制御される(図9)。
この時、プルダウンメインドライバ100c1がオフ、プルアップメインドライバ100c2がオンし、出力端子DQの電圧は“High”レベルに駆動される。
一方、出力データに基づいた信号DATAが“Low”レベルの時は、オン/オフタイミング制御回路100aにおいて、第1の制御信号IREFPにゲートに入力されるpMOSトランジスタによって、第1、第2の駆動信号DN、DPの立ち上がりタイミングが決定される。さらに、プルアッププリドライバ100b2、プルダウンプリドライバ100b1において、第1の制御信号IREFPがゲートに入力されるpMOSトランジスタによってプルアップ信号PG、プルダウン信号NGの立ち上がり速度が決定される。
すなわち、プルアップ信号PGの立ち上りの傾き(7)は、第4の駆動pMOSトランジスタTP4の駆動電流で制御され、プルダウン信号NGの立ち上りの傾き(8)は、第3の駆動pMOSトランジスタTP3の駆動電流で制御される。
この時、プルアップメインドライバ100c2がオフ、プルダウンメインドライバ100c1がオンし、出力端子DQの電圧は“Low”レベルに駆動される。
以上のように、オン/オフタイミング制御回路100aとプリドライバ100b1、100b2の各MOSトランジスタの駆動電流を共通の制御信号IREFP、IREFNで制御する。これにより、メインドライバ100c1、100c2の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
すなわち、出力ドライバ回路100は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路100の出力波形品質の劣化を低減することができる。
以上のように、本実施例1に係る出力ドライバ回路によれば、出力波形の品質の向上を図ることができる。
本実施例2においては、出力ドライバ回路の他の構成例について説明する。なお、本実施例2に係る出力ドライバ回路200も、図8に示す出力ドライバ回路100と同様に、図1に示す半導体記憶装置1000に適用される。
なお、実施例1では、アナログ信号である第1、第2の制御信号を“IREFP”、“IREFN”と表記していたが、この実施例2では、便宜上、デジタル信号である第1、第2の制御信号を“bENUP<n:0>”、“ENDN<n:0>”と表記する。
ここで、図10は、出力ドライバ回路200の回路構成の一例を示す回路図である。なお、図10において、図8の符号と同じ符号は、実施例1と同様の構成を示す。
図10に示すように、出力ドライバ回路200は、オン/オフタイミング制御回路200aと、プルダウンプリドライバ200b1と、プルアッププリドライバ200b2と、プルダウンメインドライバ100c1と、プルアップメインドライバ100c2と、を有する。
オン/オフタイミング制御回路200aにおいて、第1の駆動pMOSトランジスタTP1は、電源と第1の出力pMOSトランジスタOP1のソースとの間に接続され、第1の制御信号bENUP<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のpMOSトランジスタTP1−0〜TP1−nに並列分割して構成されている。
第1の制御信号bENUP<n:0>により、オンするpMOSトランジスタTP1−0〜TP1−nが選択される。すなわち、第1の制御信号bENUP<n:0>により、第1の駆動pMOSトランジスタTP1の駆動能力が調整されるようになっている。
また、第1の駆動nMOSトランジスタTN1は、電源と第1の出力nMOSトランジスタON1のソースとの間に接続され、第2の制御信号ENDN<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のnMOSトランジスタTN1−0〜TN1−nに並列分割して構成されている。
第2の制御信号ENDN<n:0>により、オンするnMOSトランジスタTN1−0〜TN1−nが選択される。すなわち、第2の制御信号ENDN<n:0>により、第1の駆動nMOSトランジスタTN1の駆動能力が調整されるようになっている。
なお、ここで、第1の制御信号bENUP<n:0>は、選択されたpMOSトランジスタの単位ゲート幅当たりの合計電流が一定となるように設定される。また、第2の制御信号ENDN<n:0>は、選択されたnMOSトランジスタの単位ゲート幅当たりの合計電流が一定となるように設定される。例えば、較正回路を備えて、定電流源とトランジスタに流れる電流とを比較して釣り合うような制御信号を選択するキャリブレーション動作を適切なタイミングで行うことで、PVT条件によらずにほぼ一定の電流を流すことができる制御信号を決定することができる。
また、第2の駆動pMOSトランジスタTP2は、接地と第2の出力pMOSトランジスタOP2のソースとの間に接続され、第1の制御信号bENUP<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のpMOSトランジスタTP2−0〜TP2−nに並列分割して構成されている。
第1の制御信号bENUP<n:0>により、オンするpMOSトランジスタTP2−0〜TP2−nが選択される。すなわち、第1の制御信号bENUP<n:0>により、第2の駆動pMOSトランジスタTP2の駆動能力が調整されるようになっている。
また、第2の駆動nMOSトランジスタTN2は、接地と第2の出力nMOSトランジスタON2のソースとの間に接続され、第2の制御信号ENDN<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のnMOSトランジスタTN2−0〜TN2−nに並列分割して構成されている。
第2の制御信号ENDN<n:0>により、オンするnMOSトランジスタTN2−0〜TN2−nが選択される。すなわち、第2の制御信号ENDN<n:0>により、第2の駆動nMOSトランジスタTN2の駆動能力が調整されるようになっている。
また、プルダウンプリドライバ200b1において、第3の駆動pMOSトランジスタTP3は、電源と第3の出力pMOSトランジスタOP3のソースとの間に接続され、第1の制御信号bENUP<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のpMOSトランジスタTP3−0〜TP3−nに並列分割して構成されている。
第1の制御信号bENUP<n:0>により、オンするpMOSトランジスタTP3−0〜TP3−nが選択される。すなわち、第1の制御信号bENUP<n:0>により、第3の駆動pMOSトランジスタTP3の駆動能力が調整されるようになっている。
また、第3の駆動nMOSトランジスタTN3は、電源と第3の出力nMOSトランジスタON3のソースとの間に接続され、第2の制御信号ENDN<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のnMOSトランジスタTN3−0〜TN3−nに並列分割して構成されている。
第2の制御信号ENDN<n:0>により、オンするnMOSトランジスタTN3−0〜TN3−nが選択される。すなわち、第2の制御信号ENDN<n:0>により、第3の駆動nMOSトランジスタTN3の駆動能力が調整されるようになっている。
また、プルアッププリドライバ200b2において、第4の駆動pMOSトランジスタTP4は、接地と第4の出力pMOSトランジスタOP4のソースとの間に接続され、第1の制御信号bENUP<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のpMOSトランジスタTP4−0〜TP4−nに並列分割して構成されている。
第1の制御信号bENUP<n:0>により、オンするpMOSトランジスタTP4−0〜TP4−nが選択される。すなわち、第1の制御信号bENUP<n:0>により、第4の駆動pMOSトランジスタTP4の駆動能力が調整されるようになっている。
また、第4の駆動nMOSトランジスタTN4は、接地と第4の出力nMOSトランジスタON4のソースとの間に接続され、第2の制御信号ENDN<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数(n+1個)のnMOSトランジスタTN4−0〜TN4−nに並列分割して構成されている。
第2の制御信号ENDN<n:0>により、オンするnMOSトランジスタTN4−0〜TN4−nが選択される。すなわち、第2の制御信号ENDN<n:0>により、第4の駆動nMOSトランジスタTN4の駆動能力が調整されるようになっている。
出力ドライバ回路200のその他の構成は、実施例1の出力ドライバ回路100と同様である。
以上のように、オン/オフタイミング制御回路200aとプリドライバ200b1、200b2の各MOSトランジスタの駆動電流を共通の制御信号bENUP<n:0>、ENDN<n:0>で制御する。これにより、メインドライバ100c1、100c2の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
したがって、以上のような構成を有する出力ドライバ回路200の動作は、実施例1と同様であり、出力ドライバ回路200の各信号波形は、図9に示す信号波形と同様になる。
すなわち、出力ドライバ回路200は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路200の出力波形品質の劣化を低減することができる。
以上のように、本実施例2に係る出力ドライバ回路によれば、実施例1と同様に、出力波形の品質の向上を図ることができる。
本実施例3においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例3に係る出力ドライバ回路300は、図8に示す出力ドライバ回路100と同様に、図1に示す半導体記憶装置1000に適用される。
図11は、出力ドライバ回路300の回路構成の一例を示す回路図である。なお、図10において、図8の符号と同じ符号は、実施例1と同様の構成を示す。
図11に示すように、出力ドライバ回路300は、オン/オフタイミング制御回路300aと、プルダウンプリドライバ100b1と、プルアッププリドライバ100b2と、プルダウンメインドライバ100c1と、プルアップメインドライバ100c2と、を有する。
オン/オフタイミング制御回路300aは、出力pMOSトランジスタOPと、出力nMOSトランジスタONと、駆動pMOSトランジスタTPと、駆動nMOSトランジスタTNと、を有する。
出力pMOSトランジスタOPは、電源にソースが接続され、第2の駆動信号DPが出力される第2の端子X2にドレインが接続され、出力データに基づいた信号DATAがゲートに供給されるようになっている。
駆動pMOSトランジスタTPは、第2の端子X2にソースが接続され、第1の駆動信号DNが出力される第1の端子X1にドレインが接続され、第1の制御信号IREFPがゲートに供給されるようになっている。
出力nMOSトランジスタONは、接地にソースが接続され、第1の端子X1にドレインが接続され、出力pMOSトランジスタOPのゲートにゲートが接続されている。
駆動nMOSトランジスタTNは、第1の端子X1にソースが接続され、第2の端子X2にドレインが接続され、第2の制御信号IREFNがゲートに供給されるようになっている。
出力ドライバ回路300のその他の構成は、実施例1の出力ドライバ回路100と同様である。
以上のように、オン/オフタイミング制御回路300aとプリドライバ100b1、100b2の各MOSトランジスタの駆動電流を共通の制御信号IREFP、IREFNで制御する。これにより、メインドライバ100c1、100c2の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
以上のような構成を有する出力ドライバ回路300の動作は、実施例1と同様であり、出力ドライバ回路300の各信号波形は、図9に示す信号波形と同様になる。
すなわち、出力ドライバ回路300は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路300の出力波形品質の劣化を低減することができる。
以上のように、本実施例3に係る出力ドライバ回路によれば、実施例1と同様に、出力波形の品質の向上を図ることができる。
本実施例4においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例4に係る出力ドライバ回路400も、図8に示す出力ドライバ回路100と同様に、図1に示す半導体記憶装置1000に適用される。
ここで、図12は、出力ドライバ回路400の回路構成の一例を示す回路図である。なお、図12において、図8の符号と同じ符号は、実施例1と同様の構成を示す。また、簡単のため、図12では、プルダウンプリドライバ100b1と、プルアッププリドライバ100b2と、プルダウンメインドライバ100c1と、プルアップメインドライバ100c2とが省略されているが、これらの省略された構成は、図8に示す出力ドライバ回路100と同様である。
図12に示すように、出力ドライバ回路400のオン/オフタイミング制御回路400aは、第1のインバータ回路INV1と、第2のインバータINV2と、第1の駆動pMOSトランジスタTP1と第1の出力pMOSトランジスタOP1と第1の駆動nMOSトランジスタTN1と第1の出力nMOSトランジスタON1から成るインバータ回路と、第2の出力pMOSトランジスタP2と第2の出力nMOSトランジスタN2から成るインバータ回路と、第3のpMOSトランジスタP3と第4のpMOSトランジスタP4と第3のnMOSトランジスタN3と第4のnMOSトランジスタN4から成るNOR回路と、第5のpMOSトランジスタP5と第6のpMOSトランジスタP6と第5のnMOSトランジスタN5と第6のnMOSトランジスタN6から成るNAND回路と、を有する。
第1のインバータINV1は、出力データに基づいた信号DATAが入力されるようになっている。
第2のインバータINV2は、出力データに基づいた信号DATAが入力されるようになっている。
第1の駆動pMOSトランジスタTP1は、電源にソースが接続され、第1の制御信号IREFPがゲートに供給されるようになっている。
第1の出力pMOSトランジスタOP1は、第1の駆動pMOSトランジスタTP1のドレインにソースが接続され、第1のインバータINV1の出力にゲートが接続されている。
第1の駆動nMOSトランジスタTN1は、接地にソースが接続され、第2の制御信号IREFNがゲートに供給されるようになっている。
第1の出力nMOSトランジスタON1は、第1の駆動nMOSトランジスタTN1のドレインにソースが接続され、第1の出力pMOSトランジスタOP1のドレインにドレインが接続され、第1のインバータINV1の出力にゲートが接続されている。
第2のpMOSトランジスタP2は、電源にソースが接続され、第2のインバータINV2の出力にゲートが接続されている。
第2のnMOSトランジスタN2は、接地にソースが接続され、第2のpMOSトランジスタP2のドレインにドレインが接続され、第2のインバータINV2の出力にゲートが接続されている。
第3のpMOSトランジスタP3は、電源にソースが接続され、第1の出力pMOSトランジスタOP1のドレインにゲートが接続されている。
第4のpMOSトランジスタP4は、第3のpMOSトランジスタP3のドレインにソースが接続され、第1の端子X1にドレインが接続され、第2のpMOSトランジスタP2のドレインにゲートが接続されている。
第3のnMOSトランジスタN3は、接地にソースが接続され、第1の端子X1にドレインが接続され、第3のpMOSトランジスタP3と同じく第1の出力pMOSトランジスタOP1のドレインにゲートが接続されている。
第4のnMOSトランジスタN4は、接地にソースが接続され、第1の端子X1にドレインが接続され、第4のpMOSトランジスタP4と同じく第2のpMOSトランジスタP2のドレインにゲートが接続されている。
第5のnMOSトランジスタN5は、接地にソースが接続され、第1の出力nMOSトランジスタON1のドレインにゲートが接続されている。
第6のnMOSトランジスタN6は、第5のnMOSトランジスタN5のドレインにソースが接続され、第2の端子X2にドレインが接続され、第2のnMOSトランジスタN2のドレインにゲートが接続されている。
第5のpMOSトランジスタP5は、電源にソースが接続され、第2の端子X2にドレインが接続され、第5のnMOSトランジスタN5と同じく第1の出力nMOSトランジスタON1のドレインにゲートが接続されている。
第6のpMOSトランジスタP6は、電源にソースが接続され、前記第2の端子X2にドレインが接続され、第6のnMOSトランジスタN6と同じく第2のnMOSトランジスタN2のドレインにゲートが接続されている。
第1のインバータINV1と、第1の駆動pMOSトランジスタTP1、第1の出力pMOSトランジスタOP1、第1の駆動nMOSトランジスタTN1、および第1の出力nMOSトランジスタON1で構成されるインバータを介して、信号DATAから信号DATAsが生成される。
第2のインバータINV2と、第2のpMOSトランジスタP2および第2のnMOSトランジスタN2で構成されるインバータを介して、信号DATAから信号DATAfが生成される。
ここで、信号DATAの遷移に対応して、信号DATAfは、信号DATAsよりも速く論理が遷移するように設定される。信号DATAsを出力するノードは、電源までに2段のpMOSトランジスタを介しており、その充電速度は制御信号IREFPをゲート入力とする第1の駆動pMOSトランジスタTP1の電流駆動能力で決定される。また、信号DATAsを出力するノードは、接地までに2段のnMOSトランジスタを介しており、その放電速度は制御信号IREFNをゲート入力とする第1の駆動nMOSトランジスタTN1の電流駆動能力で決定される。このため、信号DATAfと信号DATAsの出力時間の差はほぼ一定である。
そして、第1の駆動信号DNの立ち下がり(出力データが”1”)は、信号DATAfで決まり、第2の駆動信号DNの立ち上がり(出力データが”0”)は、信号DATAsで決まる。
また、第2の駆動信号DPの立ち下がり(出力データが”1”)は、信号DATAsで決まり、第2の駆動信号DPの立ち上がり(出力データが”0”)は、信号DATAfで決まる。
したがって、出力ドライバ回路400の各信号波形は、図9に示す信号波形と同様になる。
この出力ドライバ回路400のその他の構成は、実施例1の出力ドライバ回路100と同様である。
以上のように、オン/オフタイミング制御回路400aとプリドライバ100b1、100b2の各MOSトランジスタの駆動電流を共通の制御信号IREFP、IREFNで制御する。これにより、メインドライバ100c1、100c2の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
以上のような構成を有する出力ドライバ回路400の動作は、実施例1と同様であり、既述のように、出力ドライバ回路400の各信号波形は、図9に示す信号波形と同様になる。
すなわち、出力ドライバ回路400は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路400の出力波形品質の劣化を低減することができる。
以上のように、本実施例4に係る出力ドライバ回路によれば、実施例1と同様に、出力波形の品質の向上を図ることができる。
本実施例5においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例5に係る出力ドライバ回路500も、図8に示す出力ドライバ回路100と同様に、図1に示す半導体記憶装置1000に適用される。
ここで、図13は、出力ドライバ回路500の回路構成の一例を示す回路図である。なお、図13において、図12の符号と同じ符号は、実施例4と同様の構成を示す。また、簡単のため、図13では、プルダウンプリドライバ200b1と、プルアッププリドライバ100b2と、プルダウンメインドライバ200c1と、プルアップメインドライバ100c2とが省略されているが、これらの省略された構成は、図10に示す出力ドライバ回路200と同様である。
図13に示すように、オン/オフタイミング制御回路500aにおいて、第1の駆動pMOSトランジスタTP1は、電源と第1の出力pMOSトランジスタOP1のソースとの間に接続され、第1の制御信号bENUP<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のpMOSトランジスタTP1−0〜TP1−nに並列分割して構成されている。
第1の制御信号bENUP<n:0>により、オンする駆動pMOSトランジスタTP1−0〜TP1−nが選択される。すなわち、第1の制御信号bENUP<n:0>により、第1の駆動pMOSトランジスタTP1の駆動能力が調整されるようになっている。
また、第1の駆動nMOSトランジスタTN1は、接地と第1の出力nMOSトランジスタON1のソースとの間に接続され、第2の制御信号ENDN<n:0>に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のnMOSトランジスタTN1−0〜TN1−nに並列分割して構成されている。
第2の制御信号ENDN<n:0>により、オンするnMOSトランジスタTN1−0〜TN1−nが選択される。すなわち、第2の制御信号ENDN<n:0>により、第1の駆動nMOSトランジスタTN1の駆動能力が調整されるようになっている。
ここで、実施例4と同様に、信号DATAの遷移に対応して、信号DATAfは、信号DATAsよりも速く論理が遷移するように設定される。信号DATAsを出力するノードは、電源までに2段のpMOSトランジスタを介しており、その充電速度は制御信号bENUP<n:0>をゲート入力とする第1の駆動pMOSトランジスタTP1の電流駆動能力で決定される。また、信号DATAsを出力するノードは、接地までに2段のnMOSトランジスタを介しており、その放電速度は制御信号ENDN<n:0>をゲート入力とする第1の駆動nMOSトランジスタTN1の電流駆動能力で決定される。このため、信号DATAfと信号DATAsの出力時間の差はほぼ一定である。
そして、第1の駆動信号DNの立ち下がり(出力データが”1”)は、信号DATAfで決まり、第2の駆動信号DNの立ち上がり(出力データが”0”)は、信号DATAsで決まる。
また、第2の駆動信号DPの立ち下がり(出力データが”1”)は、信号DATAsで決まり、第2の駆動信号DPの立ち上がり(出力データが”0”)は、信号DATAfで決まる。
したがって、出力ドライバ回路500の各信号波形は、図9に示す信号波形と同様になる。
この出力ドライバ回路500のその他の構成は、実施例2の出力ドライバ回路200と同様である。
以上のような構成を有する出力ドライバ回路500の動作は、実施例1と同様であり、既述のように、出力ドライバ回路500の各信号波形は、図9に示す信号波形と同様になる。
以上のように、オン/オフタイミング制御回路500aとプリドライバ200b1、200b2の各MOSトランジスタの駆動電流を共通の制御信号bENUP<n:0>、ENDN<n:0>で制御する。これにより、メインドライバ100c1、100c2の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
すなわち、出力ドライバ回路500は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路500の出力波形品質の劣化を低減することができる。
以上のように、本実施例5に係る出力ドライバ回路によれば、実施例1と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。
1000 半導体記憶装置
1000a メモリコア
1000b インターフェイス回路
1001 外部コントローラ
100 出力ドライバ回路
100a オン/オフタイミング制御回路
100b1 プルダウンプリドライバ
100b2 プルアッププリドライバ
100c1 プルダウンメインドライバ
100c2 プルアップメインドライバ
1000a メモリコア
1000b インターフェイス回路
1001 外部コントローラ
100 出力ドライバ回路
100a オン/オフタイミング制御回路
100b1 プルダウンプリドライバ
100b2 プルアッププリドライバ
100c1 プルダウンメインドライバ
100c2 プルアップメインドライバ
Claims (5)
- メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路であって、
前記出力データに基づいた信号が入力され、前記出力データに基づいた信号に応じて、第1の駆動信号および第2の駆動信号を出力し、出力データが“Low”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第2の駆動信号の遷移が前記第1の駆動信号の遷移よりも速く、出力データが“High”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第2の駆動信号の遷移が前記第1の駆動信号の遷移よりも遅いオン/オフタイミング制御回路と、
前記第1の駆動信号に応じて、プルダウン信号を出力するプルダウンプリドライバと、
前記第2の駆動信号に応じて、プルアップ信号を出力するプルアッププリドライバと、
前記プルダウン信号に応じて、前記出力端子の電圧をプルダウンするプルダウンメインドライバと、
前記プルアップ信号に応じて、前記出力端子の電圧をプルアップするプルアップメインドライバと、を備え、
前記オン/オフタイミング制御回路は、
電源にソースが接続され、第1の制御信号がゲートに供給される第1の駆動pMOSトランジスタと、
前記第1の駆動pMOSトランジスタのドレインにソースが接続され、前記第1の駆動信号が出力される第1の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第1の出力pMOSトランジスタと、
接地にソースが接続され、第2の制御信号がゲートに供給される第1の駆動nMOSトランジスタと、
前記第1の駆動nMOSトランジスタのドレインにソースが接続され、前記第1の端子にドレインが接続され、前記第1の出力pMOSトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第1の出力nMOSトランジスタと、
電源にソースが接続され、前記第1の制御信号がゲートに供給される第2の駆動pMOSトランジスタと、
前記第2の駆動pMOSトランジスタのドレインにソースが接続され、前記第2の駆動信号が出力される第2の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第2の出力pMOSトランジスタと、
接地にソースが接続され、前記第2の制御信号がゲートに供給される第2の駆動nMOSトランジスタと、
前記第2の駆動nMOSトランジスタのドレインにソースが接続され、前記第2の端子にドレインが接続され、前記第2の出力pMOSトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第2の出力nMOSトランジスタと、を有し、
前記プルダウンプリドライバは、
電源にソースが接続され、前記第1の制御信号がゲートに供給される第3の駆動pMOSトランジスタと、
前記第3の駆動pMOSトランジスタのドレインにソースが接続され、前記プルダウン信号が出力される第3の端子にドレインが接続され、前記第1の駆動信号に基づいた信号がゲートに供給される第3の出力pMOSトランジスタと、
接地にソースが接続され、前記第2の制御信号がゲートに供給される第3の駆動nMOSトランジスタと、
前記第3の駆動nMOSトランジスタのドレインにソースが接続され、前記第3の端子にドレインが接続され、前記第3の出力pMOSトランジスタと同じく前記第1の駆動信号に基づいた信号にゲートが接続された第3の出力nMOSトランジスタと、を有し、
前記プルアッププリドライバは、
電源にソースが接続され、前記第1の制御信号がゲートに供給される第4の駆動pMOSトランジスタと、
前記第4の駆動pMOSトランジスタのドレインにソースが接続され、前記プルアップ信号が出力される第4の端子にドレインが接続され、前記第2の駆動信号に基づいた信号がゲートに供給される第4の出力pMOSトランジスタと、
接地にソースが接続され、前記第2の制御信号がゲートに供給される第4の駆動nMOSトランジスタと、
前記第4の駆動nMOSトランジスタのドレインにソースが接続され、前記第4の端子にドレインが接続され、前記第4の出力pMOSトランジスタと同じく前記第2の駆動信号に基づいた信号にゲートが接続された第4の出力nMOSトランジスタと、を有し、
前記第3の駆動pMOSトランジスタは、電源と前記第3の出力pMOSトランジスタのソースとの間に接続され、前記第1の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のpMOSトランジスタに並列分割して構成され、
前記第3の駆動nMOSトランジスタは、接地と前記第3の出力nMOSトランジスタのソースとの間に接続され、前記第2の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のnMOSトランジスタに並列分割して構成され、
前記第4の駆動pMOSトランジスタは、電源と前記第4の出力pMOSトランジスタのソースとの間に接続され、前記第1の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のpMOSトランジスタに並列分割して構成され、
前記第4の駆動nMOSトランジスタは、接地と前記第4の出力nMOSトランジスタのソースとの間に接続され、前記第2の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のnMOSトランジスタに並列分割して構成され、
前記プルダウンプリドライバは、
前記第1の駆動信号および第1のイネーブル信号が入力され、前記第3の出力pMOSトランジスタのゲートに出力が接続された第1の演算回路をさらに有し、
前記プルアッププリドライバは、
前記第2の駆動信号および第2のイネーブル信号が入力され、前記第3の出力pMOSトランジスタのゲートに出力が接続された第2の演算回路をさらに有し、
前記プルダウンメインドライバは、
接地にソースが接続され、前記出力端子にドレインが接続され、前記プルダウン信号がゲートに供給されるメインnMOSトランジスタを有し、
前記プルアップメインドライバは、
電源にソースが接続され、前記出力端子にドレインが接続され、前記プルアップ信号がゲートに供給されるメインpMOSトランジスタを有する
ことを特徴とする出力ドライバ回路。 - メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路であって、
前記出力データに基づいた信号が入力され、前記出力データに基づいた信号に応じて、第1の駆動信号および第2の駆動信号を出力し、出力データが“Low”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第2の駆動信号の遷移が前記第1の駆動信号の遷移よりも速く、出力データが“High”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第2の駆動信号の遷移が前記第1の駆動信号の遷移よりも遅いオン/オフタイミング制御回路と、
前記第1の駆動信号に応じて、プルダウン信号を出力するプルダウンプリドライバと、
前記第2の駆動信号に応じて、プルアップ信号を出力するプルアッププリドライバと、
前記プルダウン信号に応じて、前記出力端子の電圧をプルダウンするプルダウンメインドライバと、
前記プルアップ信号に応じて、前記出力端子の電圧をプルアップするプルアップメインドライバと、を備え、
前記第1の駆動信号および前記第2の駆動信号の遷移のタイミングが、第1の制御信号および第2の制御信号により制御され、
前記プルダウン信号およびプルアップ信号の立ち上がり速度が、前記第1の制御信号により制御され、
前記プルアップ信号およびプルダウン信号の立ち下がり速度が、前記第2の制御信号により制御されることを特徴とする出力ドライバ回路。 - 前記オン/オフタイミング制御回路は、
電源にソースが接続され、前記第1の制御信号がゲートに供給される第1の駆動pMOSトランジスタと、
前記第1の駆動pMOSトランジスタのドレインにソースが接続され、前記第1の駆動信号が出力される第1の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第1の出力pMOSトランジスタと、
接地にソースが接続され、前記第2の制御信号がゲートに供給される第1の駆動nMOSトランジスタと、
前記第1の駆動nMOSトランジスタのドレインにソースが接続され、前記第1の端子にドレインが接続され、前記第1の出力pMOSトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第1の出力nMOSトランジスタと、
電源にソースが接続され、前記第1の制御信号がゲートに供給される第2の駆動pMOSトランジスタと、
前記第2の駆動pMOSトランジスタのドレインにソースが接続され、前記第2の駆動信号が出力される第2の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第2の出力pMOSトランジスタと、
接地にソースが接続され、前記第2の制御信号がゲートに供給される第2の駆動nMOSトランジスタと、
前記第2の駆動nMOSトランジスタのドレインにソースが接続され、前記第2の端子にドレインが接続され、前記第2の出力pMOSトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第2の出力nMOSトランジスタと、を有する
ことを特徴とする請求項2に記載の出力ドライバ回路。 - 前記第1の駆動pMOSトランジスタは、電源と前記第1の出力pMOSトランジスタのソースとの間に接続され、前記第1の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のpMOSトランジスタに並列分割して構成され、
前記第1の駆動nMOSトランジスタは、電源と前記第1の出力nMOSトランジスタのソースとの間に接続され、前記第2の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のnMOSトランジスタに並列分割して構成され、
前記第2の駆動pMOSトランジスタは、接地と前記第2の出力pMOSトランジスタのソースとの間に接続され、前記第1の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のpMOSトランジスタに並列分割して構成され、
前記第2の駆動nMOSトランジスタは、接地と前記第2の出力nMOSトランジスタのソースとの間に接続され、前記第2の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のnMOSトランジスタに並列分割して構成されている
ことを特徴とする請求項3に記載の出力ドライバ回路。 - 前記オン/オフタイミング制御回路は、
電源にソースが接続され、前記第2の駆動信号が出力される第2の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される出力pMOSトランジスタと、
前記第2の端子にソースが接続され、前記第1の駆動信号が出力される第1の端子にドレインが接続され、第1の制御信号がゲートに供給される駆動pMOSトランジスタと、
接地にソースが接続され、前記第1の端子にドレインが接続され、前記出力pMOSトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された出力nMOSトランジスタと、
前記第1の端子にソースが接続され、前記第2の端子にドレインが接続され、第2の制御信号がゲートに供給される駆動nMOSトランジスタと、を有する
ことを特徴とする請求項2に記載の出力ドライバ回路。
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