KR100238241B1 - 노이즈 소스를 감소시킬 수 있는 출력 버퍼 회로 - Google Patents

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Abstract

고전류 드라이브시 노이즈 소스를 감소시킬 수 있는 반도체 장치의 출력버퍼 회로가 개시되어 있다.
상기 출력 버퍼는 논리 수단과 출력 드라이버를 구비한다.
상기 논리 수단은 출력 인에이블 신호(OE) 및 입력 데이터(Vi)를 받아 낸드 동작을 수행하는 낸드 게이트와 상기 출력 인에이블 신호(OE) 및 입력 데이터(Vi)를 받아 노아 동작을 수행하여 상기 제2 구동신호를 출력하는 노아 게이트로 구성한다.
상기 출력 드라이버는 직렬 연결된 다수개의 단위 드라이버들을 포함하여 구성된다. 상기 다수개의 단위 드라이버들 각각은 피모스 풀업 트랜지스터와, 엔모스 풀다운 트랜지스터와, 상기 피모스 풀업 트랜지스터와 엔모스 풀다운 트랜지스터를 연결하는 저항을 포함하여 구성된다.

Description

노이즈 소스를 감소시킬 수 있는 출력버퍼 회로
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 출력버퍼 회로에 관한 것이다.
일반적으로, 반도체 장치내에서 처리된 정보를 외부로 전달하기 위한 수단으로서 출력버퍼 회로가 사용된다.
도 1 및 도 2는 각각 종래기술에 의한 출력버퍼 회로도와 그 동작을 설명하기 위하여 도시한 그래프이다.
상기 출력버퍼 회로는 출력 드라이버(12) 및 출력 드라이버 구동회로(11)로 구성된다. 상기 출력 드라이버는 피모스(pMOS)인 풀업(pull-up) 트랜지스터 (MP) 및 엔모스(nMOS)인 풀다운(pull-down) 트랜지스터(MN)로 구성되어 있다. 또한, 출력 드라이버 구동회로는 상기 피모스 트랜지스터(MP)를 제어하는 내드(nand) 게이트(ND1)와 상기 엔모스 트랜지스터(MN)을 제어하는 노아(nor) 게이트(NR1)로 이루어져 있다.
만약, 출력 인에이블 신호(OE)와 내부 입력 데이터(Vi)가 상기 낸드 게이트(ND1)와 상기 노아 게이트(NR1)에 인가되면 내부 입력 데이터(Vi)가 출력으로 전달되어 출력 데이터(Vo)를 내보내게 된다.
종래의 고전류(high current) 드라이버용 출력 버퍼는 아주 큰 크기의 출력 드라이버 피모스 트랜지스터(MP), 엔모스 트랜지스터(MN)을 드라이브 하기 위해 상기 낸드 게이트(ND1)와 상기 노아 게이트(NR1)의 크기를 키워야 함으로써 반도체 설계시 애로점으로 작용한다. 이때문에 적당한 크기로 하여 게이트를 작게하기도 한다. 하지만 이 경우는, 출력 인에이블 신호와 내부 입력 데이터(Vi)가 상기 낸드 게이트(ND1)와 상기 노아 게이트(NR1)의 입력으로 인가됐을 때, 큰 크기의 피모스 트랜지스터(MP), 엔모스 트랜지스터(MN)의 게이트 용량을 드라이브하는 데 있어 로드가 커지기 때문에, 출력 버퍼의 라이징(rising), 폴링(falling) 시간이 길어진다. 이에따라 DC 전류가 많이 흘러 노이즈 소스가 되서 결국 전자기간섭(EMI) 특성에 영향을 미치게 된다.
도 2는 출력 버퍼의 입출력 파형과 그에 따른 DC 트랜지언트 전류를 도시한 그래프이다.
도면으로 부터 출력 버퍼의 라이징 및 폴링 시간이 길어짐에 따라 DC 전류가 많이 흐르게 되어 노이즈 소스로서 전자기간섭(EMI) 특성에 영향을 미치게 됨을 알 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 고전류 드라이브시 DC 전류를 감소시켜 노이즈 소스를 감소시킬 수 있는 출력버퍼 회로를 제공하는 데 있다.
도 1은 종래기술에 따른 출력버퍼의 회로도이다.
도 2는 도 1에 도시된 출력 버퍼의 동작을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 출력 버퍼의 회로도이다.
도 4는 도 3에 도시된 출력 버퍼의 동작을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
31 ... 논리 수단32 ... 출력 드라이버
OE ... 출력 인에이블 신호 Vi ... 입력 데이터
Vo ... 출력 신호
상기 목적은, 제1 구동 신호 및 제2 구동 신호에 응답하여 출력단을 구동하고 직렬 연결된 다수개의 단위 드라이버를 포함하는 출력 드라이버를 구비한 출력 버퍼에 의해서 제공된다.
이때, 상기 출력 드라이버 단 각각은 풀업 트랜지스터와 직류전류를 제한하기 위한 저항 및 풀다운 트랜지스터로 구성된다.
따라서, 본 발명에 의하면 출력 버퍼의 라이징 및 폴링 전이 시간 동안 흐르는 전류 총량이 훨씬 줄어들게 되고 피크 DC 전류를 분산시켜짐으로써, 고전류 드라이브시 문제되는 노이즈 소스를 줄여 전자기간섭(EMI) 특성을 개선하게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명한다.
도 3은 본 발명에 따른 출력 버퍼의 실시예를 나타내는 회로도이다.
도 3을 참조하면, 상기 출력 버퍼는 논리 수단(31)과, 출력 드라이버(32)를 구비한다. 상기 논리 수단(31)은 출력 인에이블 신호(OE)와 입력 데이터(Vi)를 받아 논리 조합하여 제1 구동신호(D1) 및 제2 구동신호(D2)를 출력한다. 상기 출력 드라이버(32)는 상기 제1 구동신호(D1) 및 제2 구동신호(D2)에 응답하여 출력신호(Vo)를 출력한다.
상기 논리 수단(31)은 상기 출력 인에이블 신호(OE) 및 입력 데이터(Vi)를 받아 낸드 동작을 수행하는 낸드 게이트(ND2)와 상기 출력 인에이블 신호(OE) 및 입력 데이터(Vi)를 받아 노아 동작을 수행하여 상기 제2 구동신호(D2)를 출력하는 노아 게이트(NR2)로 구성된다.
상기 출력 드라이버(32)는 직렬 연결된 다수개의 단위 드라이버들(32a, 32b, ..., 32n)을 포함하여 구성된다. 상기 다수개의 단위 드라이버들(32a, 32b, ..., 32n) 각각은 피모스 풀업 트랜지스터(MP1, MP2, ..., MPn)와, 엔모스 풀다운 트랜지스터(MN1, MN2, ..., MNn), 및 상기 피모스 풀업 트랜지스터(MP1, MP2, ...,MPn)와 엔모스 풀다운 트랜지스터(MN1, MN2, ..., MNn)를 연결하는 저항(R1, R2, ..., Rn)을 포함하여 구성된다. 이때, 저항은 약간의 신호지연을 주면서 직류전류를 줄이려는 방향에서 삽입한 것이다.
상기 피모스 풀업 트랜지스터(MP1, MP2, ..., MPn)의 각각의 크기[(W/L)MP1, (W/L)MP2, ..., (W/L)MPn, W는 폭, L은 길이는 (W/L)MP1< (W/L)MP2< ... < (W/L)MPn이 되도록 구성된다. 또한, 엔모스 풀다운 트랜지스터(MN1, MN2, ..., MNn)도 각각의 크기[(W/L)MN1, (W/L)MN2, ..., (W/L)MNn, W는 폭, L은 길이]는 (W/L)MN1< (W/L)MN2< ... < (W/L)MNn이 되도록 구성된다.
이하, 상기 도 3을 참조하여 본 발명에 따른 출력 버퍼의 동작을 간단히 설명하면 다음과 같다. 예를 들면 상기 출력 인에이블 신호(OE)가 논리 "로우"이고 입력 데이터(Vi)가 논리 "로우" 일때는 제1 구동신호(D1)은 논리 "하이"가 되고, 상기 제2 구동신호(D2)도 논리 "하이"가 된다. 이때 첫번째 드라이버 단의 엔모스 풀다운 트랜지스터(MN1)가 턴온 되며 접지 Vss로 흐르는 전류는 저항 R1에 의해 제한되어진다. 이어서 논리 "로우" 값이 두번째 드라이버 단으로 전달되며 피모스 풀업 트랜지스터(MP2)가 턴온 되고 다음 드라이버 단으로 논리 "하이" 값이 전달되어 앞서와 같이 진행된다. 이처럼 차례차례 신호가 전달됨으로써 피크 DC 전류를 분산시키게 되어 고전류 드라이브시 문제되는 노이즈 소스를 줄이게 된다.
도 4에는 본 발명에 의한 출력 버퍼의 입력 데이터에 따른 출력 데이터의 파형을 도시하였고 이와 동시에, 파형에 따른 DC 트랜지언트 전류의 크기와 위치를 함께 나타내었다. 본 발명을 사용하게 되면, 도 4에서 알 수 있는 것과 같이 실제적인 데이터 입력(Vi)에서 데이터 출력(Vo)로의 전파 지연은 종래 출력 버퍼인 도 1보다 더 짧고, 출력 버퍼의 라이징 및 폴링 전이 시간 동안 흐르는 전류 총량이 훨씬 줄어들고, 피크 DC 전류를 분산시킴으로써, 고전류 드라이브시 문제되는 노이즈 소스를 줄임으로써 전자기(EMI) 특성을 개선하게 된다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 출력 버퍼의 라이징 및 폴링 전이 시간 동안 흐르는 전류 총량이 훨씬 줄어들게 되고 피크 전류를 분산시켜짐으로써, 고전류 드라이브시 문제되는 노이즈 소스를 줄여 전자기간섭(EMI) 특성을 개선하게 된다.

Claims (3)

  1. 논리 수단의 구동신호에 응답하여 출력단을 구동하는 출력 드라이버를 구비하는 반도체 장치의 출력 버퍼에 있어서, 상기 출력 드라이버는 직렬 연결된 다수개의 드라이버 단을 포함하는 것을 특징으로 하는 반도체 장치의 출력 버퍼.
  2. 제 1 항에 있어서, 상기 출력 드라이버 단 각각은 전원공급전압 노드에 일측이 접속된 풀업 트랜지스터와, 상기 풀업 트랜지스터의 타측에 접속되어 직류전류를 제한하기 위한 저항 및 상기 저항과 접지전압 노드 사이에 접속된 풀다운 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 출력버퍼 회로.
  3. 제 2 항에 있어서, 상기 출력 드라이버 단의 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터의 크기는 출력단에 접근하면서 순차적으로 점점 커지게 배치된 것을 특징으로 하는 반도체 장치의 출력버퍼 회로.
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