JPH04302215A - 電力供給バス上のノイズ制御の方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関し、特に集
積回路の電力供給バス上に存在するスイッチングに起因
するノイズのレベルを制御する方法および装置に関する
。

【０００２】

【従来の技術】集積回路技術における全体的傾向はより
小さく、より高速の、かつより低出力の論理ゲートの実
現に向かっている。これはゲートおよびそれらの導線の
物理的大きさを小さくでき、翻って半導体材料の単位面
積当りに一層多数の論理ゲートが製造できることを意味
する。不幸にして、出力デバイスに関してはこの全体的
傾向に直ちに追随することはできない。これは主に、出
力デバイスを外部論理入力端に接続する外部導体が比較
的に大きな容量とインダクタンスとを有するものであり
、内部論理ゲートと同一の程度に物理的に小型化できな
いからである。

【０００３】この事実の結果、各集積回路の顕著な部分
が接続線および外部回路を駆動するための出力パッドド
ライバで占拠されてしまう。これに関連して起こること
は、集積回路を通過する電流の大変顕著な部分が、集積
回路が供給するまたは吸収する出力電流として出力パッ
ドドライバを流れることである。

【０００４】電流の主要部分が集積回路を流れることに
加えて、最近の集積回路の出力パッドドライバの多くは
一緒に動作しそれらの電流を一緒に流す。例えば１６個
の出力パッドドライバは一緒に動作して１６ビット幅の
アドレスまたはデータバスを駆動することができる。不
幸にしてこれは１６個、３２個、ときには６４個の出力
パッドドライバの群がしばしば同時に論理状態のスイッ
チングを行うことを意味する。このような群のスイッチ
ングは過渡的電圧を集積回路の電力バス導体上に誘起す
ることがある。なぜならば物理的大きさ、寄生インダク
タンス、および寄生抵抗の制限を受ける固有の電流があ
るからである。過渡的電圧はもしも群をなすスイッチの
大多数が一つの特定状態、例えば論理高（ＨＩ）から反
対の状態、すなわち論理低ＬＯに切り替わると特に起こ
りやすい。過渡電圧が出力パッドドライバ上において示
すこの効果のため、内部論理電力供給バスを入力／出力
用電力供給バスから分離する公知方法ではこれらの問題
を解決することができない。

【０００５】寄生インダクタンスおよび抵抗は、特に非
常に高速のスイッチング速度において、これらスイッチ
ング過渡現象を一層悪化させる。その理由はインダクタ
ンス等が電流の変化に反対するからである。この反対現
象は出力パッドドライバ電力供給線を介して集積回路中
に流れ込む電流を抑制し、電源の低電位を過渡的に増大
させると共に電源の高電位を減少させるからである。電
源の低電位レベルの過渡的増大は通常グランドバウンス
と呼ばれ、また電源の高電位の過渡現象は過渡ノイズと
呼ばれる。これら両方の過渡電圧は問題を引き起こすこ
とがあり、注意深く取り扱わなければならないが、論理
低ＬＯの電圧の確定は論理高ＨＩに対してよりも厳格さ
を要求されるので、しばしばグランドバウンスが過渡問
題の中心を占める。

【０００６】電力供給過渡ノイズはノイズを発生する集
積回路のみならず、それに接続された他の集積回路の両
方に影響を与える。出力ドライバ電流により集積回路の
低電位レベルに誘起された過渡バウンスが、たまたま同
一の低電位バスを共有した無関係の論理回路に誤った論
理高ＨＩを誘起しうる。これが、なぜ集積回路がしばし
ば内部論理ゲートおよび出力パッドドライバ用に別個の
電源バスを有するかという理由である。出力パッドドラ
イバ電力供給バスは、良く知られているように、保護ダ
イオードを介して集積回路入力線上に到来する任意サー
ジを吸収するのに広く使用される。このようなわけでパ
ッドドライバ電力供給バスは通常、入力／出力電力供給
バスと呼ばれる。内部電力供給バスと出力パッドドライ
ババスの分離によって電源の高電位導体および低電位導
体を外部的に一体に接続することが可能となる。この場
合、集積回路で発生した過渡ノイズを低減するためより
大きな外部導体および抑制容量を使用することができる
。このようにノイズを抑制し、共通の基準電位を与えて
集積回路間の信号取り扱いを促進できる。

【０００７】グランドバウンスを経験している一集積回
路から２進法出力を受けている後続の集積回路は外部的
な誤りの論理高ＨＩで駆動される可能性がある。すなわ
ち論理低ＬＯより高いが論理高ＨＩよりは低いメタ電圧
レベルにより駆動される可能性がある。他方、高電位ノ
イズ過渡現象を経験している集積回路のドライバから出
力を受信している次の集積回路は誤りの論理低ＬＯで駆
動される可能性がある。すなわち論理高ＨＩより低いが
論理低ＬＯより高いメタ電圧レベルにより駆動される可
能性がある。これらは共に好ましからぬ状況であり、こ
れまで従来の解決法はさらに別の顕著な問題をもたらし
た。

【０００８】内部的および外部的論理回路双方の過渡ノ
イズに対するこれまでの解決法の一つは、ドライバ出力
２進値が有効であると考えられる時間を、過渡電圧が鎮
静するまで遅延することである。この解決法では遅延中
に開始されたすべての誤り２進状態が、消滅されるかあ
るいは「構わず無視せよ」論理信号となることが必要で
ある。この方法につきまとう問題は各２進出力転送に予
定の大きさの遅延を組み込むことである。そのような遅
延組み込みは、より高速でより高いデータ密度を得よう
とする技術傾向に逆らうものである。

【０００９】もう一つの普遍的な解決法は、出力ドライ
バのスイッチング速度を変化させることにより出力ドラ
イバ電流の変化速度を遅延することである。この解決法
は常に、ノイズ過渡電圧を防止しおよび／または低減す
る方法として出力ドライバ電流の変化速度を遅延させる
。上記遅延設定方法と同様、この解決法はスイッチング
の遅延を導入するが、その遅延を出力ドライバ中に導入
して情報転送期間中に２進状態が変化するときのスイッ
チング速度を低減する。その結果データパルスの先頭縁
および後部縁で誘起された過渡ノイズ（これがこの種の
過渡ノイズの主要なものである）の量が低減される。 加えて、出力電流が変化しうる速度を低下させることに
より、しばしば過渡ノイズ自体のみならずグランドバウ
ンス量とグランドバウンス鎮静時間とが低減される。し
かしながらこの第二の方法はグランドバウンスおよび過
渡ノイズの抑制が常に必要であるとの仮定の下に依然と
してすべてのスイッチング遷移の変化速度を遅延させる
。従ってこれもまた、より高速のスイッチング時間へ向
かおうとする傾向を阻害するものである。

【００１０】

【発明が解決しようとする課題】従って本発明は、グラ
ンドバウンスノイズおよび／または電力供給線上の過渡
ノイズに関する問題を抑制する必要があるときのみ動作
するようにしたグランドバウンスノイズおよび過渡ノイ
ズの低減装置を提供することを課題とする。

【００１１】本発明の別の課題は必要遅延量を最小限に
するため、グランドバウンスおよび／または過渡ノイズ
量の関数として、出力電流の変化速度を遅延するグラン
ドバウンスと過渡ノイズを低減する装置を与えることで
ある。

【００１２】

【課題を解決するための手段】本発明の一局面によれば
上記目的は、出力パッドドライバを駆動する出力バッフ
ァを含む内部論理デバイスに供する別個の高レベル電力
供給バスおよび低レベル電力供給バス並びに出力パッド
ドライバを与えること、かつ内部論理電力供給バスおよ
び出力ドライババス間の相異を２進状態のスイッチング
により出力ドライババスに誘起されたノイズの関数とな
る制御信号として利用することにより達成される。この
制御信号が出力バッファ内の制御デバイスに帰還されて
、２進状態をスイッチングしている出力パッドドライバ
により出力ドライババスに誘起されたノイズを制御可能
に低減する。

【００１３】本発明の別の局面によれば前記目的は、高
および低電位を備えた内部電力供給バスと、高および低
電位を備えた入力／出力電力供給バスと、出力パッドド
ライバとを有する集積回路に対するノイズ低減装置を与
えることにより達成される。このノイズ低減装置はさら
に多段の、かつ複数最終段付きの、非反転バッファを含
む。これら最終段の一つは前記内部電力供給バスの高お
よび低電位間に接続された第一のインバータを有する。 この第一インバータは出力パッドドライバのＰ−型トラ
ンジスタを駆動するための出力端を有する。最終段の第
二のものは内部電力供給バスの高および低電位間に接続
される第二のインバータを有する。この第二のインバー
タは出力パッドドライバのＮ−型トランジスタを駆動す
るための出力端を有する。該第一インバータと該内部低
電位電力供給バスとの間には第一の帰還デバイスが接続
される。この帰還デバイスは、該入力／出力高電位電力
供給バスの電圧レベルが低電位内部電力供給バスに対し
て減少するに伴い、該出力パッドドライバのＰ−型トラ
ンジスタを駆動する出力の変化速度を減少させるための
ものである。同様に、第二帰還デバイスが該第二のイン
バータと入力／出力低電位電力供給バスとの間に接続さ
れるが、この帰還デバイスは、該入力／出力高電位電力
供給バスの電圧レベルが該入力／出力低電位電力供給バ
スに対して減少するに伴い、出力パッドドライバのＮ−
型トランジスタを駆動する出力の変化速度を減少させる
ためのものである。本ノイズ低減装置は出力パッドドラ
イバを駆動する出力電圧の変化速度を減少させる。この
減少は入力／出力高電位電力供給バスの電圧レベルの変
化速度を減少させ、それにより２進状態をスイッチング
している出力パッドドライバで発生されるノイズ電圧を
低減する。

【００１４】以下に添付の図面を参照して本発明の詳細
を説明する。

【００１５】

【実施例】図１を参照すると公知の三段出力バッファ１
０が示されている。入力端Ｄは第一段の入力であると共
にこのバッファの入力である。この第一段はＦＥＴ１２
、１４で構成される。各ＦＥＴ１２、１４は外部導体お
よび／またはコンポーネントに出力すべき論理信号を受
信するため、そのゲートが入力端Ｄに接続される。ＦＥ
Ｔ１２、１４は一体となって公知のＣＭＯＳインバータ
構成を形成する。第一段はＦＥＴ１６、１８、２０、２
２、２４および２６のイネーブル／ディスエーブル回路
網に接続される。ＥＮＡＢＬＥ入力がアクティブ低によ
り駆動されるとき、ＦＥＴ１６、２６はオフにされ、Ｆ
ＥＴ１８はオンにされる。ＦＥＴ１８にかかる電圧はそ
の後ＦＥＴ２０をオンにし、ＦＥＴ２２をオフにする。 ＦＥＴ２４はオンにされたＦＥＴ２０により短絡される
。ＦＥＴ２０による短絡路が完全でないとしても、ＦＥ
Ｔ２４はアクティブＬＯ　　ＥＮＡＢＬＥ信号によりオ
ンにされる。当業者はＦＥＴ２２、２６がオフになって
おり、ＦＥＴ２０、２４がオンになっているときは、第
一段ＦＥＴ１２、１４の出力データが通常時、ＦＥＴ３
０、３２および３６、３８でそれぞれ形成される実質的
に同一の第二段インバータ２９、３５に伝播することが
了解されよう。

【００１６】他方、もしもＥＮＡＢＬＥ入力が論理高Ｈ
Ｉで駆動されると、ＦＥＴ１６、２６はオンにされ、Ｆ
ＥＴ１８はオフにされる。このときＦＥＴ１６にかかる
電圧はＦＥＴ２２をオンにし、ＦＥＴ２０、２４をオフ
にする。ＦＥＴ２２、２６がオンの状態の下では、第一
段からの出力データは使用禁止にされ（ｄｉｓａｂｌｅ
ｄ　）、論理高ＨＩが線ＦＥＴ２２を通り、線２８を介
して第二段２９へ通過し、論理低ＬＯがＦＥＴ２６を通
り、線３４を介してもう一つの第二段３５に至る。この
論理高ＨＩは第二段２９により論理低ＬＯに反転され、
これが線４０を介して、ＦＥＴ４２、４４で構成される
第三段ＣＭＯＳインバータ４１に出力される。同様に第
二段３５がその入力端の論理低ＬＯを論理高ＨＩに反転
して、これが線４６を介して、ＦＥＴ４８、５０で構成
されるもう一つの第三段ＣＭＯＳインバータ４７に出力
されるＣＭＯＳインバータ４１の出力は従って論理高Ｈ
Ｉとなり、ＣＭＯＳインバータ４７の出力が論理低ＬＯ
となる。これらの第三段出力はそれぞれ線５２、５４を
介して図２の出力ドライバ５８のＰ−ＦＥＴ６０のゲー
トとＮ−ＦＥＴ６２のゲートとに接続される。Ｐ−ＦＥ
Ｔ６０のゲートが論理高ＨＩで駆動され、Ｎ−ＦＥＴ６
２のゲートが論理低ＬＯで駆動されるとき、出力ドライ
バ５８は高インピーダンス出力状態に駆動される。

【００１７】再び図１を参照する。ＥＮＡＢＬＥ入力が
アクティブである（すなわちＥＮＡＢＬＥ入力は論理低
ＬＯである）ときの出力バッファ１０の２進演算を説明
する。入力ＤはＮ−ＦＥＴ１２およびＰ−ＦＥＴ１４の
ゲートに接続される。Ｎ−ＦＥＴ１２およびＰ−ＦＥＴ
１４は、Ｎ−ＦＥＴ１２とＰ−ＦＥＴ１４との間で直列
であるＮ−ＦＥＴ２０を除けば、ＣＭＯＳインバータ構
成内の内部高電位電力供給バスのＩＮ　　ＶＤＤと内部
低電位電力供給バスのＩＮ　　ＶＳＳとの間で直列に接
続される。 しかし、前述したように、もしもＥＮＡＢＬＥ入力が論
理低ＬＯに駆動されると、Ｎ−ＦＥＴ２０は実質的に短
絡路となり、このためこの第一段がＣＭＯＳインバータ
段と等価になる。さらにもしもＮ−ＦＥＴ２０が実質的
に短絡路となると、出力線２８、３４が実質的に同等の
電圧と同等の論理レベルを有することを意味する。

【００１８】第二段２９のＰ−ＦＥＴ３０およびＮ−−
ＦＥＴ３２のゲートは線２８に共通して接続される。Ｐ
−ＦＥＴ３０およびＮ−ＦＥＴ３２はさらに、ＩＮ　　
ＶＤＤおよびＩＮ　　ＶＳＳ間に直列に、ＣＭＯＳイン
バータ構成となるように直列に接続される。他の第二段
３５も同様にＰ−ＦＥＴ３６とＮ−ＦＥＴ３８のゲート
が共通に線３４に接続され、Ｐ−ＦＥＴ３６とＮ−ＦＥ
Ｔ３８がＩＮ　　ＶＤＤおよびＩＮＶＳＳ間にＣＭＯＳ
インバータ構成となるように直列接続される。第二段２
９、３５の出力はそれぞれ、Ｐ−ＦＥＴ３０、３６およ
びＮ−ＦＥＴ３２、３８の交点から取られる。線４０、
４６はそれぞれ第二段２９、３５の出力端を第三段４１
、４７に接続する。

【００１９】第三段４１、４７は典型的なＣＭＯＳイン
バータ段であり、実質的に第二段ＣＭＯＳインバータ２
９、３５に同一である。第三段４１はＰ−ＦＥＴ４２と
Ｎ−ＦＥＴ４４から成る。Ｐ−ＦＥＴ４２のゲートおよ
びＮ−ＦＥＴ４４のゲートは共通して第二段２９からの
線４０に接続される。Ｐ−ＦＥＴ４２およびＮ−ＦＥＴ
４４はＩＮ　　ＶＤＤおよびＩＮ　　ＶＳＳの間に直列
に接続される。この直列接続のドレーンの交点は第三段
４１の出力端であり、これは線５２に接続される。もう
一つの第三段４７は同様に共に線４６に接続されたＰ−
ＦＥＴ４８およびＮ−ＦＥＴ５０のゲートに配置される
。またＰ−ＦＥＴ４８はＮ−ＦＥＴ５０のＩＮ　　ＶＤ
ＤおよびＩＮ　　ＶＳＳと直列に接続される。Ｐ−ＦＥ
Ｔ４８およびＮ−ＦＥＴ５０のドレーンの交点は第三段
４７の出力点であり、線５４に接続される。線５２およ
び５４は第三段４１、４７から出力論理駆動信号を、図
２に示す出力パッドドライバ５８に送る。

【００２０】前述したように、ＥＮＡＢＬＥ入力が低Ｌ
Ｏに駆動されるときは第二段２９および３５への入力は
論理的に同一である。さらに、カスケード構成にされた
第二段２９および第三段４１がカスケード構成の第二段
３５および第三段４７と実質的に同じであるので、出力
ドライバ５８への線５２、５４上の出力駆動信号は実質
的に同一である。このようにして出力ドライバ５８は、
アクティブ低ＬＯがそのＥＮＡＢＬＥ入力端にあるとき
の出力バッファ１０により駆動されるとき、本質的にＣ
ＭＯＳインバータである。出力バッファ１０により与え
られる論理反転と出力パッドドライバ５８の論理反転に
より変えられる三段の論理反転により変えられる三段の
論理反転によって出力線６４により出力パッド６６へ送
られる論理信号は、四個のインバータの伝播遅延により
遅延されたデータ入力Ｄ上の論理信号を非反転したもの
である。

【００２１】図２に示すように出力ドライバ５８はＰ−
ＦＥＴ６０とＮ−ＦＥＴ６２の直列接続からなる。しか
し、ＩＮ　　ＶＤＤおよびＩＮ　　ＶＳＳの間に接続す
る代わりにＰ−ＦＥＴ６０とＮ−ＦＥＴ６２のこの直列
の組み合わせは入力／出力高電位電力供給バスＩ／Ｏ　
　ＶＤＤと入力／出力低電位電力供給バスＩ／Ｏ　　Ｖ
ＳＳとの間に接続される。別個の電力供給電位Ｉ／Ｏ　
　ＶＤＤとＩ／Ｏ　　ＶＳＳを設ける理由は、出力バッ
ファ１０を含む内部論理回路を、多数の出力パッドドラ
イバ５８のような一群の出力パッドドライバが同時に論
理状態を変化するときに入力／出力電力供給バスに誘起
されるグランドバウンスノイズおよび過渡ノイズから分
離するためである。しかしながらバッファ１０が共通の
基準レベルを有し、このレベルから出力パッドドライバ
５８を駆動するため、集積回路チップ上であるオフチッ
プ位置で内部電力供給バスＩＮ　　ＶＤＤおよびＩＮ　
　ＶＳＳは入力／出力電力供給バスＩ／Ｏ　　ＶＤＤと
Ｉ／Ｏ　　ＶＳＳに接続しなければならない。接続をそ
のようなものにしても、依然としていくらかの防止困難
なグランドバウンスおよび過渡ノイズ電圧が内部電力供
給バスに誘起されるかも知れない。さらに設計者はその
ような電圧に対しグランドバウンスおよび電力供給過渡
現象が減衰消滅する鎮静期間を含めるか、あるいはノイ
ズ電圧により誘起されたビットエラーを処理するための
なんらかのエラー訂正装置を含めることが要求される。

【００２２】ここで図１および図３を参照すると、ノイ
ズ低減装置の実施例が示されている。バッファ１０’は
図１のバッファ回路１０のＥＮＡＢＬＥ回路と機能的に
同一でＦＥＴ１６、１８、２０、２２、２４、２６を含
むＥＮＡＢＬＥ回路を有する。またＦＥＴ１２、１４か
ら成る第一段は図１のバッファ回路１０の第一段と機能
的に同一である。

【００２３】第二段３５’は図１の第二段３５に相当し
てＩＮ　　ＶＤＤとＮ−ＦＥＴ３８’との間に直列に接
続されるＰ−ＦＥＴ３６’を有する。ただし第二段３５
’はＦＥＴ３６’、３８’の直列接続の他端が低電位電
力供給バスとしてＩ／Ｏ　　ＶＳＳに接続されている点
が異なる。第三段４７’は第二段３５’と同様、低電位
電力供給バスとしてＩ／Ｏ　　ＶＳＳに接続されている
。このようにして図２に示す出力ドライバ段５８を駆動
する段３５’、４７’はＮ−ＦＥＴ６２と同様にＩ／Ｏ
　　ＶＳＳに接続される。この接続により、Ｉ／Ｏ　　
ＶＳＳ電圧におけるＩＮＶＳＳ電圧レベルに相対的な任
意のグランドバウンスの増大はＮ−ＦＥＴ３８’、５０
’および６２の利得低下を引き起こす。なぜならばこの
グランドバウンスはそれぞれのゲート−ソース間電圧を
低下させるからである。Ｎ−ＦＥＴ３８’、５０’の利
得低下は段３５’、４７’が論理状態の切り替えに必要
とする時間を長引かせる。出力スイッチング時間を長引
かせることにより、これらの利得低下は或程度のグラン
ドバウンスを低減する。この時間が長くなるほど、寄生
インダクタンスおよび寄生容量と相互作用する高周波成
分の発生が減少する。さらに、スイッチング時間を長期
化すると、グランドバウンスが生じつつあるときのみ出
力ドライバ５８の鎮静時間をより大きくする。そしてグ
ランドバウンスが生じていないときは鎮静時間を大きく
しない。

【００２４】Ｉ／Ｏ　　ＶＳＳ上のグランドバウンスが
ＦＥＴ３８’、５０’に与える負の帰還および利得低下
に加えて、第三段４７’、４１’は出力ドライバ５８（
図２）のスイッチング速度を一層低下させる追加的負の
帰還を与える追加成分を有し、このため以下に述べるよ
うにＩ／Ｏ　　ＶＳＳ上のグランドバウンスとＩ／Ｏ　
　ＶＤＤ上の過渡ノイズの両方を低減する。

【００２５】入力段に戻り、ＦＥＴ１２、１４の出力は
線２８、３４を介して第二段２９’、３５’にそれぞれ
接続される。３０’、３２’を備えた第二段２９’は機
能上、図１の第二段２９に同一である。この第二段出力
端は線４０’、４６’を介して第三段４１’、４７’に
それぞれ接続される。これは第二段２９、３４が図１の
バッファ１０の第三段４１、４７に接続されると同様で
ある。

【００２６】第三段４１’および４７’はＦＥＴ４２’
、４４’、４８’、５０’を備え、図１でＵ、Ｖ、Ｗ、
と記す点において第三段４１’、４７’が追加的ＦＥＴ
７０、７２、７４、７６をそれぞれ含むことを除き、第
三段４１および４７に機能上同一である。ＦＥＴ７０、
７４はＰ−ＦＥＴで、そのソースがＩＮ　　ＶＤＤに接
続され、ゲートがＩ／Ｏ　　ＶＳＳに接続され、ドレー
ンがＦＥＴ４２’、４８’のソースにそれぞれ直列に接
続される。Ｎ−ＦＥＴ７６はそのソースがＩＮ　　ＶＳ
Ｓに接続され、ゲートがＩ／Ｏ　　ＶＤＤに接続され、
ドレーンがＦＥＴ４４’のソースと直列に接続される。 Ｎ−ＦＥＴ７２は前述したようにグランドバウンスが生
じたときに第三段４７’の利得を低減するため、そのソ
ースがＩ／Ｏ　　ＶＳＳに接続される。Ｎ−ＦＥＴ７２
はそのゲートがＩ／Ｏ　　ＶＤＤに接続され、また第三
段４１’のＮ−ＦＥＴ７６の接続と同様にドレーンはＦ
ＥＴ５０’のソースに直列接続される。第三段４１’の
出力は線５２’を介してＦＥＴ４２’、４４’の交点か
ら図２の出力ドライバ５８のＰ−ＦＥＴ６０に接続され
る。 同様にして第三段４７’の出力は４８’と５０’の交点
から線５４’を介して出力ドライバ５８のＮ−ＦＥＴ６
２に接続される。

【００２７】作動を説明すると、これらのゲートがＩ／
Ｏ　　ＶＳＳに接続され、ソースがＩＮ　　ＶＤＤに接
続された状態ではＰ−ＦＥＴ７０、７４は通常、完全に
オンにされてＩＮ　　ＶＤＤと第三段４１’、４７’の
残りとの間の特性オン抵抗に等しい低い直列抵抗を与え
る。もしも入力／出力電源の低電位バスＩ／Ｏ　　ＶＳ
Ｓが瞬時に、論理レベルのスイッチングを行う出力ドラ
イバ５８群によって過負荷にされてバス上にグランドバ
ウンスを生じると、Ｐ−ＦＥＴ７０、７４はそれらのゲ
ート−ソース間電圧を低下される。もしもゲート−ソー
ス間電圧のこの低下が小さいと、Ｐ−ＦＥＴ７０、７４
のオン抵抗は当初不変に留まる。しかしこのゲート−ソ
ース間電圧がさらに低下されると、Ｐ−ＦＥＴ７０、７
４のオン抵抗はその後増大する。Ｐ−ＦＥＴ７０、７４
のオン抵抗の増大は第三段４１’、４７’のスイッチン
グ速度を遅速化させ、Ｉ／Ｏ　　ＶＳＳの瞬間的過負荷
により発生されるすべてのノイズを低減する。もしもＩ
／Ｏ　　ＶＳＳ上にノイズが実質上無いと、Ｐ−ＦＥＴ
７０、７４、延ては第三段４１’、４７’のスイッチン
グ速度は低下されない。

【００２８】Ｎ−ＦＥＴ７６はそのゲートがＩ／Ｏ　　
ＶＤＤに接続され、ソースがＩＮ　　ＶＳＳに接続され
、またＮ−ＦＥＴ７２はそのゲートがＩ／ＯＶＤＤに接
続され、ソースがＩ／Ｏ　　ＶＳＳに接続されており、
これらＦＥＴはＰ−ＦＥＴ７０、７４により与えられる
と同様のオペレーションを与える。このように接続され
たＮ−ＦＥＴ７２、７６は通常は完全にオンにされてお
り、それぞれ、Ｉ／Ｏ　　ＶＳＳおよびＩＮ　　ＶＳＳ
と第三段４１’、４７’の残りとの間の特性オン抵抗に
等しい低い直列抵抗を与える。もしも入力／出力電力供
給バスＩ／Ｏ　　ＶＤＤの高電位が論理レベルのスイッ
チングを行っている出力ドライバ５８群により瞬時に過
負荷にされると、Ｎ−ＦＥＴ７２、７６はそれらのゲー
ト−ソース間電圧を低下される。かかる過負荷はバス上
に過渡ノイズを発生するものである。もしもこのゲート
−ソース間電圧の低下が小さいと、Ｎ−ＦＥＴ７２、７
６のオン抵抗は当初不変に留まる。しかし、このゲート
−ソース間電圧がさらに低下されるとＮ−ＦＥＴ７２、
７６のオン抵抗はその後増大する。Ｎ−ＦＥＴ７２、７
６のオン抵抗の増大は第三段４１’、４７’のスイッチ
ング速度の遅速化をもたらし、Ｉ／ＯＶＤＤの瞬間過負
荷により起こされるすべてのノイズを低減する。もしも
Ｉ／Ｏ　　ＶＤＤ上に実質的なノイズがないと、Ｎ−Ｆ
ＥＴ７２、７６、延ては第三段４１’、４７’のスイッ
チング速度が低下されない。

【００２９】Ｐ−ＦＥＴ７０、７４はこのように、もし
も実質的なグランドバウンスがＩ／Ｏ　　ＶＳＳ上に存
在すると一時的にスイッチング速度を制限し、Ｎ−ＦＥ
Ｔ７２、７６は実質的なノイズがＩ／Ｏ　　ＶＤＤ上に
存在すると、一時的にスイッチング速度を制限する。Ｐ
−ＦＥＴ７０、７４およびＮ−ＦＥＴ７２、７６のかか
る制限特性はこれらの重要な大きさを変化させることに
より製造段階で予め定められる。このようにして１０’
は過渡ノイズおよびグランドバウンスがないときは非常
に高速のスイッチング速度で動作できる一方、実質的に
ノイズおよびグランドバウンスが存在するときは自ら低
下させたスイッチング速度で動作することができる。ス
イッチング速度を低下させることにより、Ｉ／Ｏ　　Ｖ
ＤＤおよびＩ／ＯＶＳＳ上の瞬間的過負荷が低減され、
これにより２進ビットエラーを生じうる状態を低減する
。

【００３０】以上、集積回路の出力ドライバにより発生
されるグランドバウンスおよび過渡ノイズ電圧を低減す
る装置を開示した。本発明は好ましい実施例を特定しこ
れについて説明し図示したが、当業者にとって形状、詳
細および用途において種々の設計変更が可能であること
を了解されたい。例えば本発明はＢｉＣＭＯＳ、ＴＴＬ
その他の論理回路群と動作させるように変更できる。

【図面の簡単な説明】

【図１】公知のＣＭＯＳ多段出力バッファの略線図であ
る。

【図２】図１に示すバッファで従来の方法により駆動さ
れる公知ＣＭＯＳ出力パッドドライバの略線図である。

【図３】本発明の一実施例によるＣＭＯＳ多段出力バッ
ファの略線図である。

【符号の説明】

１０’　　バッファ回路 ２９’　　第二段 ３５’　　第二段 ４１’　　第三段 ４７’　　第三段

Claims (2)

【特許請求の範囲】
1. 【請求項１】パッドドライバに接続された出力段を有す
   るバッファに使用するノイズ低減装置であって、該バッ
   ファが内部高電位および内部低電位の電力供給バスと入
   力／出力高電位および入力／出力低電位の電力供給バス
   とを有する集積回路内に設けられ、該出力段に接続され
   、もしも該入力／出力低電位電力供給バスと該内部高電
   位電力供給バスとの間の電位差が減少すると、該内部高
   電位電力供給バスから出力段を介して該パッドドライバ
   に流れる電流を低減する第一装置と、該出力段に接続さ
   れ、もしも該入力／出力高電位電力供給バスと該内部低
   電位電力供給バスとの間の電位差が減少すると、該内部
   低電位電力供給バスから出力段を介して該パッドドライ
   バに流れる第二の電流を低減する第二装置とを含み、も
   しも該パッドドライバに接続された該入力／出力低電位
   電力供給バスにグランドバウンスノイズが生じると、該
   パッドドライバを駆動する第一電流を低減させる該第一
   装置により、ノイズを低減し、もしも該パッドドライバ
   に接続された入力／出力高電位電力供給バス上に過渡ノ
   イズが生じると、該パッドドライバを駆動する該第二電
   流を提言させる該第二装置により、ノイズを低減するこ
   とを特徴とするノイズ低減装置。
2. 【請求項２】内部高電位および低電位の電力供給バスと
   入力／出力高電位および入力／出力低電位の電力供給バ
   スとを有する集積回路内に設けられるバッファにしてパ
   ッドドライバに接続された出力段を有するバッファに使
   用するノイズ低減方法であって、該入力／出力低電位バ
   スと内部高電位電力供給バスと間の電位差が減少すると
   、該出力段を介して内部高電位電力供給バスからパッド
   ドライバへ流れる電流を低減するステップと、該入力／
   出力高電位バスと内部低電位電力供給バスと間の電位差
   が減少するときは、該出力段を介して内部低電位電力供
   給バスからパッドドライバへ流れる第二電流を低減する
   ステップとを含むノイズ低減方法。