JPS635553A - バツフア回路 - Google Patents

バツフア回路

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JPS635553A
JPS635553A JP61149023A JP14902386A JPS635553A JP S635553 A JPS635553 A JP S635553A JP 61149023 A JP61149023 A JP 61149023A JP 14902386 A JP14902386 A JP 14902386A JP S635553 A JPS635553 A JP S635553A
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buffer
time constant
time
turned
circuit
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JP61149023A
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English (en)
Inventor
Masayuki Naganuma
政幸 長沼
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/17—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using twistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はＭＯＳＦＥＴ等で構成されるバッファ回路にお
いて、 バッファに大負荷を接続した場合、負荷に十分に電流を
流し得す、又、ノイズ電圧が大きい従来回路の問題点を
解決するため、 バッファの前段に時定数回路を設け、バッファをオンに
するべく切換制御信号の極性を切換えた際にバッファが
オンする時間に時定数をもたせることにより、 大負荷時において負荷に十分に電流を流し得ると共に、
ノイズ電圧を小に抑え得るようにしたものである。
（産業上の利用分野） 本発明は特に、例えばコンピュータ等のＬＳＩ内部のバ
ッファの外部に大負荷を接続したバッファ回路に関する
。このようにバッファに大負荷を接続した場合、バッフ
ァをオンせしめて負荷に十分に電流を流し得ると共に、
ノイズ電圧の小さい回路が必要とされる。
〔従来の技術〕
第７図は従来のバッファ回路の一例の回路図を示す。同
図中、１は入力端子、２はインバータである。３はバッ
ファで、ＰチャンネルＭＯ３ＦＥＴ及びＮチャンネルＭ
Ｏ８ＦＥＴにて構成されている。入力端子１、インバー
タ２、バッファ３はＬＳＩ内に形成されている。４＋　
、４２．４３　。
・・・は負荷であり、バッファ３に並列に接続されてい
る。
端子１に入来した切換制御信号はインバータ２を介して
バッファ３をオン、オフせしめ、付加４＋　、４２．４
３　、・・・を夫々駆動制御する。
（発明が解決しようとする問題点〕 このように負荷を多く接続すると、バッファ３がオン（
その出力がＬレベル）のときにバッファ３を介して大電
流が流れてバッファ３の出力端子電圧が高くなり、出力
を本来の零Ｖにすることができず、負荷４＋　、４２．
４ｚ　、・・・に寸分に電流を流し得ない。
そこで、現在ではバッファ３を構成するＭＯＳＦＥＴの
駆動能力を大（（ゲート幅Ｗ／ゲート長之）比を大）に
して出力抵抗を小に構成してバッファ３がオンの時にそ
の出力を零Ｖに近くなるようにしているが、このように
バッファ３のＭＯＳＦＥＴの駆動能力を大にするとノイ
ズ電圧が大になる問題点があった。
〔問題点を解決するための手段〕
本発明になるバッファ回路は、第１図に示す如く、入力
端子１とバッファ７との間に時定数回路６１　、６２を
接続し、切換制御信号ａの状態反転から時定数回路６１
　、６２による時定数に応じた時間経過後バッファ７を
オン状態にするよう構成してなる。
〔作用〕
切換制御信号ａの極性を切換えた際にバッファ７がオン
する時間に時定数をもたせたため、ノイズ電圧を小に抑
え得る。
〔実施例〕
第１図は本発明回路の第１実施例の回路図を示す。同図
中、５＋　、５２はインバータで、Ｐチャンネル間Ｏ８
ＦＥＴ及びＮチャンネルＭＯ８ＦＥＴにて構成されてお
り、その夫々の各ゲートは共通に接続されて入力端子１
に並列に接続されている。抵抗Ｒ１はインバータ５１と
アースとの間に接続されており、抵抗Ｒ２は電源（５・
■）とインバータ５２との間に接続されている。インバ
ータ５１と抵抗Ｒ１とにより時定数回路６Ｉ、インバー
タ５２と抵抗Ｒ２とにより時定数回路６２が構成されて
いる。７はバッファで、Ｐチャンネル間Ｏ８ＦＥＴ及び
ＮチャンネルＭＯ８ＦＥＴにて構成されており、その各
ゲートはインバータ５１゜５２に接続されている。バッ
ファ７を構成するＭＯＳＦＥＴの駆動能力は大に設定さ
れている。
ここで、端子１にＨレベルからＬレベルに切換ねる切換
制御信号ａ（第２図（Ａ））が入来すると、インバータ
５ＩのＰチャンネル間Ｏ８ＦＥＴはオフからオン、Ｎチ
ャンネルＭＯ８ＦＥＴはオンからオフとなり、その出力
ｂ（第２図（Ａ））はＬレベルからＨレベルに切換わる
。−方、インバータ５２のＰチャンネルＭＯ３ＦＥＴは
オフからオン、ＮチャンネルＭＯ８ＦＥＴはオンからオ
フとなり、その出力Ｃ（第２図（Ａ））は抵抗Ｒ２によ
る時定数を以てＬレベルからＨレベルに切換わる。時定
数回路６１．６２の出力はバッフ７７に供給され、これ
により、ＰチャンネルＭＯ３ＦＥＴはオンからオフ、Ｎ
チャンネルＭＯ３ＦＥＴはオフからオンとなり、その出
力ｄ（第２図（Ａ））はＨレベルからしレベルに切換わ
る。
又、端子１にＬレベルからＨレベルに切換わる切換制御
信号ａ（第２図（Ｂ））が入来すると、インバータ５１
のＰチャンネルＭＯ３ＦＥＴはオンからオフ、Ｎチャン
ネルＭＯ８ＦＥＴはオフからオンとなり、その出力ｂ（
第２図（Ｂ））は抵抗Ｒ＋による時定数を以てＨレベル
からＬレベルに切換わる。−方、インバータ５２のＰチ
ャンネルＭＯ８ＦＥＴ７はオンからオフ、Ｎチャンネル
ＭＯ８ＦＥＴはオフからオンとなり、その出力Ｃ（第２
図（Ｂ））はＨレベルからしレベルに切換る。時定数回
路６１　、６２の出力はバッファ７に供給され、これに
より、ＰチャンネルＭＯ８ＦＥＴはオフからオン、Ｎチ
ャンネルＭＯ８ＦＥＴはオンからオフとなり、その出力
ｄ（第２図（Ｂ））はＬレベルからＨレベルに切換ねる
。
この場合、時定数回路６１　、６２が設けられているの
で、バッフ７７は切換制御信号ａのタイミングからある
期間経過した時点でオンされる。
ところで、バッフ７７のアース端子とＬＳＩパッケージ
のアース端子との間には等価的にインダクタンスＬが存
在しており、ここに流れる電流を１２時間をｔとすると
、ノイズ電圧ｖｎは、Ｖｎ−Ｌ　（ｄ　Ｉ／ｄ　ｔ　） で表わされる。ここで、本実施例では入力ａに対して出
力ｄはある遅延時間を以て取出されるので、上式中、実
質的にｄｔが大であるのと同じことになり、これにより
、従来回路のものよりもノイズ電圧Ｖｎを小にし得る。
しかも、バッファ７を構成するＭＯＳＦＥＴの駆動能力
は大に設定されているので出力抵抗を小にし得、大負荷
が接続されていてもバッフ？７がオン時にはその出力端
子電圧を零Ｖ近くにし得、負荷４＋　、４２．４３　、
・・・に確実に電流を流し得る。
、又、本実施例では、時定数回路６１　、６２の出力信
号す、Ｃのレベルが夫々Ｈレベルになる迄に両者に時間
差を持たせているので、バッファ７のＰチャンネルＭＯ
８ＦＥＴ及びＮチャンネルＭＯ８ＦＥＴが両方ともにオ
フ状態の期間がある。これにより、バッファ７の貫通電
流を無りシ得、消費電流を少なくし得る。
第３図は本発明回路の第２実施例の回路図を示す。同図
中、８＋　、８２は時定数回路で、時定数回路８ＩのＰ
チャンネルＭＯ３ＦＥＴ及び時定数回路８２のＮチャン
ネルＭＯ８ＦＥＴのＷ／之比は比較的大に設定されてお
り、時定数回路８１のＮチャンネルＭＯ８ＦＥＴ及び時
定数回路８２のＰチャンネルＭＯ３ＦＥＴのＷ／之比は
比較的小に設定されている。
ここで、ゲート幅をＷ、ゲート長を２．電流をＩとする
と、 ｌ０Ｃ（Ｗ／４） なる関係があるので、Ｗ／ＩＬ比が小（ゲート幅Ｗが小
）であるということは電流Ｉが小即ちインピーダンスが
大であることと同じである。従って、Ｗ／を比の小なる
ＭＯＳＦＥＴ　（即ち、時定数回路８１（８２）のＮ　
（Ｐ）チャンネルＭＯ８Ｆ　ＥＴ）は、第１図中、時定
数回路６電　（６２）のＮ（Ｐ）チャンネルＭＯ８ＦＥ
Ｔに抵抗Ｒ１（Ｒ２）が接続されているのと等価である
。
これにより、第３図示の回路は実質的に第１図示の回路
と同様であり、第１実施例と同様の効果を有する。
第４図は本発明回路の第３実施例の回路図を示す。同図
中、９＋　、９２は時定数回路で、インバータ５＋　、
５ｚ及び等価抵抗用ＦＥＴＱ＋　、Ｑ２にて構成されて
いる。ＮチャンネルのＦＥＴＱｌのゲートは電源に接続
されており、ＰチャンネルのＦＥＴＱ２のゲートはアー
スに接続されている。
ここで、ＦＥＴＱ＋　、Ｑ２は夫々ゲートバイアスによ
ってオン状態にあるので、夫々等価的に第１図に示す抵
抗Ｒ＋　、Ｒ２と同じであり、第１実施例と同様の効果
を有する。
又、ＦＥＴＱ＋　、Ｑ２のゲート電圧を操作することに
より、ＦＥＴＱ＋　、Ｑ２のインピーダンスを設定させ
、時定数回路のｄｔを制御することも可能である。
なお、時定数回路は入力端子１に対して必ずしも並列に
２個設ける必要はなく、例えば、第５図や第６図に示す
如く、インバータ１０の後段に時定数回路６を１個設け
る構成（第４及び第５実施例）でもよく、効果は上記各
実施例と同様である。
〔発明の効果〕
本発明によれば、バッファに駆動能力の大きいＭＯＳＦ
ＥＴを用い得るのでバッファの出力抵抗を小さくでき、
大負荷を接続したときもバッファのオン時にその出力端
子電圧が大になることはなく、負荷に十分に電流を流し
得、しかもこの場合、バッファを時定数を以てオンせし
めるようにしているのでノイズ電圧を小に抑え得る等の
特長を有する。
【図面の簡単な説明】
第１図は本発明回路の第１実施例の回路図第２図は本発
明回路の電圧波形図、 第３図乃至第６図は本発明回路の第２乃至実施例の回路
図、 第７図は従来回路の一例の回路図である。 図中において、 １は切換制御信号入力端子、 ５１．５２．１０はインバータ、 ６．６１　、６２．８＋　、８２．９＋　、９２定数回
路、 ７はバッファ、 Ｒ＋　、Ｒｚは抵抗、 Ｑ　＋　、　Ｑ　２　ハＭ　ＯＳ　Ｆ　Ｅ　Ｔ　テｔＱ
　ル。

Claims (1)

  1. 【特許請求の範囲】 入力端子（１）に入来する切換制御信号（ａ）によつて
    バッファ（７）をオン状態にして該バッファ（７）に接
    続されている負荷に電力を供給するバッファ回路におい
    て、 上記入力端子（１）と上記バッファ（７）との間に時定
    数回路（６＿１、６＿２）を接続し、上記切換制御信号
    （ａ）の状態反転から該時定数回路（６＿１、６＿２）
    による時定数に応じた時間経過後上記バッファ（７）を
    オン状態にするよう構成したことを特徴とするバッファ
    回路。
JP61149023A 1986-06-25 1986-06-25 バツフア回路 Pending JPS635553A (ja)

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