JPS6035756B2 - 論理回路 - Google Patents

論理回路

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JPS6035756B2
JPS6035756B2 JP52158839A JP15883977A JPS6035756B2 JP S6035756 B2 JPS6035756 B2 JP S6035756B2 JP 52158839 A JP52158839 A JP 52158839A JP 15883977 A JP15883977 A JP 15883977A JP S6035756 B2 JPS6035756 B2 JP S6035756B2
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樹徳 室谷
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    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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    • H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors

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Description

【発明の詳細な説明】 本発明は論理回路に関し特に電界効果トランジスタによ
って構成されたアドレス・ィンバータ回路に関するもの
である。
集積化メモリでは、アドレス入力信号をデコードするた
め、アドレス入力信号からこれに同相及び逆相の信号を
出力するアドレス・インバータ回路が必要とされる。
従来から用いられているアドレス・ィンバータ回路には
第１図のようなものがある。
以下、説明は簡単のためすべてＮチャンネルＭＩＳ電界
効果トランジスタ（以下ＦＥＴと略記する）を用いたと
して行う。
第１図のアドレス・ィンバータ回路は、デプレッション
型ＦＥＴＱ，及びェンハンスメント型ＦＥＴＱ２により
構成され、トランジスタＱ２のゲ−トを入力とし、接続
点１を出力とするインバータ１０及びデプレッション型
ＦＥＴＱ３とヱンハンスメント型ＦＥＴＱ４により構成
され、それぞれのゲートを入力とするバッファー回路２
０及び同様にＦＥＴ処，Ｑ６により構成されたもう１組
のバッファー回路３０から成り、入力信号はＦＥＴＱ２
，Ｑ，Ｑ５のゲートに印加され、ＦＥＴＱ３，Ｑのゲ−
トはィンバータ１０の出力１に接続されている。
バッファ回路２０のＦＥＴＱ，Ｑは互いに逆相信号で駆
動され、入力信号Ａに逆相の信号Ａ′を出力し、バッフ
ァ回路３０のトランジスタＱ５，Ｑ６も互いに逆相で駆
動され、入力信号Ａと同相の信号Ａ′を出力する。第２
図は第１図に示したアドレス・ィンバータ回路の直流的
な入出力特性である。
このようなアドレス・ィンバータ回路の相補の出力信号
Ａ′，Ａ′を論理スレッショルド電圧ｙＴＨのＮＯＲ型
デコーダ（図示せず）でデコードする場合、入力電圧が
Ａ，からＡ２の間にあってはアドレス・インバ−タ回路
の同期逆相信号レベルＡ′，Ａ′が共にデコーダのスレ
ッショルド電圧ＶＴＨよりも低くなるアドレス入力信号
レベルが存在し、このような入力信号レベルに対しては
アドレス・ィンバータ回路の出力を受ける２７以上のデ
コーダが選択されてしまい誤動作してしまう欠点があっ
た。本発明の目的は、同相・逆相の出力信号レベルが同
時に次段のデコーダ等の論理回路のスレッショルド電圧
よりも低くなることのない入，出力特性を有する論理回
路、特にアドレス・ィンバータ回路を提供することにあ
る。
本発明による論理回路は同一の入力信号がそれぞれ印加
された第１および第２のィンバー夕回路と、少なくとも
第１のィンバータ回路の出力によつて入力信号と逆相の
出力を発生する第１のバッファ回路と、少なくとも第２
のィンバータ回路の出力によって入力信号と同相の出力
を発生する第２のバッファ回路とを含み、第１および第
２のィンバータ回路の一方の出力は他方の出力よりも短
時間で入力信号の変化に伴なつてその論理出力が変化す
るようにしたことを特徴とする。本発明においては第１
および第２のィンバータ回路をそれぞれ構成する負荷側
あるいは駆動側のトランジスタ間に増幅特性の差異を与
えることにより上述のィンバータの出力変化に時間的差
異を付与することができる。
本発明においては次段がＮＯＲ回路の如く入力高レベル
から低レベルへ変化したときに低レベルから高レベルへ
と変化する回路が接続されるときは第２のィンバー夕の
出力を第１のィンバータの出力よりも少なくとも高レベ
ルから低レベルへの出力変化を短時間にならしめる。
また、次段がＡＮＤ回路の如き入力が低レベルから高レ
ベルへと変化したときに出力が低レベルから高レベルへ
と変化する回路にあっては第１のィンバータの出力を第
２のィンバータの出力よりも正論理のときは少なくとも
短時間で低レベルから高レベルへと変化せしめる如く構
成すれば良い。本発明によれば入力信号が印加される第
１及び第２のィンバータと、デブレッション型ＦＥＴの
ゲートを第１の入力とし、ェンハンスメント型ＦＥＴの
ゲ−トを第２の入力とする第１及び第２のバッファ回路
を備え、上記入力信号が第１のバッファ回路の第２の入
力と第２のバッファ回路の第１の入力へ印加され、上記
第１及び第２のィンバータの出力がそれぞれ、上記第１
のバッファ回路の第２の入力及び上記第２のバッファ回
路の第１の入力へ印加され、上記第１及び第２のィンバ
ータにおいて入力信号の変化に伴なつて第１のィンバー
タの出力レベルが第２のィンバータの出力レベルよりも
高くなる期間が存在するアドレス・ィンバータ回路が得
られる。
従って、ィンバータの形式には関係なく、上記特徴を有
する２つのィンバータを使用するアドレス・ィンバータ
は本発明に含まれる。
次に第３図，第４図を参照して本発明の一実施例を説明
する。
デプレッション型ＦＥＴＱ，のソ−スとゲート及びェン
ハンスメント型ＦＥＴＱ２のドレィンを結合し、ＦＥＴ
Ｑ，のドレィンは電源に接続され、ＦＥＴＱ２のソース
は接地されることにより第１のインバーター０が構成さ
れる。
同機にデプレッション型ＦＥＴＱ７及びェンハンスメン
ト型ＦＥＴＱ８によって第２のィンバータ４０も構成さ
れている。デプレツション型瓜ＥＴＱ３のソースとェン
ハンスメント塾ＦＥＴＱ４のドレィンを結合し、ＦＥＴ
Ｑ３のドレィンは電源ＶｃｃにＦＥＴＱのソースは接地
されて第１のバッファー回路２０が構成される。第１の
バッファー回路２０と同様にデプレツション型ＦＥＴＱ
，ェンハンスメント型ＦＥＴＱ６によって第２のバッフ
ァ−回路３０は構成されている。入力信号ＡはＦＥＴＱ
２，Ｑ５，Ｑ８の各ゲートに接続され、ＦＥＴＱのゲー
トはＦＥＴＱ２のドレインに、ＦＥＴＱのゲートはＦＥ
ＴＱ８のドレィンに接続されている。また２つのインバ
ータ１０，４０におけるＦＥＴにはＦＥＴＱ，のゲート
電圧Ｖｇとソースドレィン間電続五ＤＳとの比ＩＤＳ／
Ｖｇを８（Ｑ，）とすると３（Ｑ，）／３（Ｑ７）＞８
（Ｑ２）／８（Ｑ８）の関係を有するように構成する。
第３図に示すアドレス・インバータの入出力特性を第４
図を用いて説明する。
２つのインバーター０，４０‘こは８（Ｑ，）／Ｂ（Ｑ
７）＞３（Ｑ２）／８（Ｑ）の関係があるから入力Ａが
“１”から“０”へ変化するときには第１のィンバ−夕
１０の出力１は第２のインバータ４０の出力２よりも高
いレベルを呈する。
従って第１のバッファー２０のＦＥＴＱを駆動する信号
１は、第２のバッファー３０のＦＥＴＱ６を駆動する信
号２より高いレベルとなる。そこで、ＦＥＴＱ，Ｑ６を
同一の信号１で駆動する場合に比較して、第１のバッフ
ァー回路２０からの逆相出力信号へは広い入力レベル範
囲に渡って高いレベルに保たれる。
従って次段のＮＯＲ回路のスレッショルド電圧ＶＴＨ以
下のレベルに相補出力Ａ′，Ａ′が同時になることもな
くＮＯＲ回路の誤動作を除去できる。以上の回路動作の
説明からわかるように本発明は入力信号に対する同相・
逆相の出力信号レベルが共にデコーダのスレッショルド
電圧より低くなることのないアドレス・インバー夕回路
を提供できる。
また本発明はアドレス・ィンバータに限ることなく、広
く真補の出力を発生する論理回路に適用できるものであ
る。また、以上の実施例においてはＮチャンネルＭＩＳ
電界効果トランジスタを用いて場合について説明してき
たが、本発明は上述の実施例に限らずＰチャンネルＭＩ
Ｓ電界効果トランジスタ等を用いることを妨げるもので
ない。
また、バッファ回路やィンバータ回路も任意に構成して
良く、正論理に限らず、負論理の場合にも適用できるも
のである。
【図面の簡単な説明】 第１図は従来のアドレス・ィンバータの回路図、第２図
は第１図のアドレス・ィンバータの直流伝達特性図、第
３図は本発明は本発明の１実施例によるアドレス・イン
バータを示す回路図、第４図は第３図のアドレス・ィン
バータの直流伝達特性を示す図である。 Ｑ２，Ｑ４，Ｑ６，Ｑｇ：Ｎチヤンネルエンハンスメン
トＦＥＴ、Ｑ，，Ｑ３，鶴，Ｑ７：Ｎチャンネルデプレ
ッションＦＥＴ、Ｖｃｃ：電源、１０，４０：ィンバー
タ回路、２０，３０：バッファ回路。 容き ′ 図 猪Ｊ図 発２図 第４図

Claims (1)

    【特許請求の範囲】
  1. １ 同一の入力信号をうける第１および第２のインバー
    タ回路と、前記第１のインバータ回路の出力をうけ、前
    記入力信号と逆相の出力信号を発生する第１のバツフア
    回路と、前記第２のインバータ回路の出力をうけ前記入
    力信号と同相の出力信号を発生する第２のバツフア回路
    とを有し、前記第１および第２のインバータ回路の反転
    時間を互いに異ならしめたことを特徴とする論理回路。
JP52158839A 1977-12-27 1977-12-27 論理回路 Expired JPS6035756B2 (ja)

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JP52158839A JPS6035756B2 (ja) 1977-12-27 1977-12-27 論理回路
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US05/973,776 US4296339A (en) 1977-12-27 1978-12-27 Logic circuit comprising circuits for producing a faster and a slower inverted signal

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JPS5489533A JPS5489533A (en) 1979-07-16
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4365172A (en) * 1980-01-11 1982-12-21 Texas Instruments Incorporated High current static MOS driver circuit with low DC power dissipation
DE3026951A1 (de) * 1980-07-16 1982-02-04 Siemens AG, 1000 Berlin und 8000 München Treiberstufe in integrierter mos-schaltkreistechnik mit grossem ausgangssignalverhaeltnis
US4489246A (en) * 1980-12-24 1984-12-18 Fujitsu Limited Field effect transistor logic circuit having high operating speed and low power consumption
JPS57172586A (en) * 1981-04-16 1982-10-23 Toshiba Corp Semiconductor integrated circuit
JPS58170120A (ja) * 1982-03-30 1983-10-06 Nec Corp 半導体集積回路
US4525640A (en) * 1983-03-31 1985-06-25 Ibm Corporation High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output
US4625126A (en) * 1984-06-29 1986-11-25 Zilog, Inc. Clock generator for providing non-overlapping clock signals
US4617477A (en) * 1985-05-21 1986-10-14 At&T Bell Laboratories Symmetrical output complementary buffer
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
IT1201859B (it) * 1986-12-10 1989-02-02 Sgs Microelettronica Spa Circuito logico cmos
JPH01119773A (ja) * 1987-11-02 1989-05-11 Mitsubishi Electric Corp インバータ回路
US5896047A (en) * 1997-02-05 1999-04-20 Xilinx, Inc. Balanced truth-and-complement circuit
JP2001127616A (ja) * 1999-10-29 2001-05-11 Oki Electric Ind Co Ltd バッファ回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) * 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
US3851189A (en) * 1973-06-25 1974-11-26 Hughes Aircraft Co Bisitable digital circuitry
US4087704A (en) * 1974-11-04 1978-05-02 Intel Corporation Sequential timing circuitry for a semiconductor memory
US3969633A (en) * 1975-01-08 1976-07-13 Mostek Corporation Self-biased trinary input circuit for MOSFET integrated circuit
US3938108A (en) * 1975-02-03 1976-02-10 Intel Corporation Erasable programmable read-only memory
US3946369A (en) * 1975-04-21 1976-03-23 Intel Corporation High speed MOS RAM employing depletion loads
JPS592996B2 (ja) * 1976-05-24 1984-01-21 株式会社日立製作所 半導体記憶回路
US4077031A (en) * 1976-08-23 1978-02-28 Texas Instruments Incorporated High speed address buffer for semiconductor memory
US4110842A (en) * 1976-11-15 1978-08-29 Advanced Micro Devices, Inc. Random access memory with memory status for improved access and cycle times
US4129793A (en) * 1977-06-16 1978-12-12 International Business Machines Corporation High speed true/complement driver

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Publication number Publication date
DE2855925C2 (de) 1982-04-29
JPS5489533A (en) 1979-07-16
US4296339A (en) 1981-10-20
DE2855925A1 (de) 1979-07-05

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