JPS6035756B2 - 論理回路 - Google Patents
論理回路Info
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- JPS6035756B2 JPS6035756B2 JP52158839A JP15883977A JPS6035756B2 JP S6035756 B2 JPS6035756 B2 JP S6035756B2 JP 52158839 A JP52158839 A JP 52158839A JP 15883977 A JP15883977 A JP 15883977A JP S6035756 B2 JPS6035756 B2 JP S6035756B2
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- inverter
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は論理回路に関し特に電界効果トランジスタによ
って構成されたアドレス・ィンバータ回路に関するもの
である。
って構成されたアドレス・ィンバータ回路に関するもの
である。
集積化メモリでは、アドレス入力信号をデコードするた
め、アドレス入力信号からこれに同相及び逆相の信号を
出力するアドレス・インバータ回路が必要とされる。
め、アドレス入力信号からこれに同相及び逆相の信号を
出力するアドレス・インバータ回路が必要とされる。
従来から用いられているアドレス・ィンバータ回路には
第1図のようなものがある。
第1図のようなものがある。
以下、説明は簡単のためすべてNチャンネルMIS電界
効果トランジスタ(以下FETと略記する)を用いたと
して行う。
効果トランジスタ(以下FETと略記する)を用いたと
して行う。
第1図のアドレス・ィンバータ回路は、デプレッション
型FETQ,及びェンハンスメント型FETQ2により
構成され、トランジスタQ2のゲ−トを入力とし、接続
点1を出力とするインバータ10及びデプレッション型
FETQ3とヱンハンスメント型FETQ4により構成
され、それぞれのゲートを入力とするバッファー回路2
0及び同様にFET処,Q6により構成されたもう1組
のバッファー回路30から成り、入力信号はFETQ2
,Q,Q5のゲートに印加され、FETQ3,Qのゲ−
トはィンバータ10の出力1に接続されている。
型FETQ,及びェンハンスメント型FETQ2により
構成され、トランジスタQ2のゲ−トを入力とし、接続
点1を出力とするインバータ10及びデプレッション型
FETQ3とヱンハンスメント型FETQ4により構成
され、それぞれのゲートを入力とするバッファー回路2
0及び同様にFET処,Q6により構成されたもう1組
のバッファー回路30から成り、入力信号はFETQ2
,Q,Q5のゲートに印加され、FETQ3,Qのゲ−
トはィンバータ10の出力1に接続されている。
バッファ回路20のFETQ,Qは互いに逆相信号で駆
動され、入力信号Aに逆相の信号A′を出力し、バッフ
ァ回路30のトランジスタQ5,Q6も互いに逆相で駆
動され、入力信号Aと同相の信号A′を出力する。第2
図は第1図に示したアドレス・ィンバータ回路の直流的
な入出力特性である。
動され、入力信号Aに逆相の信号A′を出力し、バッフ
ァ回路30のトランジスタQ5,Q6も互いに逆相で駆
動され、入力信号Aと同相の信号A′を出力する。第2
図は第1図に示したアドレス・ィンバータ回路の直流的
な入出力特性である。
このようなアドレス・ィンバータ回路の相補の出力信号
A′,A′を論理スレッショルド電圧yTHのNOR型
デコーダ(図示せず)でデコードする場合、入力電圧が
A,からA2の間にあってはアドレス・インバ−タ回路
の同期逆相信号レベルA′,A′が共にデコーダのスレ
ッショルド電圧VTHよりも低くなるアドレス入力信号
レベルが存在し、このような入力信号レベルに対しては
アドレス・ィンバータ回路の出力を受ける27以上のデ
コーダが選択されてしまい誤動作してしまう欠点があっ
た。本発明の目的は、同相・逆相の出力信号レベルが同
時に次段のデコーダ等の論理回路のスレッショルド電圧
よりも低くなることのない入,出力特性を有する論理回
路、特にアドレス・ィンバータ回路を提供することにあ
る。
A′,A′を論理スレッショルド電圧yTHのNOR型
デコーダ(図示せず)でデコードする場合、入力電圧が
A,からA2の間にあってはアドレス・インバ−タ回路
の同期逆相信号レベルA′,A′が共にデコーダのスレ
ッショルド電圧VTHよりも低くなるアドレス入力信号
レベルが存在し、このような入力信号レベルに対しては
アドレス・ィンバータ回路の出力を受ける27以上のデ
コーダが選択されてしまい誤動作してしまう欠点があっ
た。本発明の目的は、同相・逆相の出力信号レベルが同
時に次段のデコーダ等の論理回路のスレッショルド電圧
よりも低くなることのない入,出力特性を有する論理回
路、特にアドレス・ィンバータ回路を提供することにあ
る。
本発明による論理回路は同一の入力信号がそれぞれ印加
された第1および第2のィンバー夕回路と、少なくとも
第1のィンバータ回路の出力によつて入力信号と逆相の
出力を発生する第1のバッファ回路と、少なくとも第2
のィンバータ回路の出力によって入力信号と同相の出力
を発生する第2のバッファ回路とを含み、第1および第
2のィンバータ回路の一方の出力は他方の出力よりも短
時間で入力信号の変化に伴なつてその論理出力が変化す
るようにしたことを特徴とする。本発明においては第1
および第2のィンバータ回路をそれぞれ構成する負荷側
あるいは駆動側のトランジスタ間に増幅特性の差異を与
えることにより上述のィンバータの出力変化に時間的差
異を付与することができる。
された第1および第2のィンバー夕回路と、少なくとも
第1のィンバータ回路の出力によつて入力信号と逆相の
出力を発生する第1のバッファ回路と、少なくとも第2
のィンバータ回路の出力によって入力信号と同相の出力
を発生する第2のバッファ回路とを含み、第1および第
2のィンバータ回路の一方の出力は他方の出力よりも短
時間で入力信号の変化に伴なつてその論理出力が変化す
るようにしたことを特徴とする。本発明においては第1
および第2のィンバータ回路をそれぞれ構成する負荷側
あるいは駆動側のトランジスタ間に増幅特性の差異を与
えることにより上述のィンバータの出力変化に時間的差
異を付与することができる。
本発明においては次段がNOR回路の如く入力高レベル
から低レベルへ変化したときに低レベルから高レベルへ
と変化する回路が接続されるときは第2のィンバー夕の
出力を第1のィンバータの出力よりも少なくとも高レベ
ルから低レベルへの出力変化を短時間にならしめる。
から低レベルへ変化したときに低レベルから高レベルへ
と変化する回路が接続されるときは第2のィンバー夕の
出力を第1のィンバータの出力よりも少なくとも高レベ
ルから低レベルへの出力変化を短時間にならしめる。
また、次段がAND回路の如き入力が低レベルから高レ
ベルへと変化したときに出力が低レベルから高レベルへ
と変化する回路にあっては第1のィンバータの出力を第
2のィンバータの出力よりも正論理のときは少なくとも
短時間で低レベルから高レベルへと変化せしめる如く構
成すれば良い。本発明によれば入力信号が印加される第
1及び第2のィンバータと、デブレッション型FETの
ゲートを第1の入力とし、ェンハンスメント型FETの
ゲ−トを第2の入力とする第1及び第2のバッファ回路
を備え、上記入力信号が第1のバッファ回路の第2の入
力と第2のバッファ回路の第1の入力へ印加され、上記
第1及び第2のィンバータの出力がそれぞれ、上記第1
のバッファ回路の第2の入力及び上記第2のバッファ回
路の第1の入力へ印加され、上記第1及び第2のィンバ
ータにおいて入力信号の変化に伴なつて第1のィンバー
タの出力レベルが第2のィンバータの出力レベルよりも
高くなる期間が存在するアドレス・ィンバータ回路が得
られる。
ベルへと変化したときに出力が低レベルから高レベルへ
と変化する回路にあっては第1のィンバータの出力を第
2のィンバータの出力よりも正論理のときは少なくとも
短時間で低レベルから高レベルへと変化せしめる如く構
成すれば良い。本発明によれば入力信号が印加される第
1及び第2のィンバータと、デブレッション型FETの
ゲートを第1の入力とし、ェンハンスメント型FETの
ゲ−トを第2の入力とする第1及び第2のバッファ回路
を備え、上記入力信号が第1のバッファ回路の第2の入
力と第2のバッファ回路の第1の入力へ印加され、上記
第1及び第2のィンバータの出力がそれぞれ、上記第1
のバッファ回路の第2の入力及び上記第2のバッファ回
路の第1の入力へ印加され、上記第1及び第2のィンバ
ータにおいて入力信号の変化に伴なつて第1のィンバー
タの出力レベルが第2のィンバータの出力レベルよりも
高くなる期間が存在するアドレス・ィンバータ回路が得
られる。
従って、ィンバータの形式には関係なく、上記特徴を有
する2つのィンバータを使用するアドレス・ィンバータ
は本発明に含まれる。
する2つのィンバータを使用するアドレス・ィンバータ
は本発明に含まれる。
次に第3図,第4図を参照して本発明の一実施例を説明
する。
する。
デプレッション型FETQ,のソ−スとゲート及びェン
ハンスメント型FETQ2のドレィンを結合し、FET
Q,のドレィンは電源に接続され、FETQ2のソース
は接地されることにより第1のインバーター0が構成さ
れる。
ハンスメント型FETQ2のドレィンを結合し、FET
Q,のドレィンは電源に接続され、FETQ2のソース
は接地されることにより第1のインバーター0が構成さ
れる。
同機にデプレッション型FETQ7及びェンハンスメン
ト型FETQ8によって第2のィンバータ40も構成さ
れている。デプレツション型瓜ETQ3のソースとェン
ハンスメント塾FETQ4のドレィンを結合し、FET
Q3のドレィンは電源VccにFETQのソースは接地
されて第1のバッファー回路20が構成される。第1の
バッファー回路20と同様にデプレツション型FETQ
,ェンハンスメント型FETQ6によって第2のバッフ
ァ−回路30は構成されている。入力信号AはFETQ
2,Q5,Q8の各ゲートに接続され、FETQのゲー
トはFETQ2のドレインに、FETQのゲートはFE
TQ8のドレィンに接続されている。また2つのインバ
ータ10,40におけるFETにはFETQ,のゲート
電圧Vgとソースドレィン間電続五DSとの比IDS/
Vgを8(Q,)とすると3(Q,)/3(Q7)>8
(Q2)/8(Q8)の関係を有するように構成する。
第3図に示すアドレス・インバータの入出力特性を第4
図を用いて説明する。
ト型FETQ8によって第2のィンバータ40も構成さ
れている。デプレツション型瓜ETQ3のソースとェン
ハンスメント塾FETQ4のドレィンを結合し、FET
Q3のドレィンは電源VccにFETQのソースは接地
されて第1のバッファー回路20が構成される。第1の
バッファー回路20と同様にデプレツション型FETQ
,ェンハンスメント型FETQ6によって第2のバッフ
ァ−回路30は構成されている。入力信号AはFETQ
2,Q5,Q8の各ゲートに接続され、FETQのゲー
トはFETQ2のドレインに、FETQのゲートはFE
TQ8のドレィンに接続されている。また2つのインバ
ータ10,40におけるFETにはFETQ,のゲート
電圧Vgとソースドレィン間電続五DSとの比IDS/
Vgを8(Q,)とすると3(Q,)/3(Q7)>8
(Q2)/8(Q8)の関係を有するように構成する。
第3図に示すアドレス・インバータの入出力特性を第4
図を用いて説明する。
2つのインバーター0,40‘こは8(Q,)/B(Q
7)>3(Q2)/8(Q)の関係があるから入力Aが
“1”から“0”へ変化するときには第1のィンバ−夕
10の出力1は第2のインバータ40の出力2よりも高
いレベルを呈する。
7)>3(Q2)/8(Q)の関係があるから入力Aが
“1”から“0”へ変化するときには第1のィンバ−夕
10の出力1は第2のインバータ40の出力2よりも高
いレベルを呈する。
従って第1のバッファー20のFETQを駆動する信号
1は、第2のバッファー30のFETQ6を駆動する信
号2より高いレベルとなる。そこで、FETQ,Q6を
同一の信号1で駆動する場合に比較して、第1のバッフ
ァー回路20からの逆相出力信号へは広い入力レベル範
囲に渡って高いレベルに保たれる。
1は、第2のバッファー30のFETQ6を駆動する信
号2より高いレベルとなる。そこで、FETQ,Q6を
同一の信号1で駆動する場合に比較して、第1のバッフ
ァー回路20からの逆相出力信号へは広い入力レベル範
囲に渡って高いレベルに保たれる。
従って次段のNOR回路のスレッショルド電圧VTH以
下のレベルに相補出力A′,A′が同時になることもな
くNOR回路の誤動作を除去できる。以上の回路動作の
説明からわかるように本発明は入力信号に対する同相・
逆相の出力信号レベルが共にデコーダのスレッショルド
電圧より低くなることのないアドレス・インバー夕回路
を提供できる。
下のレベルに相補出力A′,A′が同時になることもな
くNOR回路の誤動作を除去できる。以上の回路動作の
説明からわかるように本発明は入力信号に対する同相・
逆相の出力信号レベルが共にデコーダのスレッショルド
電圧より低くなることのないアドレス・インバー夕回路
を提供できる。
また本発明はアドレス・ィンバータに限ることなく、広
く真補の出力を発生する論理回路に適用できるものであ
る。また、以上の実施例においてはNチャンネルMIS
電界効果トランジスタを用いて場合について説明してき
たが、本発明は上述の実施例に限らずPチャンネルMI
S電界効果トランジスタ等を用いることを妨げるもので
ない。
く真補の出力を発生する論理回路に適用できるものであ
る。また、以上の実施例においてはNチャンネルMIS
電界効果トランジスタを用いて場合について説明してき
たが、本発明は上述の実施例に限らずPチャンネルMI
S電界効果トランジスタ等を用いることを妨げるもので
ない。
また、バッファ回路やィンバータ回路も任意に構成して
良く、正論理に限らず、負論理の場合にも適用できるも
のである。
良く、正論理に限らず、負論理の場合にも適用できるも
のである。
【図面の簡単な説明】
第1図は従来のアドレス・ィンバータの回路図、第2図
は第1図のアドレス・ィンバータの直流伝達特性図、第
3図は本発明は本発明の1実施例によるアドレス・イン
バータを示す回路図、第4図は第3図のアドレス・ィン
バータの直流伝達特性を示す図である。 Q2,Q4,Q6,Qg:Nチヤンネルエンハンスメン
トFET、Q,,Q3,鶴,Q7:Nチャンネルデプレ
ッションFET、Vcc:電源、10,40:ィンバー
タ回路、20,30:バッファ回路。 容き ′ 図 猪J図 発2図 第4図
は第1図のアドレス・ィンバータの直流伝達特性図、第
3図は本発明は本発明の1実施例によるアドレス・イン
バータを示す回路図、第4図は第3図のアドレス・ィン
バータの直流伝達特性を示す図である。 Q2,Q4,Q6,Qg:Nチヤンネルエンハンスメン
トFET、Q,,Q3,鶴,Q7:Nチャンネルデプレ
ッションFET、Vcc:電源、10,40:ィンバー
タ回路、20,30:バッファ回路。 容き ′ 図 猪J図 発2図 第4図
Claims (1)
- 1 同一の入力信号をうける第1および第2のインバー
タ回路と、前記第1のインバータ回路の出力をうけ、前
記入力信号と逆相の出力信号を発生する第1のバツフア
回路と、前記第2のインバータ回路の出力をうけ前記入
力信号と同相の出力信号を発生する第2のバツフア回路
とを有し、前記第1および第2のインバータ回路の反転
時間を互いに異ならしめたことを特徴とする論理回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52158839A JPS6035756B2 (ja) | 1977-12-27 | 1977-12-27 | 論理回路 |
DE2855925A DE2855925C2 (de) | 1977-12-27 | 1978-12-23 | Logikschaltkreis |
US05/973,776 US4296339A (en) | 1977-12-27 | 1978-12-27 | Logic circuit comprising circuits for producing a faster and a slower inverted signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52158839A JPS6035756B2 (ja) | 1977-12-27 | 1977-12-27 | 論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5489533A JPS5489533A (en) | 1979-07-16 |
JPS6035756B2 true JPS6035756B2 (ja) | 1985-08-16 |
Family
ID=15680518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52158839A Expired JPS6035756B2 (ja) | 1977-12-27 | 1977-12-27 | 論理回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4296339A (ja) |
JP (1) | JPS6035756B2 (ja) |
DE (1) | DE2855925C2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4365172A (en) * | 1980-01-11 | 1982-12-21 | Texas Instruments Incorporated | High current static MOS driver circuit with low DC power dissipation |
DE3026951A1 (de) * | 1980-07-16 | 1982-02-04 | Siemens AG, 1000 Berlin und 8000 München | Treiberstufe in integrierter mos-schaltkreistechnik mit grossem ausgangssignalverhaeltnis |
US4489246A (en) * | 1980-12-24 | 1984-12-18 | Fujitsu Limited | Field effect transistor logic circuit having high operating speed and low power consumption |
JPS57172586A (en) * | 1981-04-16 | 1982-10-23 | Toshiba Corp | Semiconductor integrated circuit |
JPS58170120A (ja) * | 1982-03-30 | 1983-10-06 | Nec Corp | 半導体集積回路 |
US4525640A (en) * | 1983-03-31 | 1985-06-25 | Ibm Corporation | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output |
US4625126A (en) * | 1984-06-29 | 1986-11-25 | Zilog, Inc. | Clock generator for providing non-overlapping clock signals |
US4617477A (en) * | 1985-05-21 | 1986-10-14 | At&T Bell Laboratories | Symmetrical output complementary buffer |
JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
IT1201859B (it) * | 1986-12-10 | 1989-02-02 | Sgs Microelettronica Spa | Circuito logico cmos |
JPH01119773A (ja) * | 1987-11-02 | 1989-05-11 | Mitsubishi Electric Corp | インバータ回路 |
US5896047A (en) * | 1997-02-05 | 1999-04-20 | Xilinx, Inc. | Balanced truth-and-complement circuit |
JP2001127616A (ja) * | 1999-10-29 | 2001-05-11 | Oki Electric Ind Co Ltd | バッファ回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3775693A (en) * | 1971-11-29 | 1973-11-27 | Moskek Co | Mosfet logic inverter for integrated circuits |
US3851189A (en) * | 1973-06-25 | 1974-11-26 | Hughes Aircraft Co | Bisitable digital circuitry |
US4087704A (en) * | 1974-11-04 | 1978-05-02 | Intel Corporation | Sequential timing circuitry for a semiconductor memory |
US3969633A (en) * | 1975-01-08 | 1976-07-13 | Mostek Corporation | Self-biased trinary input circuit for MOSFET integrated circuit |
US3938108A (en) * | 1975-02-03 | 1976-02-10 | Intel Corporation | Erasable programmable read-only memory |
US3946369A (en) * | 1975-04-21 | 1976-03-23 | Intel Corporation | High speed MOS RAM employing depletion loads |
JPS592996B2 (ja) * | 1976-05-24 | 1984-01-21 | 株式会社日立製作所 | 半導体記憶回路 |
US4077031A (en) * | 1976-08-23 | 1978-02-28 | Texas Instruments Incorporated | High speed address buffer for semiconductor memory |
US4110842A (en) * | 1976-11-15 | 1978-08-29 | Advanced Micro Devices, Inc. | Random access memory with memory status for improved access and cycle times |
US4129793A (en) * | 1977-06-16 | 1978-12-12 | International Business Machines Corporation | High speed true/complement driver |
-
1977
- 1977-12-27 JP JP52158839A patent/JPS6035756B2/ja not_active Expired
-
1978
- 1978-12-23 DE DE2855925A patent/DE2855925C2/de not_active Expired
- 1978-12-27 US US05/973,776 patent/US4296339A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE2855925C2 (de) | 1982-04-29 |
JPS5489533A (en) | 1979-07-16 |
US4296339A (en) | 1981-10-20 |
DE2855925A1 (de) | 1979-07-05 |
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