JPS6125257B2 - - Google Patents
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- JPS6125257B2 JPS6125257B2 JP53113341A JP11334178A JPS6125257B2 JP S6125257 B2 JPS6125257 B2 JP S6125257B2 JP 53113341 A JP53113341 A JP 53113341A JP 11334178 A JP11334178 A JP 11334178A JP S6125257 B2 JPS6125257 B2 JP S6125257B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
この発明はプリセツト信号およびクリア信号に
よりその出力状態が設定されるフリツプフロツプ
回路に関する。 第１図はプリセツト信号Presetおよびその反転
信号とクリア信号CIearおよびその反転信
号によつて出力信号Ｑ，のレベルが設定
可能な従来のフリツプフロツプ回路を示すもの
で、ここでは信号Ｊ、信号Ｋを入力信号とするＪ
―Ｋフリツプフロツプ回路が示されている。上記
回路においていまPresetがＶDDレベル（論理０レ
ベル）、ClearがＶssレベル（論理１レベル）であ
るとすると、Presetをゲート入力とするＰチヤン
ネル絶縁ゲート電界効果トランジスタ（以下Ｐ―
FETと略称する）１およびＮチヤンネル絶縁ゲ
ート電界効果トランジスタ（以下Ｎ―FETを称
する）２は、それぞれオン状態およびオフ状態に
なる。上記Ｐ―FET１がオン状態になることに
より、Ｑは論理１レベル（以下単に１レベルと称
する）に設定される。一方に注目してみると、
１レベルのＱをゲート入力とするＮ―FET３お
よびＰ―FET４は、それぞれオン状態、オフ状
態になる。このをき１レベルのCIearをゲート入
力とするＮ―FET５およびＰ―FET６は、それ
ぞれオン状態、オフ状態になつている。ここで上
記Ｎ―FET３，５と直列接続されているＮ―
FET７のゲートにはクロツク信号が供給され
ているので、が１レベルになつていなければ
このＮ―FET７はオン状態とならない。すなわ
ち、Ｎ―FET３，５，７の直列経路ではが１
レベルのときでなければは論理０レベル（以下
０レベルと称する）に設定されない。この他に
を０レベルに設定するために寄与するものにＮ―
FET８がある。すなわち、このＮ―FET８がオ
ン状態にあれば、Ｎ―FET８，５，３の直経路
でが０レベルに設定される。そこで上記Ｎ―
FET８のゲートをたどると、このゲートはＰ―
FET９とＮ―FET１０の出力共通接続点に接続
されている。いまPresetが０レベルであるのでこ
の反転信号をゲート入力とするＮ―FET
１１はオン状態になつている。したがつて上記Ｐ
―FET９およびＮ―FET１０の各々のゲート入
力は０レベルとなり、Ｐ―FET９およびＮ―
FET１０それぞれはオン状態、オフ状態にな
る。またこのときCIearの反転信号（０レベ
ルになつている）をゲート入力とする Ｎ―FET１２およびＰ―FET１３は、それぞ
れオフ状態、オン状態になる。したがつてこのと
き前記Ｎ―FET８のゲート入力のレベルを決定
するものは、Ｎ―FET１４〜１６からなる直列
回路とＰ―FET１７〜１９からなる並列回路で
ある。ここで上記直列回路のＮ―FET１６のゲ
ートにはクロツク信号が供給されているの
で、が１レベルになつていなければこのＮ―
FET１６はオン状態とならない。また上記並列
回路のＰ―FET１７のゲートには１レベルのＱ
が入力しているので、このＰ―FET１７はオフ
状態となる。またＰ―FET１８およびＰ―FET
１９それぞれのゲートにはＫ、が入力してい
るので、これらの信号が０レベルにならなければ
Ｐ―FET１８，１９はオン状態とはならない。
したがつて前記Ｎ―FET８のゲート入力は定ま
らないので、さらにのレベルも定まらない。こ
のように従来のフリツプフロツプ回路ではPreset
およびClearの両レベルを定めても、のレベル
入力信号（ここでは信号Ｊ，信号Ｋ）のレベルに
左右され、直ちに出力信号Ｑ，のレベルが確定
しないといつた欠点がある。さらにPreset，
Clear供給時、ノイズが混入した場合に誤動作を
起こすことがあり、出力信号Ｑ，のレベルが一
義的に確定しないといつた欠点もある。 この発明は上記のような事情を考慮してなされ
たもので、その目的とするところはクロツク信号
および入力信号のレベルに無関係に、またノイズ
にも影響されず。プリセツト信号およびクリア信
号の両レベルを定めれば、直ちに出力信号のレベ
ルを一義的に設定することができるフリツプフロ
ツプ回路を提供することにある。 以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明の一実施例の構成を示す
図で、こでは従来と同様にフリツプフロツプ回路
としてＪ―Ｋフリツプフロツプ回路を示す。第２
図において１００は主フリツプフロツプ回路で、
２００は補助フリツプフロツプ回路である。主フ
リツプフロツプ回路１００では、４個のＮ―
FET１０１〜１０４を直列接続し、この直列回
路に２個のＮ―FET１０５，１０６を並列接続
して第１のＮチヤンネル直並列回路１０７を構成
する。さらに４個のＰ―FET１０８〜１１１を
並列接続し、この並列回路にＰ―FET１１２，
１１３からなる直列回路を直列接続して第１のＰ
チヤンネル直並列回路１１４を構成する。さらに
この第１のＰチヤンネル直並列回路１１４と前記
第１のＮチヤンネル直並列回路１０７とを直列接
続して第１の直並列回路１１５を構成する。すな
わち、Ｎ―FET１０１のソースをバイアス電源
ＶDD（論理０レベルに相当）印加点に接続し、さ
らにドレインをＮ―FET１０２のソースに接続
し、このＮ―FET１０２のドレインをＮ―FET
１０３のスースに接続し、このＮ―FET１０３
のドレインをＮ―FET１０４のソースに接続
し、このＮ―FET１０４のドレインをＮ―FET
１０５，１０６それぞれのドレインと並列接続
し、このＮ―FET１０５，１０６それぞれのソ
ースをバイアス電源ＶDDに接続し、上記ドレイン
共通接続点を主フリツプ回路１００の信号M出
力端としている。またＰ―FET１１２のドレイ
ンを前記Ｎ―FET１０４〜１０６のドレイン共
通接続点に接続し、さらにソースをＰ―FET１
１３のドレインに接続し、このＰ―FET１１３
のソースをＰ―FET１０８〜１１１のドレイン
に並列接続し、、このＰ―FET１０８〜１１１そ
れぞれのソースをバイアス電源Ｖss（論理１レベ
ルに相当）印加点に並列接続している。同様に４
個のＮ―FET１１６〜１１９を直列接続し、こ
の直列回路に２個のＮ―FET１２０，１２１を
並列接続して第２のＮチヤンネル直並列回路１２
２を構成し、さらに４個のＰ―FET１２３〜１
２６を並列接続し、この並列回路にＰ―FET１
２７，１２８からなる直列回路を直列接続して第
２のＰチヤンネル直並列回路１２９を構成し、こ
の第２のＰチヤンネル直並列回路１２９と上記第
２のＮチヤンネル直並列回路１２２とを直列接続
して第２の直並列回路１３０を構成する。そして
上記Ｎ―FET１１９〜１２１のドレイン共通接
続点を主フリツプフロツプ回路１００の信号ＱM
出力端としている。また前記第１の直並列回路１
１５のＮ―FET１０６とＰ―FET１１２の両ゲ
ートを共通接続し、その接続点を前記第２の直並
列回路１３０のＱM出力端に接続し、さらに第２
の直並列回路１３０のＮ―FET１２１とＰ―
FET１２７の両ゲートを共通接続し、その接続
点を前記第１の直並列回路１１５のM出力端に
接続している。 一方補助フリツプフロツプ回路２００では、Ｎ
―FET２０１，２０２を並列接続し、この並列
回路に、Ｎ―FET２０３，２０４からなる直列
回路を直列接続して第３のＮチヤンネル直並列回
路２０５を構成し、またＰ―FET２０６，２０
７を直列接続し、この直列回路に２個のＰ―
FET２０８，２０９をそれぞれ並列接続して第
３のＰチヤンネル直並列回路２１０を構成し、こ
の第３のＰチヤンネル直並列回路２１０に上記第
３のＮチヤンネル直並列回路２０５を直列接続し
て第３の直並列回路２１１を構成する。すなわ
ち、Ｎ―FET２０１，２０２それぞれのソース
をバイアス電源ＶDD印加点に接続すると共に、こ
の両FET２０１，２０２のドレインを共通接続
してその接続点をＮ―FET２０４のソースに接
続し、このＮ―FET２０４のドレインをＮ―
FET２０３のソースに接続する。そしてこのＮ
―FET２０３のドレインを補助フリツプフロツ
プ回路２００の信号s出力端としている。また
Ｐ―FET２０６，２０８，２０９のドレインを
共通接続し、この共通接続点を上記s出力端に
接続し、さらにＰ―FET２０８，２０９のソー
スはバイアス電源Ｖss印加点に接続し、Ｐ―FET
２０６のソースはＰ―FET２０７のドレインに
接続し、このＰ―FET２０７のソースはバイア
ス電源Ｖss印加点に接続している。同様にＮ―
FET２１２，２１３を並列接続し、この並列回
路にＮ―FET２１４，２１５からなる直列回路
を直列接続して第４のＮチヤンネル直並列回路２
１６を構成し、さらにＰ―FET２１７，２１８
を直列接続し、この直列回路にＰ―FET２１
９，２２０を並列接続して第４のＰチヤンネル直
並列回路２２１を構成している。そしてこの第４
のＰチヤンネル直並列回路２２１に上記第４のＮ
チヤンンネル直並列回路２１６を直列接続して第
４の直並列回路２２２を構成する。そして上記Ｎ
―FET２１４のドレインを補助フリツプフロツ
プ回路２００の信号Ｑs出力端としている。また
前記第３の直並列回路２１１のＮ―FET２０
３、Ｐ―FET２０８それぞれのゲートを共通接
続し、この接続点を第４の直並列回路２２２のＱ
s出力端に接続し、また第４の直並列回路２２２
のＮ―FET２１４、Ｐ―FET２１９それぞれの
ゲートを共通接続し、この接続点を第３の直並列
回路２１１のs出力端に接続している。 さらに主フリツプフロツプ回路１００におい
て、Ｎ―FET１０３、Ｐ―FET１１１それぞれ
のゲートには入力信号Ｊを供給し、またＮ―
FET１１８Ｐ―FET１２６それぞれのゲートに
は入力信号Ｋを供給し、Ｎ―FET１０２、Ｐ―
FET１０９それぞれのゲートにはクリア信号
Clearを直接供給し、Ｎ―FET１２０、Ｐ―FET
１２８それぞれのゲートにはインバータ２３３を
介してClearを供給し、Ｎ―FET１１７、Ｐ―
FET１２４それぞれのゲートにはプリセツト信
号Presetを直接供給し、さらにＮ―FET１０
５、Ｐ―FET１１３それぞれのゲートにはイン
バータ２２４を介してPresetを供給する。またＮ
―FET１０１，１１６、Ｐ―FET１０８，１２
３それぞれのゲートにはクロツク信号Clcokを供
給し、Ｎ―FET１０４、Ｐ―FET１１０それぞ
れのゲートには補助フリツプフロツプ回路２００
の信号sを供給し、Ｎ―FET１１９、Ｐ―FET
１２５それぞれのゲートには補助フリツプ回路２
００の信号Ｑsを供給する。また補助フリツプフ
ロツプ回路２００において、Ｎ―FET２０４、
Ｐ―FET２０９それぞれのゲートにはClearを供
給し、Ｎ―FET２１５、Ｐ―FET２２０それぞ
れのゲートにはPresetを供給し、Ｎ―FET２０
２，２１３、Ｐ―FET２０７、２１８それぞれ
のゲートにはClockを供給する。そしてさらにＮ
―FET２０１、Ｐ―FET２０６それぞれのゲー
トには主フリツプフロツプ回路１００の信号ＱM
を供給し、Ｎ―FET２１２，Ｐ―FET２１７そ
れぞれのゲートには主フリツプフロツプ回路１０
０の信号Mを供給する。また主フリツプフロツ
プ回路１００および補助フリツプフロツプ回路２
００の、それぞれのＮ―FETおよびＰ―FETの
サブストレートには、安定動作を行なわせしめる
ため、図示していないが所定バイアスが供給され
る。 次に上記のような構成のフリツプフロツプ回路
の動作を説明する。説明にあたつては正論理を用
い、論理１レベルはＶssに論理０レベルはＶDDに
それぞれ相当するものとする。 いま補助フリツプフロツプ回路２００において
Ｑsが１レベル、sが０レベルであるとし、この
状態でPresetを１レベル、Clearを０レベルにそ
れぞれ設定する。Clearを０レベルにすると、こ
の信号をゲート入力とする補助フリツプフロツプ
回路２００のＰ―FET２０９がオン状態とな
り、sは強制的にバイアス電源Ｖssのレベルす
なわち１レベルに設定される。したがつて補助フ
リツプフロツプ回路２００のＰ―FET２１９は
オフ状態、Ｎ―FET２１４はオン状態になる。
また主フリツプフロツプ回路１００のＰ―FET
１１０はオフ状態、Ｎ―FET１０４はオン状態
となる。一方主フリツプフロツプ回路１００のＰ
―FET１２８、Ｎ―FET１２０の両ゲートには
インバータ２２３によつて反転されたClearが入
力しているので、Ｐ―FET１２８はオフ状態、
Ｎ―FET１２０はオン状態となり、ＱMは強制的
にバイアス電源ＶDDのレベルすなわち０レベルに
設定される。したがつてこのＱMをゲート入力と
するＰ―FET１１２はオン状態、Ｎ―FET１０
６はオフ状態となる。ここでＰ―FET１１３と
Ｎ―FET１０５の両ゲートにはインバータ２２
４を介して１レベルのPresetが入力しているの
で、Ｐ―FET１１３はオン状態、Ｎ―FET１０
５はオフ状態になつている。さらに０レベルの
Clearをゲート入力とするＰ―FET１０９はオン
状態になつている。すなわちＰ―FET１０９，
１１３，１１２がそれぞれオン状態となるので、
Mは１レベルになる。さらにMをゲート入力と
する補助フリツプフロツプ回路２００のＮ―
FET２１２、Ｐ―FET２１７はそれぞれ、オン
状態オフ状態になる。ここでＰ―FET２２０、
Ｎ−FET２１５それぞれのゲートにはPresetが
入力しているので、Ｐ―FET２２０はオフ状
態、Ｎ―FET２１５はオン状態になる。すなわ
ち、Ｎ―FET２１２，２１５，２１４がそれぞ
れオン状態になるので、Ｑsは強制的にバイアス
電源ＶDDのレベルすなわち０レベルに設定されら
る。この結果Presetを１レベル、Clearを０レベ
ルに設定することによつて、sは０レベルから
１レベルに、Ｑsは１レベルから０レベルにそれ
ぞれ反転する。このようにＱs，sのレベルが定
まるための電流経路は、ClockやＪ，Ｋをゲート
入力とするＮ―FETあるいはＰ―FETをいつさ
い介在しないので、PresetおよびClearが定まれ
ば、Ｑs，sのレベルは直ちに一義的に定まる。
Ｑs，sはとりもなおさずＱ，であるので、プ
リセツト信号Presetおよびクリア信号Clearの両
レベルを定めれば、クロツク信号Clockおよび
Ｊ，Ｋ入力信号のレベルに無関係にまたはノイズ
にも影響されず、直ちにＱ，両レベルを一義的
に設定することができる。下表は上記第２図に示
すフリツプフロツプ回路の動作をまとめて表現し
た真理値表である。 【表】 第３図は第２図の回路をシンボル化して書き直
した図である。アンドゲート３０１にはＪ，
Clear，Clockおよびが並列的に供給されてい
て、このアンドゲート３０１の出力はノアゲート
３０２に供給されている。またアンドゲート３０
３にはＫ，Preset，ClockおよびＱが並例的に供
給されていて、このアンドゲート３０３の出力は
ノアゲート３０４に供給されている。上記ノアゲ
ート３０２にはまたインバータ２２４を介して
Presetが供給されていると共にノアゲート３０４
の出力ＱMが供給されている。そしてノアゲート
３０２の出力Mは上記ノアゲート３０４および
オアゲート３０５に並列的に供給されている。ノ
アゲート３０４にはまたインバータ２２３を介し
てClearが供給されていて、その出力ＱMは前記ノ
アゲート３０２およびオアゲート３０６に並列的
に供京給されている。上記両オアゲート３０５，
３０６にはまた並列的にClockが供給されてい
て、さらにオアゲート３０５の出力はナンドゲー
ト３０７に、オアゲート３０６の出力ナンドゲー
ト３０８にそれぞれ供給されている。上記ナンド
ゲートト３０７にはPresetおよびナンドゲート３
０８の出力sが供給され、ナンドゲート３０８
にはClearおよびナンドゲート３０７の出力Ｑsが
それぞれ供給されている。 第４図はこの発明の他の実施列の構成を示すも
ので、第３図と同様に回路をシンボル化したもの
である。この実施例が上記実施例と異なる点は、
第３図に示す入力のアンドゲート３０１，３０３
をそれぞれ３入力のアンドゲート３０１′，３０
３′として両アンドゲート３０１′，３０３′への
Clear，Presetの供給をやめ、その補いとして新
たにノアゲート３０９，３１０を設けたものであ
る。 第５図はこの発明のもう１つの他の実施例の構
成を示すもので、前記第３図に示す回路に、信号
ＪおよびＫ、クリア信号Clear、プリセツト信号
Preset、クロツク信号Clock、出力信号Ｑおよび
それぞれを波形整形するためのインバータ３１
１〜３１７を追加したものである。なお、これら
のインバータ３１１〜３１７を追加したことによ
り、各信号のレベルが第３図に示す回路に対して
逆レベルとなるため、Ｐ―FETおよびＮ―FET
の直並列関係は第２図のものと全く逆になつてい
る。また第５図においてインバータ２２３，２２
４以外で、第２図に付した符号の末尾に１をさら
に付したものが第２図のものとそれぞれ対応して
いる。また第６図は第５図の回路をシンボル化し
て書き直したものである。 第７図はこの発明のさらに他の実施例の構成を
示すものであり、第２図の回路を簡略化したもの
である。第７図に示すフリツプフロツプ回路は第
２図に示すものと同様に主フリツプフロツプ回路
４００と補助フリツプフロツプ回路５００とから
構成されている。主フリツプフロツプ回路４００
では、４個のＮ―FET４０１〜４０４を直列接
続し、この直列回路に２個のＮ―FET４０５，
４０６をそれぞれ並列接続し、さらにこの直並列
回路にＰ―FET４０７を直列接続して第１の直
並列回路４０８を構成する。すなわち、Ｎ―
FET４０１のソースをバイアス電源ＶDD印加点
に接続し、さらにドレインをＮ―FET４０２の
ソースに接続し、このＮ―FET４０２のドレイ
ンをＮ―FET４０３のソースに接続し、このＮ
―FET４０３のドレインをＮ―FET４０４のソ
ースに接続し、このＮ―FET４０４のドレイン
をＮ―FET４０５，４０６それぞれのドレイン
と並列接続し、このＮ―FET４０５，４０６そ
れぞれのソースをバイアス電源ＶDD印加点に並列
的に接続し、Ｐ―FET４０７のソースをバイア
ス電源Ｖss印加点に接続すると共にドレインを上
記Ｎ―FET４０４，４０５，４０６のドレイン
共通接続点に接続し、このドレイン共通接続点を
主フリツプフロツプ回路４００の信号M出力端
としている。同様に４個のＮ―FET４０９〜４
１２を直列接続し、この直列回路に２個のＮ―
FET４１３，４１４をそれぞれ並列接続し、さ
らにこの直並列回路にＰ―FET４１５を直列接
続して第２の直並列回路４１６を構成する。そし
てＮ―FET４１２〜４１４のドレイン共通接続
点を主フリツプフロツプ回路４００の信号ＱM出
力端としている。補助フリツプフロツプ回路５０
０では、２個のＰ―FET５０１，５０２を直列
接続し、この直列回路に２個のＰ―FET５０
３，５０４をそれぞれ並列接続し、さらにこの直
並列回路にＮ―FET５０５を直列接続して第３
の直並列回路５０６を構成する。すなわち、Ｐ―
FET５０２のソースをバイアス電源Ｖss印加点に
接続し、ドレインをＰ―FET５０１のソースに
接続し、このＰ―FET５０１のドレインにＰ―
FET５０３，５０４それぞれのドレインを並列
的に接続し、このＰ―FET５０３，５０４それ
ぞれのソースはバイアス電源Ｖss印加点に接続
し、上記Ｐ―FET５０１，５０３，５０４のド
レイン共通接続点にＮ―FET５０５のドレイン
を接続し、このＮ―FET５０５のソースをバイ
アス電源ＶDD印加点に接続し、上記Ｐ―FET５
０１，５０３，５０４のドレイン共通接続点を補
助フリツプフロツプ回路５００の信号s出力端
としている。同様に２個のＰ―FET５０７，５
０８を直列接続し、この直列回路に２個のＰ―
FET５０９，５１０をそれぞれ並列接続し、さ
らにこの直並列回路にＮ―FET５１１を直列接
続して第４の直並列回路５１２を構成する。すな
わち、Ｐ―FET５０８のソースをバイアス電源
Ｖss印加点に接続し、ドレインをＰ―FET５０７
のソースに接続し、このＰ―FET５０７のドレ
インにＰ―FET５０９，５１０それぞれを並列
的に接続し、このＰ―FET５０９，５１０それ
ぞれのソースはバイアス電源Ｖss印加に接続し、
上記Ｐ―FET５０７，５０９，５１０のドレイ
ン共通接続点にＮ―FET５１１のドレインを接
続し、このＮ―FET５１１のソースをバイアス
電源ＶDD印加点に接続し、上記Ｐ―FET５０
７，５０９，５１０のドレイン共通接続点を補助
フリツプフロツプ回路５００の信号Ｑs出力端と
している。主フリツプフロツプ回路４００におい
て、第１の直並列回路４０８のＮ―FET４０６
とＰ―FET４０７の両ゲートを共通接続し、そ
の接続点を第２の直並列回路４１６のＱM出力端
に接続し、さらに第３の直並列回路５０６のＰ―
FET５１０のゲートに接続している。さらに第
２の直並列回路４１６のＰ―FET４１４とＮ―
FET４１５の両ゲートを共通接続し、その接続
点を第１の直並列回路４０８のM出力端に接続
し、さらに第４の直並列回路５１２のＰ―FET
５０７のゲートに接続している。また補助フリツ
プフロツプ回路５００において、第３の直並列回
路５０６のＮ―FET５０５、Ｐ―FET５０３そ
れぞれのゲートを共通接続し、その接続点を第４
の直並列回路５１２の信号Ｑs出力端に接続し、
さらに第４の直並列回路５１２のＮ―FET５１
１、Ｐ―FET５０９それぞれのゲートを共通接
続し、その接続点を第３の直並列回路５０６の信
号s出力端に接続している。またさらに主フリ
ツプフロツプ回路４００において、Ｎ―FET４
０３、Ｎ―FET４１１のゲートには入力信号
Ｊ，Ｋそれぞれを供給しＮ―FET４０２のゲー
トにはクリア信号Clearを直接供給し、Ｎ―FET
４１３のゲートにはインバータ５１３を介して
Clearを供給し、Ｎ―FET４１０のゲートにはプ
リセツト信号Presetを直接供給し、Ｎ―FET４
０５のゲートにはインバータ５１４を介して
Presetを供給し、Ｎ―FET４０１，４０９それ
ぞれのゲートにはクロツク信号Clockを供給す
る。一方補助フリツプフロツプ回路５００におい
て、Ｐ―FET５０４，５１０のゲートには
Clear，Presetそれぞれを供給し、Ｐ―FET５０
２，５０８それぞれのゲートにはClockを供給す
る。このような構成としてもClear，Presetの両
レベルを定めれば、直ちにＱ、のレベルが一義
的に設定される。 ところでＪ―Ｋフリツプフロツプ回路は前記真
理値表から明らかなように、その特性上信号Ｊと
してデータＤを、信号ＫとしてこのデータＤの反
転信号を入力することによりＤフリツプフロツプ
回路として作用させることができる。第８図はこ
の発明のさらにもう１つ他の実施例の構成をシン
ボル化して示すもので、前記第６図の回路の入力
信号Ｊ，Ｋの代わりに入力信号Ｄを入力すること
によりＤフリツプフロツプ回路として作用させる
ことができる。第９図は上記第８図に示すＤフリ
ツプフロツプ回路の、入力信号Ｄ、プリセツト信
号Presetクリア信号Clear、クロツク信号Clock
各端に波形成形用のインバータGI1〜GI4を追加す
ると共に、インバータの代わりに出力信号Ｑ，
各出力バツフア作用を兼ねてプリセツト信号
Presetとs、クリア信号ClearとＱsを各々入力
とするナンドゲートGN1，GN2を設けたものであ
る。 第１０図は前記第３図に示すＪ―Ｋフリツプフ
ロツプ回路の入力信号Ｊ，Ｋの代わりに入力信号
Ｓ，Ｋを入力し、信号s，Ｑsのナンドゲート３
０１，３０３それぞれへの帰還をやめたもので、
この場合回路はＲ―Ｓ―Ｔフリツプフロツプ回路
として作用する。また上記Ｒ―Ｓ―Ｔフリツプフ
ロツプ回路および前記Ｄフリツプフロツプ回路に
おいて、プリセツト信号およびクリア信号の両レ
ベルを定めれば、直ちに出力信号のレベルが一義
的に設定されることはもちろんである。 なおこの発明は上述した実施例に限定されるも
のではない。例えば第２図に示すＪ―Ｋフリツプ
フロツプ回路において、第４の直並列回路２２２
のＰ―FET２１８を省略し、Ｐ―FET２１７の
ソースを第３の直並列回路２１１のＰ―FET２
０７のドレインに接続すると共に、第２の直並列
回路１２９のＮ―FET１１６を省略し、Ｎ―
FET１１６のソースを第１の直並列回路１１５
のＮ―FET１０１のドレインに接続するように
しても良い。同様に第７図に示すＪ―Ｋフリツプ
フロツプ回路において第４の直並列回路５１２の
Ｐ―FET５０８を省略し、Ｐ―FFET５０７の
ソースを第３の直並列回路５０６のＰ―FET５
０２のドレインに接続すると共に、第２の直並列
回路４１６のＮ―FET４０９を省略し、Ｎ―
FET４０９のソースを第１の直並列回路４０８
のＮ―FET４０１のドレインに接続するように
しても良い。このようにすることにより素子数を
削減することができる。 以上説明したようにこの発明によればプリセツ
ト信号およびクリア信号の両レベルを定める際、
出力信号のレベルが定まるための電流経路にクロ
ツク信号や入力信号をゲート入力とするＮチヤン
ネルあるいはＰチヤンネルの絶縁ゲート電界効果
トランジスタをいつさい介在しないようにしたの
で、クロツク信号および入力信号のレベルに無関
係に、またノイズにも影響されず、直ちに出力信
号のレベルを一義的に設定することができるフリ
ツプフロツプ回路を提供することができる。
よりその出力状態が設定されるフリツプフロツプ
回路に関する。 第１図はプリセツト信号Presetおよびその反転
信号とクリア信号CIearおよびその反転信
号によつて出力信号Ｑ，のレベルが設定
可能な従来のフリツプフロツプ回路を示すもの
で、ここでは信号Ｊ、信号Ｋを入力信号とするＪ
―Ｋフリツプフロツプ回路が示されている。上記
回路においていまPresetがＶDDレベル（論理０レ
ベル）、ClearがＶssレベル（論理１レベル）であ
るとすると、Presetをゲート入力とするＰチヤン
ネル絶縁ゲート電界効果トランジスタ（以下Ｐ―
FETと略称する）１およびＮチヤンネル絶縁ゲ
ート電界効果トランジスタ（以下Ｎ―FETを称
する）２は、それぞれオン状態およびオフ状態に
なる。上記Ｐ―FET１がオン状態になることに
より、Ｑは論理１レベル（以下単に１レベルと称
する）に設定される。一方に注目してみると、
１レベルのＱをゲート入力とするＮ―FET３お
よびＰ―FET４は、それぞれオン状態、オフ状
態になる。このをき１レベルのCIearをゲート入
力とするＮ―FET５およびＰ―FET６は、それ
ぞれオン状態、オフ状態になつている。ここで上
記Ｎ―FET３，５と直列接続されているＮ―
FET７のゲートにはクロツク信号が供給され
ているので、が１レベルになつていなければ
このＮ―FET７はオン状態とならない。すなわ
ち、Ｎ―FET３，５，７の直列経路ではが１
レベルのときでなければは論理０レベル（以下
０レベルと称する）に設定されない。この他に
を０レベルに設定するために寄与するものにＮ―
FET８がある。すなわち、このＮ―FET８がオ
ン状態にあれば、Ｎ―FET８，５，３の直経路
でが０レベルに設定される。そこで上記Ｎ―
FET８のゲートをたどると、このゲートはＰ―
FET９とＮ―FET１０の出力共通接続点に接続
されている。いまPresetが０レベルであるのでこ
の反転信号をゲート入力とするＮ―FET
１１はオン状態になつている。したがつて上記Ｐ
―FET９およびＮ―FET１０の各々のゲート入
力は０レベルとなり、Ｐ―FET９およびＮ―
FET１０それぞれはオン状態、オフ状態にな
る。またこのときCIearの反転信号（０レベ
ルになつている）をゲート入力とする Ｎ―FET１２およびＰ―FET１３は、それぞ
れオフ状態、オン状態になる。したがつてこのと
き前記Ｎ―FET８のゲート入力のレベルを決定
するものは、Ｎ―FET１４〜１６からなる直列
回路とＰ―FET１７〜１９からなる並列回路で
ある。ここで上記直列回路のＮ―FET１６のゲ
ートにはクロツク信号が供給されているの
で、が１レベルになつていなければこのＮ―
FET１６はオン状態とならない。また上記並列
回路のＰ―FET１７のゲートには１レベルのＱ
が入力しているので、このＰ―FET１７はオフ
状態となる。またＰ―FET１８およびＰ―FET
１９それぞれのゲートにはＫ、が入力してい
るので、これらの信号が０レベルにならなければ
Ｐ―FET１８，１９はオン状態とはならない。
したがつて前記Ｎ―FET８のゲート入力は定ま
らないので、さらにのレベルも定まらない。こ
のように従来のフリツプフロツプ回路ではPreset
およびClearの両レベルを定めても、のレベル
入力信号（ここでは信号Ｊ，信号Ｋ）のレベルに
左右され、直ちに出力信号Ｑ，のレベルが確定
しないといつた欠点がある。さらにPreset，
Clear供給時、ノイズが混入した場合に誤動作を
起こすことがあり、出力信号Ｑ，のレベルが一
義的に確定しないといつた欠点もある。 この発明は上記のような事情を考慮してなされ
たもので、その目的とするところはクロツク信号
および入力信号のレベルに無関係に、またノイズ
にも影響されず。プリセツト信号およびクリア信
号の両レベルを定めれば、直ちに出力信号のレベ
ルを一義的に設定することができるフリツプフロ
ツプ回路を提供することにある。 以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明の一実施例の構成を示す
図で、こでは従来と同様にフリツプフロツプ回路
としてＪ―Ｋフリツプフロツプ回路を示す。第２
図において１００は主フリツプフロツプ回路で、
２００は補助フリツプフロツプ回路である。主フ
リツプフロツプ回路１００では、４個のＮ―
FET１０１〜１０４を直列接続し、この直列回
路に２個のＮ―FET１０５，１０６を並列接続
して第１のＮチヤンネル直並列回路１０７を構成
する。さらに４個のＰ―FET１０８〜１１１を
並列接続し、この並列回路にＰ―FET１１２，
１１３からなる直列回路を直列接続して第１のＰ
チヤンネル直並列回路１１４を構成する。さらに
この第１のＰチヤンネル直並列回路１１４と前記
第１のＮチヤンネル直並列回路１０７とを直列接
続して第１の直並列回路１１５を構成する。すな
わち、Ｎ―FET１０１のソースをバイアス電源
ＶDD（論理０レベルに相当）印加点に接続し、さ
らにドレインをＮ―FET１０２のソースに接続
し、このＮ―FET１０２のドレインをＮ―FET
１０３のスースに接続し、このＮ―FET１０３
のドレインをＮ―FET１０４のソースに接続
し、このＮ―FET１０４のドレインをＮ―FET
１０５，１０６それぞれのドレインと並列接続
し、このＮ―FET１０５，１０６それぞれのソ
ースをバイアス電源ＶDDに接続し、上記ドレイン
共通接続点を主フリツプ回路１００の信号M出
力端としている。またＰ―FET１１２のドレイ
ンを前記Ｎ―FET１０４〜１０６のドレイン共
通接続点に接続し、さらにソースをＰ―FET１
１３のドレインに接続し、このＰ―FET１１３
のソースをＰ―FET１０８〜１１１のドレイン
に並列接続し、、このＰ―FET１０８〜１１１そ
れぞれのソースをバイアス電源Ｖss（論理１レベ
ルに相当）印加点に並列接続している。同様に４
個のＮ―FET１１６〜１１９を直列接続し、こ
の直列回路に２個のＮ―FET１２０，１２１を
並列接続して第２のＮチヤンネル直並列回路１２
２を構成し、さらに４個のＰ―FET１２３〜１
２６を並列接続し、この並列回路にＰ―FET１
２７，１２８からなる直列回路を直列接続して第
２のＰチヤンネル直並列回路１２９を構成し、こ
の第２のＰチヤンネル直並列回路１２９と上記第
２のＮチヤンネル直並列回路１２２とを直列接続
して第２の直並列回路１３０を構成する。そして
上記Ｎ―FET１１９〜１２１のドレイン共通接
続点を主フリツプフロツプ回路１００の信号ＱM
出力端としている。また前記第１の直並列回路１
１５のＮ―FET１０６とＰ―FET１１２の両ゲ
ートを共通接続し、その接続点を前記第２の直並
列回路１３０のＱM出力端に接続し、さらに第２
の直並列回路１３０のＮ―FET１２１とＰ―
FET１２７の両ゲートを共通接続し、その接続
点を前記第１の直並列回路１１５のM出力端に
接続している。 一方補助フリツプフロツプ回路２００では、Ｎ
―FET２０１，２０２を並列接続し、この並列
回路に、Ｎ―FET２０３，２０４からなる直列
回路を直列接続して第３のＮチヤンネル直並列回
路２０５を構成し、またＰ―FET２０６，２０
７を直列接続し、この直列回路に２個のＰ―
FET２０８，２０９をそれぞれ並列接続して第
３のＰチヤンネル直並列回路２１０を構成し、こ
の第３のＰチヤンネル直並列回路２１０に上記第
３のＮチヤンネル直並列回路２０５を直列接続し
て第３の直並列回路２１１を構成する。すなわ
ち、Ｎ―FET２０１，２０２それぞれのソース
をバイアス電源ＶDD印加点に接続すると共に、こ
の両FET２０１，２０２のドレインを共通接続
してその接続点をＮ―FET２０４のソースに接
続し、このＮ―FET２０４のドレインをＮ―
FET２０３のソースに接続する。そしてこのＮ
―FET２０３のドレインを補助フリツプフロツ
プ回路２００の信号s出力端としている。また
Ｐ―FET２０６，２０８，２０９のドレインを
共通接続し、この共通接続点を上記s出力端に
接続し、さらにＰ―FET２０８，２０９のソー
スはバイアス電源Ｖss印加点に接続し、Ｐ―FET
２０６のソースはＰ―FET２０７のドレインに
接続し、このＰ―FET２０７のソースはバイア
ス電源Ｖss印加点に接続している。同様にＮ―
FET２１２，２１３を並列接続し、この並列回
路にＮ―FET２１４，２１５からなる直列回路
を直列接続して第４のＮチヤンネル直並列回路２
１６を構成し、さらにＰ―FET２１７，２１８
を直列接続し、この直列回路にＰ―FET２１
９，２２０を並列接続して第４のＰチヤンネル直
並列回路２２１を構成している。そしてこの第４
のＰチヤンネル直並列回路２２１に上記第４のＮ
チヤンンネル直並列回路２１６を直列接続して第
４の直並列回路２２２を構成する。そして上記Ｎ
―FET２１４のドレインを補助フリツプフロツ
プ回路２００の信号Ｑs出力端としている。また
前記第３の直並列回路２１１のＮ―FET２０
３、Ｐ―FET２０８それぞれのゲートを共通接
続し、この接続点を第４の直並列回路２２２のＱ
s出力端に接続し、また第４の直並列回路２２２
のＮ―FET２１４、Ｐ―FET２１９それぞれの
ゲートを共通接続し、この接続点を第３の直並列
回路２１１のs出力端に接続している。 さらに主フリツプフロツプ回路１００におい
て、Ｎ―FET１０３、Ｐ―FET１１１それぞれ
のゲートには入力信号Ｊを供給し、またＮ―
FET１１８Ｐ―FET１２６それぞれのゲートに
は入力信号Ｋを供給し、Ｎ―FET１０２、Ｐ―
FET１０９それぞれのゲートにはクリア信号
Clearを直接供給し、Ｎ―FET１２０、Ｐ―FET
１２８それぞれのゲートにはインバータ２３３を
介してClearを供給し、Ｎ―FET１１７、Ｐ―
FET１２４それぞれのゲートにはプリセツト信
号Presetを直接供給し、さらにＮ―FET１０
５、Ｐ―FET１１３それぞれのゲートにはイン
バータ２２４を介してPresetを供給する。またＮ
―FET１０１，１１６、Ｐ―FET１０８，１２
３それぞれのゲートにはクロツク信号Clcokを供
給し、Ｎ―FET１０４、Ｐ―FET１１０それぞ
れのゲートには補助フリツプフロツプ回路２００
の信号sを供給し、Ｎ―FET１１９、Ｐ―FET
１２５それぞれのゲートには補助フリツプ回路２
００の信号Ｑsを供給する。また補助フリツプフ
ロツプ回路２００において、Ｎ―FET２０４、
Ｐ―FET２０９それぞれのゲートにはClearを供
給し、Ｎ―FET２１５、Ｐ―FET２２０それぞ
れのゲートにはPresetを供給し、Ｎ―FET２０
２，２１３、Ｐ―FET２０７、２１８それぞれ
のゲートにはClockを供給する。そしてさらにＮ
―FET２０１、Ｐ―FET２０６それぞれのゲー
トには主フリツプフロツプ回路１００の信号ＱM
を供給し、Ｎ―FET２１２，Ｐ―FET２１７そ
れぞれのゲートには主フリツプフロツプ回路１０
０の信号Mを供給する。また主フリツプフロツ
プ回路１００および補助フリツプフロツプ回路２
００の、それぞれのＮ―FETおよびＰ―FETの
サブストレートには、安定動作を行なわせしめる
ため、図示していないが所定バイアスが供給され
る。 次に上記のような構成のフリツプフロツプ回路
の動作を説明する。説明にあたつては正論理を用
い、論理１レベルはＶssに論理０レベルはＶDDに
それぞれ相当するものとする。 いま補助フリツプフロツプ回路２００において
Ｑsが１レベル、sが０レベルであるとし、この
状態でPresetを１レベル、Clearを０レベルにそ
れぞれ設定する。Clearを０レベルにすると、こ
の信号をゲート入力とする補助フリツプフロツプ
回路２００のＰ―FET２０９がオン状態とな
り、sは強制的にバイアス電源Ｖssのレベルす
なわち１レベルに設定される。したがつて補助フ
リツプフロツプ回路２００のＰ―FET２１９は
オフ状態、Ｎ―FET２１４はオン状態になる。
また主フリツプフロツプ回路１００のＰ―FET
１１０はオフ状態、Ｎ―FET１０４はオン状態
となる。一方主フリツプフロツプ回路１００のＰ
―FET１２８、Ｎ―FET１２０の両ゲートには
インバータ２２３によつて反転されたClearが入
力しているので、Ｐ―FET１２８はオフ状態、
Ｎ―FET１２０はオン状態となり、ＱMは強制的
にバイアス電源ＶDDのレベルすなわち０レベルに
設定される。したがつてこのＱMをゲート入力と
するＰ―FET１１２はオン状態、Ｎ―FET１０
６はオフ状態となる。ここでＰ―FET１１３と
Ｎ―FET１０５の両ゲートにはインバータ２２
４を介して１レベルのPresetが入力しているの
で、Ｐ―FET１１３はオン状態、Ｎ―FET１０
５はオフ状態になつている。さらに０レベルの
Clearをゲート入力とするＰ―FET１０９はオン
状態になつている。すなわちＰ―FET１０９，
１１３，１１２がそれぞれオン状態となるので、
Mは１レベルになる。さらにMをゲート入力と
する補助フリツプフロツプ回路２００のＮ―
FET２１２、Ｐ―FET２１７はそれぞれ、オン
状態オフ状態になる。ここでＰ―FET２２０、
Ｎ−FET２１５それぞれのゲートにはPresetが
入力しているので、Ｐ―FET２２０はオフ状
態、Ｎ―FET２１５はオン状態になる。すなわ
ち、Ｎ―FET２１２，２１５，２１４がそれぞ
れオン状態になるので、Ｑsは強制的にバイアス
電源ＶDDのレベルすなわち０レベルに設定されら
る。この結果Presetを１レベル、Clearを０レベ
ルに設定することによつて、sは０レベルから
１レベルに、Ｑsは１レベルから０レベルにそれ
ぞれ反転する。このようにＱs，sのレベルが定
まるための電流経路は、ClockやＪ，Ｋをゲート
入力とするＮ―FETあるいはＰ―FETをいつさ
い介在しないので、PresetおよびClearが定まれ
ば、Ｑs，sのレベルは直ちに一義的に定まる。
Ｑs，sはとりもなおさずＱ，であるので、プ
リセツト信号Presetおよびクリア信号Clearの両
レベルを定めれば、クロツク信号Clockおよび
Ｊ，Ｋ入力信号のレベルに無関係にまたはノイズ
にも影響されず、直ちにＱ，両レベルを一義的
に設定することができる。下表は上記第２図に示
すフリツプフロツプ回路の動作をまとめて表現し
た真理値表である。 【表】 第３図は第２図の回路をシンボル化して書き直
した図である。アンドゲート３０１にはＪ，
Clear，Clockおよびが並列的に供給されてい
て、このアンドゲート３０１の出力はノアゲート
３０２に供給されている。またアンドゲート３０
３にはＫ，Preset，ClockおよびＱが並例的に供
給されていて、このアンドゲート３０３の出力は
ノアゲート３０４に供給されている。上記ノアゲ
ート３０２にはまたインバータ２２４を介して
Presetが供給されていると共にノアゲート３０４
の出力ＱMが供給されている。そしてノアゲート
３０２の出力Mは上記ノアゲート３０４および
オアゲート３０５に並列的に供給されている。ノ
アゲート３０４にはまたインバータ２２３を介し
てClearが供給されていて、その出力ＱMは前記ノ
アゲート３０２およびオアゲート３０６に並列的
に供京給されている。上記両オアゲート３０５，
３０６にはまた並列的にClockが供給されてい
て、さらにオアゲート３０５の出力はナンドゲー
ト３０７に、オアゲート３０６の出力ナンドゲー
ト３０８にそれぞれ供給されている。上記ナンド
ゲートト３０７にはPresetおよびナンドゲート３
０８の出力sが供給され、ナンドゲート３０８
にはClearおよびナンドゲート３０７の出力Ｑsが
それぞれ供給されている。 第４図はこの発明の他の実施列の構成を示すも
ので、第３図と同様に回路をシンボル化したもの
である。この実施例が上記実施例と異なる点は、
第３図に示す入力のアンドゲート３０１，３０３
をそれぞれ３入力のアンドゲート３０１′，３０
３′として両アンドゲート３０１′，３０３′への
Clear，Presetの供給をやめ、その補いとして新
たにノアゲート３０９，３１０を設けたものであ
る。 第５図はこの発明のもう１つの他の実施例の構
成を示すもので、前記第３図に示す回路に、信号
ＪおよびＫ、クリア信号Clear、プリセツト信号
Preset、クロツク信号Clock、出力信号Ｑおよび
それぞれを波形整形するためのインバータ３１
１〜３１７を追加したものである。なお、これら
のインバータ３１１〜３１７を追加したことによ
り、各信号のレベルが第３図に示す回路に対して
逆レベルとなるため、Ｐ―FETおよびＮ―FET
の直並列関係は第２図のものと全く逆になつてい
る。また第５図においてインバータ２２３，２２
４以外で、第２図に付した符号の末尾に１をさら
に付したものが第２図のものとそれぞれ対応して
いる。また第６図は第５図の回路をシンボル化し
て書き直したものである。 第７図はこの発明のさらに他の実施例の構成を
示すものであり、第２図の回路を簡略化したもの
である。第７図に示すフリツプフロツプ回路は第
２図に示すものと同様に主フリツプフロツプ回路
４００と補助フリツプフロツプ回路５００とから
構成されている。主フリツプフロツプ回路４００
では、４個のＮ―FET４０１〜４０４を直列接
続し、この直列回路に２個のＮ―FET４０５，
４０６をそれぞれ並列接続し、さらにこの直並列
回路にＰ―FET４０７を直列接続して第１の直
並列回路４０８を構成する。すなわち、Ｎ―
FET４０１のソースをバイアス電源ＶDD印加点
に接続し、さらにドレインをＮ―FET４０２の
ソースに接続し、このＮ―FET４０２のドレイ
ンをＮ―FET４０３のソースに接続し、このＮ
―FET４０３のドレインをＮ―FET４０４のソ
ースに接続し、このＮ―FET４０４のドレイン
をＮ―FET４０５，４０６それぞれのドレイン
と並列接続し、このＮ―FET４０５，４０６そ
れぞれのソースをバイアス電源ＶDD印加点に並列
的に接続し、Ｐ―FET４０７のソースをバイア
ス電源Ｖss印加点に接続すると共にドレインを上
記Ｎ―FET４０４，４０５，４０６のドレイン
共通接続点に接続し、このドレイン共通接続点を
主フリツプフロツプ回路４００の信号M出力端
としている。同様に４個のＮ―FET４０９〜４
１２を直列接続し、この直列回路に２個のＮ―
FET４１３，４１４をそれぞれ並列接続し、さ
らにこの直並列回路にＰ―FET４１５を直列接
続して第２の直並列回路４１６を構成する。そし
てＮ―FET４１２〜４１４のドレイン共通接続
点を主フリツプフロツプ回路４００の信号ＱM出
力端としている。補助フリツプフロツプ回路５０
０では、２個のＰ―FET５０１，５０２を直列
接続し、この直列回路に２個のＰ―FET５０
３，５０４をそれぞれ並列接続し、さらにこの直
並列回路にＮ―FET５０５を直列接続して第３
の直並列回路５０６を構成する。すなわち、Ｐ―
FET５０２のソースをバイアス電源Ｖss印加点に
接続し、ドレインをＰ―FET５０１のソースに
接続し、このＰ―FET５０１のドレインにＰ―
FET５０３，５０４それぞれのドレインを並列
的に接続し、このＰ―FET５０３，５０４それ
ぞれのソースはバイアス電源Ｖss印加点に接続
し、上記Ｐ―FET５０１，５０３，５０４のド
レイン共通接続点にＮ―FET５０５のドレイン
を接続し、このＮ―FET５０５のソースをバイ
アス電源ＶDD印加点に接続し、上記Ｐ―FET５
０１，５０３，５０４のドレイン共通接続点を補
助フリツプフロツプ回路５００の信号s出力端
としている。同様に２個のＰ―FET５０７，５
０８を直列接続し、この直列回路に２個のＰ―
FET５０９，５１０をそれぞれ並列接続し、さ
らにこの直並列回路にＮ―FET５１１を直列接
続して第４の直並列回路５１２を構成する。すな
わち、Ｐ―FET５０８のソースをバイアス電源
Ｖss印加点に接続し、ドレインをＰ―FET５０７
のソースに接続し、このＰ―FET５０７のドレ
インにＰ―FET５０９，５１０それぞれを並列
的に接続し、このＰ―FET５０９，５１０それ
ぞれのソースはバイアス電源Ｖss印加に接続し、
上記Ｐ―FET５０７，５０９，５１０のドレイ
ン共通接続点にＮ―FET５１１のドレインを接
続し、このＮ―FET５１１のソースをバイアス
電源ＶDD印加点に接続し、上記Ｐ―FET５０
７，５０９，５１０のドレイン共通接続点を補助
フリツプフロツプ回路５００の信号Ｑs出力端と
している。主フリツプフロツプ回路４００におい
て、第１の直並列回路４０８のＮ―FET４０６
とＰ―FET４０７の両ゲートを共通接続し、そ
の接続点を第２の直並列回路４１６のＱM出力端
に接続し、さらに第３の直並列回路５０６のＰ―
FET５１０のゲートに接続している。さらに第
２の直並列回路４１６のＰ―FET４１４とＮ―
FET４１５の両ゲートを共通接続し、その接続
点を第１の直並列回路４０８のM出力端に接続
し、さらに第４の直並列回路５１２のＰ―FET
５０７のゲートに接続している。また補助フリツ
プフロツプ回路５００において、第３の直並列回
路５０６のＮ―FET５０５、Ｐ―FET５０３そ
れぞれのゲートを共通接続し、その接続点を第４
の直並列回路５１２の信号Ｑs出力端に接続し、
さらに第４の直並列回路５１２のＮ―FET５１
１、Ｐ―FET５０９それぞれのゲートを共通接
続し、その接続点を第３の直並列回路５０６の信
号s出力端に接続している。またさらに主フリ
ツプフロツプ回路４００において、Ｎ―FET４
０３、Ｎ―FET４１１のゲートには入力信号
Ｊ，Ｋそれぞれを供給しＮ―FET４０２のゲー
トにはクリア信号Clearを直接供給し、Ｎ―FET
４１３のゲートにはインバータ５１３を介して
Clearを供給し、Ｎ―FET４１０のゲートにはプ
リセツト信号Presetを直接供給し、Ｎ―FET４
０５のゲートにはインバータ５１４を介して
Presetを供給し、Ｎ―FET４０１，４０９それ
ぞれのゲートにはクロツク信号Clockを供給す
る。一方補助フリツプフロツプ回路５００におい
て、Ｐ―FET５０４，５１０のゲートには
Clear，Presetそれぞれを供給し、Ｐ―FET５０
２，５０８それぞれのゲートにはClockを供給す
る。このような構成としてもClear，Presetの両
レベルを定めれば、直ちにＱ、のレベルが一義
的に設定される。 ところでＪ―Ｋフリツプフロツプ回路は前記真
理値表から明らかなように、その特性上信号Ｊと
してデータＤを、信号ＫとしてこのデータＤの反
転信号を入力することによりＤフリツプフロツプ
回路として作用させることができる。第８図はこ
の発明のさらにもう１つ他の実施例の構成をシン
ボル化して示すもので、前記第６図の回路の入力
信号Ｊ，Ｋの代わりに入力信号Ｄを入力すること
によりＤフリツプフロツプ回路として作用させる
ことができる。第９図は上記第８図に示すＤフリ
ツプフロツプ回路の、入力信号Ｄ、プリセツト信
号Presetクリア信号Clear、クロツク信号Clock
各端に波形成形用のインバータGI1〜GI4を追加す
ると共に、インバータの代わりに出力信号Ｑ，
各出力バツフア作用を兼ねてプリセツト信号
Presetとs、クリア信号ClearとＱsを各々入力
とするナンドゲートGN1，GN2を設けたものであ
る。 第１０図は前記第３図に示すＪ―Ｋフリツプフ
ロツプ回路の入力信号Ｊ，Ｋの代わりに入力信号
Ｓ，Ｋを入力し、信号s，Ｑsのナンドゲート３
０１，３０３それぞれへの帰還をやめたもので、
この場合回路はＲ―Ｓ―Ｔフリツプフロツプ回路
として作用する。また上記Ｒ―Ｓ―Ｔフリツプフ
ロツプ回路および前記Ｄフリツプフロツプ回路に
おいて、プリセツト信号およびクリア信号の両レ
ベルを定めれば、直ちに出力信号のレベルが一義
的に設定されることはもちろんである。 なおこの発明は上述した実施例に限定されるも
のではない。例えば第２図に示すＪ―Ｋフリツプ
フロツプ回路において、第４の直並列回路２２２
のＰ―FET２１８を省略し、Ｐ―FET２１７の
ソースを第３の直並列回路２１１のＰ―FET２
０７のドレインに接続すると共に、第２の直並列
回路１２９のＮ―FET１１６を省略し、Ｎ―
FET１１６のソースを第１の直並列回路１１５
のＮ―FET１０１のドレインに接続するように
しても良い。同様に第７図に示すＪ―Ｋフリツプ
フロツプ回路において第４の直並列回路５１２の
Ｐ―FET５０８を省略し、Ｐ―FFET５０７の
ソースを第３の直並列回路５０６のＰ―FET５
０２のドレインに接続すると共に、第２の直並列
回路４１６のＮ―FET４０９を省略し、Ｎ―
FET４０９のソースを第１の直並列回路４０８
のＮ―FET４０１のドレインに接続するように
しても良い。このようにすることにより素子数を
削減することができる。 以上説明したようにこの発明によればプリセツ
ト信号およびクリア信号の両レベルを定める際、
出力信号のレベルが定まるための電流経路にクロ
ツク信号や入力信号をゲート入力とするＮチヤン
ネルあるいはＰチヤンネルの絶縁ゲート電界効果
トランジスタをいつさい介在しないようにしたの
で、クロツク信号および入力信号のレベルに無関
係に、またノイズにも影響されず、直ちに出力信
号のレベルを一義的に設定することができるフリ
ツプフロツプ回路を提供することができる。
第１図は従来のフリツプフロツプ回路の構成
図、第２図はこの発明の一実施例の構成図、第３
図は上記実施例回路のシンボル図、第４図はこの
発明の他の実施例の構成を示すシンボル図、第５
図はこの発明のもう１つの他の実施例の構成図、
第６図は上記実施例のシンボル図、第７図はこの
発明のさらに他の実施例の構成図、第８図はこの
発明のさらにもう１つの他の実施例のシンボル
図、第９図はこの発明の変形例を示すシンボル
図、第１０図はこの発明の他の変形例を示すシン
ボル図である。 １００，４００……主フリツプフロツプ回路、
１０７……第１のＮチヤンネル直並列回路、１１
４……第１のＰチヤンネル直並列回路、１１５，
４０８……第１の直並列回路、１２２……第２の
Ｎチヤンネル直並列回路、１２９……第２のＰチ
ヤンネル直並列回路、１３０，４１６……第２の
直並列回路、２００，５００……補助フリプフロ
ツプ回路、２０５……第３のＮチヤンネル直並列
回路、２１０……第３のＰチヤンネル直並列回
路、２１１，５０６……第３の直並列回路、２１
６……第４のＮチヤンネル直並列回路、２２１…
…第４のＰチヤンネル直並列回路、２２２，５１
２……第４の直並列回路、２２３，２２４，３１
１〜３１７，５１３，５１４，GI1，GI2……イン
バータ、３０１，３０３，３０１′，３０３′……
アンドゲート、３０２，３０４，３０９，３１０
……ノアゲート、３０５，３０６，３０５′，３
０６′……オアゲート、３０７，３０８，GN1，
GN2……ナンドゲート。
図、第２図はこの発明の一実施例の構成図、第３
図は上記実施例回路のシンボル図、第４図はこの
発明の他の実施例の構成を示すシンボル図、第５
図はこの発明のもう１つの他の実施例の構成図、
第６図は上記実施例のシンボル図、第７図はこの
発明のさらに他の実施例の構成図、第８図はこの
発明のさらにもう１つの他の実施例のシンボル
図、第９図はこの発明の変形例を示すシンボル
図、第１０図はこの発明の他の変形例を示すシン
ボル図である。 １００，４００……主フリツプフロツプ回路、
１０７……第１のＮチヤンネル直並列回路、１１
４……第１のＰチヤンネル直並列回路、１１５，
４０８……第１の直並列回路、１２２……第２の
Ｎチヤンネル直並列回路、１２９……第２のＰチ
ヤンネル直並列回路、１３０，４１６……第２の
直並列回路、２００，５００……補助フリプフロ
ツプ回路、２０５……第３のＮチヤンネル直並列
回路、２１０……第３のＰチヤンネル直並列回
路、２１１，５０６……第３の直並列回路、２１
６……第４のＮチヤンネル直並列回路、２２１…
…第４のＰチヤンネル直並列回路、２２２，５１
２……第４の直並列回路、２２３，２２４，３１
１〜３１７，５１３，５１４，GI1，GI2……イン
バータ、３０１，３０３，３０１′，３０３′……
アンドゲート、３０２，３０４，３０９，３１０
……ノアゲート、３０５，３０６，３０５′，３
０６′……オアゲート、３０７，３０８，GN1，
GN2……ナンドゲート。
Claims (1)
- 【特許請求の範囲】 １ 第１の回路点と第１の電源との間に少なくと
も第１ないし第３のＮチヤンネル絶縁ゲート電界
効界トランジスタを直列接続し、第１のチヤンネ
ル絶縁ゲート電界効果トランジスタのゲートにク
ロツク信号を、第２のＮチヤンネル絶縁ゲート電
界効果トランジスタのゲートにクリア信号をそれ
ぞれ供給し、 上記第１の回路点と上記第１の電源との間に第
４及び第５のＮチヤンネル絶縁ゲート電界効果ト
ランジスタを並列接続し、第４のＮチヤンネル絶
縁ゲート電界効果トランジスタのゲートに反転さ
れたプリセツト信号を供給し、 第２の回路点と上記第１の電源との間に少なく
とも第６ないし第８のＮチヤンネル絶縁ゲート電
界効果トランジスタを直列接続し、第６のＮチヤ
ンネル絶縁ゲート電界効果トランジスタのゲート
にクロツク信号を、第７のＮチヤンネル絶縁ゲー
ト電界効果トランジスタのゲートにプリセツト信
号をそれぞれ供給し、 上記第２の回路点と上記第１の電源との間に第
９及び第10のＮチヤンネル絶縁ゲート電界効果ト
ランジスタを並列接続し、第９のＮチヤンネル絶
縁ゲート電界効果トランジスタのゲートに反応さ
れたクリア信号を供給し、 第３の回路点と第２の電源との間に少なくとも
第１ないし第３のＰチヤンネル絶縁ゲート電界効
果トランジスタを並列接続し、第１のＰチヤンネ
ル絶縁ゲート電界効果トランジスタのゲートにク
ロツク信号を、第２のＰチヤンネル絶縁ゲート電
界効果トランジスタのゲートにクリア信号をそれ
ぞれ供給し、 上記第３の回路点と上記第１の回路点との間に
第４及び第５のＰチヤンネル絶縁ゲート電界効果
トランジスタを直列接続し、第４のＰチヤンネル
絶縁ゲート電界効果トランジスタのゲートに反転
されたプリセツト信号を供給し、 第４の回路点と上記第２の電源との間に少なく
とも第６ないし第８のＰチヤンネル絶縁ゲート電
界効果トランジスタを並列接続し、第６のＰチヤ
ンネル絶縁ゲート電界効果トランジスタのゲート
にクロツク信号を、第７のＰチヤンネル絶縁ゲー
ト電界効果トランジスタのゲートにプリセツト信
号をそれぞれ供給し、 上記第４の回路点と上記第２の回路点との間に
第９及び第10のＰチヤンネル絶縁ゲート電界効果
トランジスタを直列接続し、第９のＰチヤンネル
絶縁ゲート電界効果トランジスタのゲートに反転
されたクリア信号を供給し、 上記第５のＮチヤンネル及びＰチヤンネル絶縁
ゲート電界効果トランジスタのゲートに上記第２
の回路の点の信号を供給し、 上記第10のＮチヤンネル及びＰチヤンネル絶縁
ゲート電界効果トランジスタのゲートに上記第１
の回路の点の信号を供給して主フリツプフロツプ
回路を構成し、 第５の回路点と上記第１の電源との間に第11な
いし第13のＮチヤンネル絶縁ゲート電界効果トラ
ンジスタを直列接続し、第12のＮチヤンネル絶縁
ゲート電界効果トランジスタのゲートにクリア信
号を、第13のＮチヤンンネル絶縁ゲート電界効果
トランジスタのゲートにクロツク信号をそれぞれ
供給し、 上記第13のＮチヤンネル絶縁ゲート電界効果ト
ランジスタに第14のＮチヤンネル絶縁ゲート電界
効果トランジスタを並列接続し、この第14のＮチ
ヤンネル絶縁ゲート電界効果トランジスタのゲー
トに上記第２の回路点の信号を供給し、 第６の回路点と上記第１の電源との間に第15な
いし第17のＮチヤンネル絶縁ゲート電界効果トラ
ンジスタを直列接続し、第16のＮチヤンネル絶縁
ゲート電界効果トランジスタのゲートにプリセツ
ト信号を、第17のＮチヤンネル絶縁ゲート電界効
果トランジスタのゲートにクロツク信号をそれぞ
れ供給し、 上記第17のＮチヤンネル絶縁ゲート電界効果ト
ランジスタに第18のＮチヤンネネル絶縁ゲート電
界効果トランジスタを並列接続し、この第18のＮ
チヤンネル絶縁ゲート電界効果トランジスタのゲ
ートに上記第１の回路点の信号を供給し、 上記第５の回路点と上記第２の電源との間に第
11のＰチヤンネル絶縁ゲート電界効果トランジス
タを接続し、 上記第５の回路点と上記第２の電源との間に第
12及び第13のＰチヤンンネル絶縁ゲート電界効果
トランジスタを直列接続し、第12のＰチヤンネル
絶縁ゲート電界効果トランジスタのゲートにクロ
ツク信号を、第13のＰチヤンネル絶縁ゲート電界
効果トランジスタのゲートに上記第２の回路点の
信号をそれぞれ供給し、 上記第５の回路点と上記第２の電源との間に第
14のＰチヤンネル絶縁ゲート電界効果トランジス
タを接続し、この第14のＰチヤンネル絶縁ゲート
電界効果トランジスタのゲートにクリア信号を供
給し、 上記第６の回路点と上記第２の電源との間に第
15のチヤンネル絶縁ゲート電界効果トランジスタ
を接続し、 上記第６の回路点と上記第２の電源との間に第
16及び第17のＰチヤンネル絶縁ゲート電界効果ト
ランジスタを直列接続し、第16のＰチヤンネル絶
縁ゲート電界効果トランジスタのゲートにクロツ
ク信号を、第17のＰチヤンネル絶縁ゲート電界効
果トランジスタのゲートに上記第１の回路点の信
号をそれぞれ供給し、 上記第６の回路点と上記第２の電源との間に第
18のＰチヤンネル絶縁ゲート電界効果トランジス
タを接続し、この第18のＰチヤンネル絶縁ゲート
電界効果トランジスタのゲートにプリセツト信号
を供給し、 上記第11のＮチヤンネル及びＰチヤンネル絶縁
ゲート電界効果トランジスタのゲートに上記第６
の回路点の信号を供給し、 上記第15のＮチヤンネル及びＰチヤンンネル絶
縁ゲート電界効果トランジスタのゲートに上記第
５の回路点の信号を供給して上記第５及び第６の
回路点を出力端子とする補助フリツプフロツプ回
路を構成し、 上記第３のＮチヤンネル及びＰチヤンネル絶縁
ゲート電界効果トランジスタのゲートに上記第５
の回路点の信号を帰還し、 上記第８のＮチヤンネル及びＰチヤンネル絶縁
ゲート電界効果トランンジスタのゲートに上記第
６の回路点の信号を帰還し、 クロツク信号及びプリセツト信号の状態に応じ
て上記補助フリツプフロツプ回路の出力端子の信
号状態を設定するようにしたことを特徴とするフ
リツプフロツプ回路。 ２ 第１の回路点と第１の電源との間に少なくと
も第１ないし第３のＮチヤンネル絶縁ゲート電界
効果トランジスタを直列接続し、第１のＮチヤン
ネル絶縁ゲート電界効果トランジスタのゲートに
クロツク信号を、第２のＮチヤンネル絶縁ゲート
電界効果トランジスタのゲートにクリア信号をそ
れぞれ供給し、 上記第１の回路点と上記第１の電源との間に第
４及び第５のチヤンネル絶縁ゲート電界効果トラ
ンジスタを並列接続し、第４のＮチヤンネル絶縁
ゲート電界効果トランジスタのゲートに反転され
たプリセツト信号を供給し、 第２の回路点と上記第１の電源との間に少なく
とも第６ないし第８のＮチヤンネル絶縁ゲート電
界効果トランジスタを直列接続し、第６のＮチヤ
ンネル絶縁ゲート電界効果トランジスタのゲート
にクロツク信号を、第７のＮチヤンネル絶縁ゲー
ト電界効果トランジスタのゲートにプリセツト信
号をそれぞれ供給し、 上記第２の回路点と上記第１の電源との間に第
９及び第10のＮチヤンネル絶縁ゲート電界効果ト
ランジスタを並列接続し、第９のＮチヤンネル絶
縁ゲート電界効果トランジスタのゲートに反転さ
れたクリア信号を供給し、 上記第１の回路点と第２の電源との間に第１の
Ｐチヤンネル絶縁ゲート電界効果トランジスタを
接続し、 上記第２の回路と上記第２の電源との間に第２
のＰチヤンネル絶縁ゲート電界効果トランジスタ
を接続し、 上記第５のＮチヤンネル絶縁ゲート電界効果ト
ランジスタ及び第１のＰチヤンネル絶縁ゲート電
界効果トランジスタのゲートに上記第２の回路点
の信号を供給し、 上記第10のＮチヤンネル絶縁ゲート電界効果ト
ランジスタ及び第２のＰチヤンネル絶縁ゲート電
界効果トランジスタのゲートに上記第１の回路点
の信号を供給して主フリツプフロツプ回路を構成
し、 第３の回路点と上記第１の電源との間に第11の
Ｎチヤンネル絶縁ゲート電界効果トランジスタを
接続し、 第４の回路点と上記第１の電源との間に第12の
Ｎチヤンネル絶縁ゲート電界効果トランジスタを
接続し、 上記第３の回路点と上記第２の電源との間に第
３のＰチヤンネル絶縁ゲート電界効果トランジス
タを接続し、 上記第３の回路点と上記第２の電源との間に第
４及び第５のＰチヤンネル絶縁ゲート電界効果ト
ランジスタを直列接続し、第４のチヤンネル絶縁
ゲート電界効果トランジスタのゲートにクロツク
信号を、第５のＰチヤンネル絶縁ゲート電界効果
トランジスタのゲートに上記第２の回路点の信号
をそれぞれ供給し、 上記第３の回路点と上記第２の電源との間に第
６のＰチヤンネル絶縁ゲート電界効果トランジス
タを接続し、この第６のＰチヤンネル絶縁ゲート
電界効果トランジスタのゲートにクリア信号を供
給し、 上記第４の回路点と上記第２の電源との間に第
７のＰチヤンネル絶縁ゲート電界効果トランジス
タを接続し、 上記第４の回路点と上記第２の電源との間に第
８及び第９のＰチヤンネル絶縁ゲート電界効果ト
ランジスタを直列接続し、第８のＰチヤンネル絶
縁ゲート電界効果トランジタのゲートにクロツク
信号を、第９のＰチヤンネル絶縁ゲート電界効果
トランジスタのゲートに上記第１の回路点の信号
をそれぞれ供給し、 上記第４の回路点と上記第２の電源との間に第
10のＰチヤンネル絶縁ゲート電界効果トランジス
タを接続し、この第10のＰチヤンネル絶縁ゲート
電界効果トランジスタのゲートにプリセツト信号
を供給し、 上記第11のＮチヤンネル絶縁ゲート電界効果ト
ランジスタ及び第３のＰチヤンネル絶縁ゲート電
界効果トランジスタのゲートに上記第４の回路点
の信号を供給し、 上記第12のＮチヤンネル絶縁ゲート電界効果ト
ランジスタ及び第７のＰチヤンネル絶縁ゲート電
界効果トランジスタのゲートに上記第３の回路の
信号を供給して上記第３及び第４の回路点を出力
端子とする補助フリツプフロツプ回路を構成し、 上記第３のＮチヤンネル絶縁ゲート電界効果ト
ランジスタのゲートに上記第３の回路点の信号を
帰還し、 上記第８のＮチヤンネル絶縁ゲート電界効果ト
ランジスタのゲートに上記第４の回路点の信号を
帰還し、 クロツク信号及びプリセツト信号の状態に応じ
て上記補助フリツプフロツプ回路の出力端子の信
号状態を設定するようにしたことを特徴とするフ
リツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11334178A JPS5539474A (en) | 1978-09-14 | 1978-09-14 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11334178A JPS5539474A (en) | 1978-09-14 | 1978-09-14 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5539474A JPS5539474A (en) | 1980-03-19 |
| JPS6125257B2 true JPS6125257B2 (ja) | 1986-06-14 |
Family
ID=14609780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11334178A Granted JPS5539474A (en) | 1978-09-14 | 1978-09-14 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5539474A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5882219U (ja) * | 1981-11-30 | 1983-06-03 | 日産自動車株式会社 | 樹脂パネル取付け構造 |
| JPH0638707Y2 (ja) * | 1986-03-06 | 1994-10-12 | パイロツトインキ株式会社 | ペン体 |
-
1978
- 1978-09-14 JP JP11334178A patent/JPS5539474A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5539474A (en) | 1980-03-19 |
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