JPH0330327B2 - - Google Patents
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- Publication number
- JPH0330327B2 JPH0330327B2 JP60156561A JP15656185A JPH0330327B2 JP H0330327 B2 JPH0330327 B2 JP H0330327B2 JP 60156561 A JP60156561 A JP 60156561A JP 15656185 A JP15656185 A JP 15656185A JP H0330327 B2 JPH0330327 B2 JP H0330327B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- voltage level
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000008054 signal transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
本発明はMOSトランジスタ集積回路に関する
ものであり、特にプルアツプ又はプルダウントラ
ンジスタが接続された入力端子を持つMOSトラ
ンジスタ入力回路に関するものである。 〔従来の技術〕 従来、この種の入力回路として第２図に示すも
のがあつた。第２図において、１は外部回路入力
端子、２は入力端子１に接続された信号ライン、
８は信号ライン２に接続された入力バツフア、４
はドレインが信号ライン２に接続されたプルアツ
プトランジスタとしてのPMOSトランジスタで
ある。１８は出力がPMOSトランジスタ１０の
ゲート１１に接続されたナンドゲートである。８
は回路が入出力に用いられるか、出力のみに用い
られるかを表わす信号が入る端子で、この端子８
の電圧準位が「Ｈ」の時、この回路はプルアツプ
機能を持つ。端子８の電圧準位が「Ｌ」の時は、
この回路はプルアツプのない出力回路と同じ動作
をする。 第２図に示す回路の動作について詳細に説明す
る。３状態出力バツフア１４のPMOSトランジ
スタ１４Ｐの入力信号ａ、NMOSトランジスタ
14Nの入力信号ｂおよび３状態出力バツフア１４
の出力信号ｃの関係は次頁の表１のようになる。
ただし、表１のの状態はとらないように信号
ａ，ｂを設定する。
ものであり、特にプルアツプ又はプルダウントラ
ンジスタが接続された入力端子を持つMOSトラ
ンジスタ入力回路に関するものである。 〔従来の技術〕 従来、この種の入力回路として第２図に示すも
のがあつた。第２図において、１は外部回路入力
端子、２は入力端子１に接続された信号ライン、
８は信号ライン２に接続された入力バツフア、４
はドレインが信号ライン２に接続されたプルアツ
プトランジスタとしてのPMOSトランジスタで
ある。１８は出力がPMOSトランジスタ１０の
ゲート１１に接続されたナンドゲートである。８
は回路が入出力に用いられるか、出力のみに用い
られるかを表わす信号が入る端子で、この端子８
の電圧準位が「Ｈ」の時、この回路はプルアツプ
機能を持つ。端子８の電圧準位が「Ｌ」の時は、
この回路はプルアツプのない出力回路と同じ動作
をする。 第２図に示す回路の動作について詳細に説明す
る。３状態出力バツフア１４のPMOSトランジ
スタ１４Ｐの入力信号ａ、NMOSトランジスタ
14Nの入力信号ｂおよび３状態出力バツフア１４
の出力信号ｃの関係は次頁の表１のようになる。
ただし、表１のの状態はとらないように信号
ａ，ｂを設定する。
【表】
次に第２図に示す回路の各構成要素は表２に示
すような状態をとる。
すような状態をとる。
この第２図の回路ではプルアツプ機能をもつ状
態で出力するとき、「Ｌ」の出力信号の場合トラ
ンジスタ４はオンしているので、接地側への電圧
準位への引落しが容易ではない。この点を改良し
ようとするものが、本発明である。 〔実施例〕 第１図において第２図と同一部分又は相当部分
には同一符号が付してある。この回路は第２図に
示す回路の動作に加えて、３状態出力バツフア１
４のNMOSトランジスタ１４Ｎ側への入力信号
ｂが「Ｈ」の時にPMOSトランジスタ４，１０
がオフするため、３状態出力バツフア１４が
「Ｌ」を出力し始める時に、信号ライン２の接地
側への電圧準位の引落しが容易になる。次にこの
第１図の回路と従来の第２図の回路の表２におけ
る違いについて説明する。３状態出力バツフア１
４のNMOSトランジスタ１４Ｎへの入力が「Ｈ」
の場合、３状態出力バツフア１４の出力信号ｃは
「Ｌ」となり、PMOSトランジスタと１０はオフ
となる。すなわち、表２のにおいてPMOSト
ランジスタ４がオフするという点で第２図の回路
とことなる。 なお上記実施例においては、信号ライン３が通
常「Ｈ」に保たれる回路を示したが、信号ライン
２が通常「Ｌ」に保たれる回路についても、プル
アツプトランジスタをプルダウントランジスタに
変えてやることにより、容易に適用が可能であ
る。さらに片側電圧準位保持のためのPMOSト
ランジスタのゲートに対して、各種論理回路の出
力を制御して入力することにより、いろいろなモ
ードでの使用が可能である。 〔発明の効果〕 以上説明したように本発明は、信号ラインと、
この信号ラインに接続され信号伝達を行う入力バ
ツフアと、上記信号ラインにドレインを接続する
第１および第２の電界効果トランジスタとを設け
ることにより、電圧準位保持の機能を第１、第２
の電界効果トランジスタにそれぞれ持たせること
ができるので、信号ラインのフローテイング状態
からの復帰を確実に行いつつ消費電流の低減を達
成する入力回路を実現できるばかりでなく、出力
バツフアの入力によつて第１の電界効果トランジ
スタのゲートと第２の電界効果トランジスタとを
制御するようにしているので、特に出出バツフア
の出力が例えば「Ｌ」のとき、ライン２の電圧準
位を接地側への引落しが容易でスピードアツプで
きる効果がある。
態で出力するとき、「Ｌ」の出力信号の場合トラ
ンジスタ４はオンしているので、接地側への電圧
準位への引落しが容易ではない。この点を改良し
ようとするものが、本発明である。 〔実施例〕 第１図において第２図と同一部分又は相当部分
には同一符号が付してある。この回路は第２図に
示す回路の動作に加えて、３状態出力バツフア１
４のNMOSトランジスタ１４Ｎ側への入力信号
ｂが「Ｈ」の時にPMOSトランジスタ４，１０
がオフするため、３状態出力バツフア１４が
「Ｌ」を出力し始める時に、信号ライン２の接地
側への電圧準位の引落しが容易になる。次にこの
第１図の回路と従来の第２図の回路の表２におけ
る違いについて説明する。３状態出力バツフア１
４のNMOSトランジスタ１４Ｎへの入力が「Ｈ」
の場合、３状態出力バツフア１４の出力信号ｃは
「Ｌ」となり、PMOSトランジスタと１０はオフ
となる。すなわち、表２のにおいてPMOSト
ランジスタ４がオフするという点で第２図の回路
とことなる。 なお上記実施例においては、信号ライン３が通
常「Ｈ」に保たれる回路を示したが、信号ライン
２が通常「Ｌ」に保たれる回路についても、プル
アツプトランジスタをプルダウントランジスタに
変えてやることにより、容易に適用が可能であ
る。さらに片側電圧準位保持のためのPMOSト
ランジスタのゲートに対して、各種論理回路の出
力を制御して入力することにより、いろいろなモ
ードでの使用が可能である。 〔発明の効果〕 以上説明したように本発明は、信号ラインと、
この信号ラインに接続され信号伝達を行う入力バ
ツフアと、上記信号ラインにドレインを接続する
第１および第２の電界効果トランジスタとを設け
ることにより、電圧準位保持の機能を第１、第２
の電界効果トランジスタにそれぞれ持たせること
ができるので、信号ラインのフローテイング状態
からの復帰を確実に行いつつ消費電流の低減を達
成する入力回路を実現できるばかりでなく、出力
バツフアの入力によつて第１の電界効果トランジ
スタのゲートと第２の電界効果トランジスタとを
制御するようにしているので、特に出出バツフア
の出力が例えば「Ｌ」のとき、ライン２の電圧準
位を接地側への引落しが容易でスピードアツプで
きる効果がある。
第１図は本発明の第１の実施例を示す回路図、
第２図は従来の半導体集積回路を示す回路図であ
る。 １……入力端子、２……信号ライン、３……入
力バツフア、４，１０……PMOSトランジスタ、
５，１１……ゲート、７，１２，１６……インバ
ータ、８……端子、１３……ナンドゲート、１４
……３状態出力バツフア、１５……オアゲート。
第２図は従来の半導体集積回路を示す回路図であ
る。 １……入力端子、２……信号ライン、３……入
力バツフア、４，１０……PMOSトランジスタ、
５，１１……ゲート、７，１２，１６……インバ
ータ、８……端子、１３……ナンドゲート、１４
……３状態出力バツフア、１５……オアゲート。
Claims (1)
- 【特許請求の範囲】 １ 外部回路からの信号が入力され半導体内部か
らの信号が外部回路に出力される入出力端子と、
この入出力端子に接続された信号ラインと、この
信号ラインに接続された信号伝達を行う入力バツ
フアおよび出力バツフアと、前記信号ラインに主
電極の一方を接続する第１及び第２の電界効果ト
ランジスタとを備え、 前記第１及び第２の電界効果トランジスコの他
方の主電極は共に第１の電圧準位に接続すると共
に、前記第１の電界効果トランジスタのゲート
を、入出力状態に対応した信号が入力される端子
と前記出力バツフアの入力とに論理回路を介して
接続し、かつ第２の電界効果トランジスタのゲー
トを、入出力状態に対応した信号が入力される前
記端子と前記出力バツフアの入力と及び前記信号
ラインとに論理演算回路を介して接続して、 前記第１及び第２のトランジスタを、前記出力
バツフアの出力が第１の電圧準位のときオンさ
せ、前記出力バツフアの出力が第２の電圧準位の
ときオフさせ、 さらに前記入出力端子からの外部入力信号が、
第１の電圧準位のとき第１及び第２のトランジス
タをオンさせ、第２の電圧準位のとき第１のトラ
ンジスタはオン、第２のトランジスタはオフさせ
るようにすることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156561A JPS6216616A (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156561A JPS6216616A (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216616A JPS6216616A (ja) | 1987-01-24 |
| JPH0330327B2 true JPH0330327B2 (ja) | 1991-04-30 |
Family
ID=15630479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60156561A Granted JPS6216616A (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216616A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008629A (en) * | 1988-06-20 | 1991-04-16 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer |
-
1985
- 1985-07-15 JP JP60156561A patent/JPS6216616A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216616A (ja) | 1987-01-24 |
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