JPH01284017A - 集績回路用出力バッファ回路 - Google Patents
集績回路用出力バッファ回路Info
- Publication number
- JPH01284017A JPH01284017A JP63112811A JP11281188A JPH01284017A JP H01284017 A JPH01284017 A JP H01284017A JP 63112811 A JP63112811 A JP 63112811A JP 11281188 A JP11281188 A JP 11281188A JP H01284017 A JPH01284017 A JP H01284017A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output buffer
- input
- control signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 48
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積回路用出力バッファ回路に関するもの
である。
である。
第３図は、従来の集積回路用出力バッファを示す図であ
り、図において、（１）はインバータで、Ｐ型トランジ
スタ（ｌａ）、Ｎ型トランジスタ（１ｂ）により構成さ
れる。また、（２１は内部回路から出力バッファへの入
力、（３）は外部ピンへの出力、（４）はＧＮＤ 。
り、図において、（１）はインバータで、Ｐ型トランジ
スタ（ｌａ）、Ｎ型トランジスタ（１ｂ）により構成さ
れる。また、（２１は内部回路から出力バッファへの入
力、（３）は外部ピンへの出力、（４）はＧＮＤ 。
（５）は電源である。
次に動作について説明する。この従来例で示しり出力バ
ッファは、ＣＭＯＳトランジスタを用いたインバータで
構成されたもので、内部回路から出力バッファへの入力
（２）を入力として、その論理値を反転して外部ピンへ
の出力信号を送る。
ッファは、ＣＭＯＳトランジスタを用いたインバータで
構成されたもので、内部回路から出力バッファへの入力
（２）を入力として、その論理値を反転して外部ピンへ
の出力信号を送る。
従来の出力バッファは、出カバ、ッファにおける出力信
号の遅延時間を少なくするために、出力インピーダンス
を下げると、出力バッファ動作時にノイズが大きくなり
、逆に出カバ１．Ｊファ動作時のノイズを小さくするた
めに、出力インピーダンスを上げると出力バッファにお
ける出力信号の遅延時間が大きくなるという相反した性
質を有して（、）る。また、従来の出力バッファは、出
カッ＜４．フプの出力インピーダンスを外部から変更で
きない。
号の遅延時間を少なくするために、出力インピーダンス
を下げると、出力バッファ動作時にノイズが大きくなり
、逆に出カバ１．Ｊファ動作時のノイズを小さくするた
めに、出力インピーダンスを上げると出力バッファにお
ける出力信号の遅延時間が大きくなるという相反した性
質を有して（、）る。また、従来の出力バッファは、出
カッ＜４．フプの出力インピーダンスを外部から変更で
きない。
このため、このような出力パフファを持った集積回路を
使用する際、ノイズの減少と遅延時間の減少のどちらを
優先するかをユーザーが選択ができないという課題があ
った。
使用する際、ノイズの減少と遅延時間の減少のどちらを
優先するかをユーザーが選択ができないという課題があ
った。
この発明は上記のような課題を解消するためになされた
もので、出力バッファの出力インピーダンスを外部から
変更でき、出力バッファのノイズの減少と遅延時間の減
少のどちらを優先するかをユーザーが選択できる集積回
路用出力バッファ回路を得ることを目的とする。
もので、出力バッファの出力インピーダンスを外部から
変更でき、出力バッファのノイズの減少と遅延時間の減
少のどちらを優先するかをユーザーが選択できる集積回
路用出力バッファ回路を得ることを目的とする。
この発明に係る集積回路用出力バッファ回路は、出力が
外部ピンにつながる第１の出力ゲートと。
外部ピンにつながる第１の出力ゲートと。
入力が第１の出力ゲートの入力に接続され、出力が外部
ピンに接続され、少なくとも１本の制御信号により出力
がハイインピーダンス状態になる第２の出力ゲートを有
するものである。
ピンに接続され、少なくとも１本の制御信号により出力
がハイインピーダンス状態になる第２の出力ゲートを有
するものである。
〔作用〕
この発明に係る集積回路用出力バッファ回路は、出力が
外部ピンにつながる第１の出力ゲートと、入力が第１の
出力ゲートの入力に接続され、出力が外部ピンに接続さ
れ、少なくとも１本の制御信号により出力かハイインピ
ーダンス状態になる第２の出力ゲートを有し、出力バッ
ファの出力インピーダンスを外部から変更でき、出力バ
ッファのノイズの減少と遅延時間の減少のどちらを優先
するかをユーザーが選択できる。
外部ピンにつながる第１の出力ゲートと、入力が第１の
出力ゲートの入力に接続され、出力が外部ピンに接続さ
れ、少なくとも１本の制御信号により出力かハイインピ
ーダンス状態になる第２の出力ゲートを有し、出力バッ
ファの出力インピーダンスを外部から変更でき、出力バ
ッファのノイズの減少と遅延時間の減少のどちらを優先
するかをユーザーが選択できる。
以下、この発明の一実施例について説明する。
この例は、ＣＭＯＳトランジスタ回路で構成された出力
バッファ例について示したものである。第１図において
（１）は第１の出力ゲート例であるインバータで、Ｐ型
トランジスタ（１ａ）、Ｎ型トランジスタ（１ｂ）によ
り構成される。（２）は内部回路から出力バッファへの
入力、（３）は外部ピンへの出力である。
バッファ例について示したものである。第１図において
（１）は第１の出力ゲート例であるインバータで、Ｐ型
トランジスタ（１ａ）、Ｎ型トランジスタ（１ｂ）によ
り構成される。（２）は内部回路から出力バッファへの
入力、（３）は外部ピンへの出力である。
また、（４）はＧＮＤ、（５）は電源、（６）は内部回
路から出力バッファへの入力（２）を入力とし、外部ピ
ンへの出力（３）を出力とする第２の出力バッファで、
Ｐ型トランジスタ（７）、（８）、Ｎ型トランジスタ（
９）、α０１インバータ（６）により構成される。
路から出力バッファへの入力（２）を入力とし、外部ピ
ンへの出力（３）を出力とする第２の出力バッファで、
Ｐ型トランジスタ（７）、（８）、Ｎ型トランジスタ（
９）、α０１インバータ（６）により構成される。
Ｐ型トランジスタ（７）およびＮ型トランジスタαＯの
ゲートは、内部回路から出力バッファへの入力（２）に
接続されており、Ｐ型トランジスタ（８）のゲートはイ
ンバータ面の入力に、Ｎ型トランジスタ（９）のゲート
はインバータα力の出力にそれぞれ接続されている。ま
た、０２はインバータ面の入力に接続された制御信号で
ある。
ゲートは、内部回路から出力バッファへの入力（２）に
接続されており、Ｐ型トランジスタ（８）のゲートはイ
ンバータ面の入力に、Ｎ型トランジスタ（９）のゲート
はインバータα力の出力にそれぞれ接続されている。ま
た、０２はインバータ面の入力に接続された制御信号で
ある。
以下、この発明の一実施例の動作について説明する。制
御信号（２）は第２の出力ゲートの出力をハイインピー
ダンス状態にするか否かを制御するものである。
御信号（２）は第２の出力ゲートの出力をハイインピー
ダンス状態にするか否かを制御するものである。
まず、制御信号（２）がＬの時の動作を説明する。
制御信号（２）がＬであるためＰ型トランジスタ（８）
およびＮ型トランジスタ（９）はともに導通状態になる
。
およびＮ型トランジスタ（９）はともに導通状態になる
。
入力（２）がしてあれば、Ｐ型トランジスタ（ｌａ）、
（７）がともに導通状態になり、入力〈２）がＨであれ
ば、Ｎ型トランジスタ（１ｂ）、αＯがともに導通状態
になる。このため、第１の出力回路（１）と第２の出力
回路（６）の両方の出力が外部ピンへの出力（３）に伝
えられる。このとき出力インピーダンスは低くなる。
（７）がともに導通状態になり、入力〈２）がＨであれ
ば、Ｎ型トランジスタ（１ｂ）、αＯがともに導通状態
になる。このため、第１の出力回路（１）と第２の出力
回路（６）の両方の出力が外部ピンへの出力（３）に伝
えられる。このとき出力インピーダンスは低くなる。
次に、制御信号（イ）がＨの時の動作を説明する。
制御信号（２）がＨであるためＰ型トランジスタ（８）
およびＮ型トランジスタ（９）はともにＯＦＦ状態にな
る。
およびＮ型トランジスタ（９）はともにＯＦＦ状態にな
る。
入力（２）がしてあれば、Ｐ型トランジスタ（１ａ）が
導通状態になり、入力（２）がＨであれば、Ｎ型トラン
ジスタ（１ｂ）が導通状態になる。このため第１の出力
回路（１）のみの出力が外部ピンへの出力（３）に伝え
られ、制御信号０がＬの時より出力インピーダンスは高
くなる。
導通状態になり、入力（２）がＨであれば、Ｎ型トラン
ジスタ（１ｂ）が導通状態になる。このため第１の出力
回路（１）のみの出力が外部ピンへの出力（３）に伝え
られ、制御信号０がＬの時より出力インピーダンスは高
くなる。
以上のように、出力バッファの出力インピーダンスを外
部から変更でき、出力バッ７アのノイズの減少と遅延時
間の減少のどちらを優先するかをユーザーが選択できる
。
部から変更でき、出力バッ７アのノイズの減少と遅延時
間の減少のどちらを優先するかをユーザーが選択できる
。
次に、この発明の他の実施例について、第２図を用いて
説明する。この例は％ＣＭＯＳトランジスタ回路で構成
された出力バッファ例について示したものである。第２
図において（１）は第１の出力ゲート例であるインバー
タで、Ｐ型トランジスタ（１ａ）、Ｎ型トランジスタ（
１ｂ）により構成される。
説明する。この例は％ＣＭＯＳトランジスタ回路で構成
された出力バッファ例について示したものである。第２
図において（１）は第１の出力ゲート例であるインバー
タで、Ｐ型トランジスタ（１ａ）、Ｎ型トランジスタ（
１ｂ）により構成される。
（２１は内部回路から出力バッファへの入力、（３）は
外部ピンへの出力である。また、（４）はＧＮＤ 、
（５１は電源、翰は内部回路から出力バッファへの入力
（２）を入力とし、外部ピンへの出力（３）を特徴とす
る特許の出力ゲートで、Ｐ型トランジスタａ＋）、ＮＷ
トランジスタ（イ）、インバータ（至）、ＮＡＮＤ
ゲート（ハ）、ＮＯＲゲート＠により構成される。Ｐ型
トランジスタ＠のゲートは、ＮＡＮＤ ゲート＠の出力
に接続きれ、Ｎ型トランジスタ■のゲートはＮＯＲゲー
ト（イ）の出力にそれぞれ接続ζわている。ＮＡＮＤ
ゲート（ハ）の入力は、内部回路から出力バッファへの
入力（２）とインバータ（ハ）の出力に接続され、 Ｎ
ＯＲゲート名のλカは、内部回路から出力バッファへの
入力（２１とインバータ（ハ）の入力に接続されている
。才だ（至）はインバータ（至）の入力に接続さｊた制
御信号である。
外部ピンへの出力である。また、（４）はＧＮＤ 、
（５１は電源、翰は内部回路から出力バッファへの入力
（２）を入力とし、外部ピンへの出力（３）を特徴とす
る特許の出力ゲートで、Ｐ型トランジスタａ＋）、ＮＷ
トランジスタ（イ）、インバータ（至）、ＮＡＮＤ
ゲート（ハ）、ＮＯＲゲート＠により構成される。Ｐ型
トランジスタ＠のゲートは、ＮＡＮＤ ゲート＠の出力
に接続きれ、Ｎ型トランジスタ■のゲートはＮＯＲゲー
ト（イ）の出力にそれぞれ接続ζわている。ＮＡＮＤ
ゲート（ハ）の入力は、内部回路から出力バッファへの
入力（２）とインバータ（ハ）の出力に接続され、 Ｎ
ＯＲゲート名のλカは、内部回路から出力バッファへの
入力（２１とインバータ（ハ）の入力に接続されている
。才だ（至）はインバータ（至）の入力に接続さｊた制
御信号である。
以下、この発明の他の実施例の動作について説明する。
制御信号圀は、第２の出力ゲートの出力をハイインピー
ダンス状態にするか否かを制御するものである。
ダンス状態にするか否かを制御するものである。
まず、制御信号（至）がＬの時の動作を説明する。
制御信号（至）がしてあるため、入力（２）がしてあれ
ば、Ｐ型トランジスタ（１ａ）、ｅ２Ｄがともに導通状
態になり、入力（２）が）ｌｆ、６れば、Ｎ型トランジ
スタ（１ｂ）、（２）がともに導通状態になる。このた
め第１の出力ゲート（１）と第２の出力ゲート■の両方
の出力が外部ピンへの出力（３）に伝えられる。このと
き出力インピーダンスは低くなる。
ば、Ｐ型トランジスタ（１ａ）、ｅ２Ｄがともに導通状
態になり、入力（２）が）ｌｆ、６れば、Ｎ型トランジ
スタ（１ｂ）、（２）がともに導通状態になる。このた
め第１の出力ゲート（１）と第２の出力ゲート■の両方
の出力が外部ピンへの出力（３）に伝えられる。このと
き出力インピーダンスは低くなる。
次に、制御信号（至）がＨの時の動作を説明する。
制御信号■がＨｆゐるためＮＡＮＤ ゲート嬶の出力は
Ｈ％ＮＯＲゲート（至）の出力はＬとなり、Ｐ型トラン
ジスタ（２）およびＮ型トランジスタ（イ）はともにＯ
ＦＦ Ｒ態になる。入力（２）がしてあれば、Ｐ型トラ
ンジスタ（１ａ）が導通状態になり、入力（２）がＨで
ゐ１ば、Ｎ型トランジスタ（１ｂ）が導通状観になる。
Ｈ％ＮＯＲゲート（至）の出力はＬとなり、Ｐ型トラン
ジスタ（２）およびＮ型トランジスタ（イ）はともにＯ
ＦＦ Ｒ態になる。入力（２）がしてあれば、Ｐ型トラ
ンジスタ（１ａ）が導通状態になり、入力（２）がＨで
ゐ１ば、Ｎ型トランジスタ（１ｂ）が導通状観になる。
このため第１の出力回路（１）のみの出力が外部ピンへ
の出力（３］に伝えられ、制御信号（至）がＬの時より
出力インピーダンスは高くなる。
の出力（３］に伝えられ、制御信号（至）がＬの時より
出力インピーダンスは高くなる。
以上σ）ように、出力バッファの出力インピーダンスを
外部から変更でき、出力バッファのノイズの減少と遅延
時間の減少のどちらを優先するがをユーザーが選択でき
る。
外部から変更でき、出力バッファのノイズの減少と遅延
時間の減少のどちらを優先するがをユーザーが選択でき
る。
なお、上記の２つの実施例において、制御信号ａ２らし
くは（至）は、集積回路の外部から与えても、プログラ
ムによって設定しても、同様の効果を奏する。
くは（至）は、集積回路の外部から与えても、プログラ
ムによって設定しても、同様の効果を奏する。
以上のように、この発明によれば、出力バッファの出力
インピーダンスを外部がら変更でき、出力バッファのノ
イズの減少と遅延時間の減少のどちらを優先するかをユ
ーザーが選択できる集積回路用出力バッファを得ること
ができる。
インピーダンスを外部がら変更でき、出力バッファのノ
イズの減少と遅延時間の減少のどちらを優先するかをユ
ーザーが選択できる集積回路用出力バッファを得ること
ができる。
第１図は、この発明の一実施例にょる出力バッファの回
路図、第２図は、この発明の他の実施例による出力バッ
ファの回路図、第３図は、従来例における出力バッファ
の回路図である。 （１）は、ｇＭｌの出力ゲート、（２）は、内部回路が
ら出力バッファへの入力、（３）は、外部ピンへの出力
、（４）は、ＧＮＤ、（５）は、電源、面は、第２の出
力ゲート、■は、制御信号、ｉは、第２の出方ゲート、
（至）は、制御信号である。 なお・図中、同一符号は同一、または相当部分を示す。
路図、第２図は、この発明の他の実施例による出力バッ
ファの回路図、第３図は、従来例における出力バッファ
の回路図である。 （１）は、ｇＭｌの出力ゲート、（２）は、内部回路が
ら出力バッファへの入力、（３）は、外部ピンへの出力
、（４）は、ＧＮＤ、（５）は、電源、面は、第２の出
力ゲート、■は、制御信号、ｉは、第２の出方ゲート、
（至）は、制御信号である。 なお・図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 集積回路用出力バッファ回路において、出力が外部ピ
ンにつながる第１の出力ゲートと、入力が第１の出力ゲ
ートの入力に接続され、出力が外部ピンに接続され、少
なくとも１本の制御信号により出力がハイインピーダン
ス状態になる第２の出力ゲートを有することを特徴とす
る集積回路用出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112811A JPH01284017A (ja) | 1988-05-10 | 1988-05-10 | 集績回路用出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112811A JPH01284017A (ja) | 1988-05-10 | 1988-05-10 | 集績回路用出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284017A true JPH01284017A (ja) | 1989-11-15 |
Family
ID=14596126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112811A Pending JPH01284017A (ja) | 1988-05-10 | 1988-05-10 | 集績回路用出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0523833A1 (en) * | 1991-07-16 | 1993-01-20 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
| US5404056A (en) * | 1992-04-28 | 1995-04-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with independently operable output buffers |
-
1988
- 1988-05-10 JP JP63112811A patent/JPH01284017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0523833A1 (en) * | 1991-07-16 | 1993-01-20 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
| US5404056A (en) * | 1992-04-28 | 1995-04-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with independently operable output buffers |
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