JPH04132310A - ３ステートバッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は３ステートバツフアに関し、特に３ステート出
力バツフアに関する。

〔従来の技術〕

従来の０ＭＯ８の３ステート出力バツフアの一般的な論
理回路を、第２図に示す。第２図において、ソースが電
源端子４に接続された出力用Ｐ型トランジスタ５と、ソ
ースが接地（ＧＮＤ）に接続された出力用Ｎ型トランジ
スタ６のそれぞれのドレイン同士が接続され、その接続
された接点からの出力を出力端子３とし、入力端子１か
らの入力信号と制御端子２からの制御信号とを入力する
２ＮＡＮＤゲート１５の出力をＰ型トランジスタ５のゲ
ート入力とし、入力端子１からの入力信号と制御端子２
からの制御信号をインバータゲート１４により反転した
信号とを入力とする２ＮＯＲゲート１６の出力をＮ型ト
ランジスタ６のゲートに入力させた構成である。

次に動作について説明する。

制御端子２からの制御信号がロウレベルの時は、入力端
子１からの入力信号とは無関係に２ＮＡＮＤゲート１５
はハイレベル、２ＮＯＲゲート１６はロウレベルを出力
し、出力用Ｐ型トランジスタ５はオフ状態、出力用Ｎ型
トランジスタ６もオフ状態となる。したがって、出力端
子３はハイインピーダンス状態となる。また、制御端子
２からの制御信号がハイレベルの場合は、入力端子１か
らの入力信号に対して２ＮＡＮＤゲート１５と２ＮＯＲ
ゲー）１６とはそれぞれインバータとして動作するため
、出力端子３は入力端子１の入力信号に対してインバー
タ２段の回路として動作して出力信号を出力する。

〔発明が解決しようとする課題〕

前述した従来回路である第２図を、トランジスタレベル
で記述した回路図を第３図に示す。

第３図において使用されているトランジスタ数は、最終
段の出力用トランジスタ５，６の２個、出力用Ｐ型トラ
ンジスタ５を制御する２ＮＡＮＤゲートを構成するトラ
ンジスタ１７，１８，１９．２０の４個、出力用Ｎ型ト
ランジスタ６を制御する２ＮＯＲゲートを構成するトラ
ンジスタ２１．２２，２３．２４の４個、及びこの２Ｎ
ＯＲゲートの前段のインバータを構成するトランジスタ
２５．２６の２個を使用し、合計１２個のトランジスタ
を構成しなければならない。このため、トランジスタ数
が多く、半導体集積回路に適用した場合、チップ占有面
積が大きくなるという問題があった。

本発明の目的は、前記問題点を解決し、回路を構成する
トランジスタ数を削減し、チップ占を面積を小さくした
３ステートバツフアを提供することにある。

〔課題を解決するための手段〕

本発明の３ステートバツフアの構成は、第１゜第２の電
源間に、第１．第２のトランジスタを直列接続し、その
共通接続点を出力端子とし、前記第１の電源と前記第１
のトランジスタのゲートとの間に第３．第４のトランジ
スタを並列接続し、前記第２の電源と前記第２のトラン
ジスタとの間に第５．第６のトランジスタを並列接続し
、前記第１のトランジスタのゲートと前記第２のトラン
ジスタのゲートとの間に第７のトランジスタを並列接続
し、前記第３．第５のトランジスタのゲートを信号入力
端子に接続し、前記第４．第７のトランジスタのゲート
を制御入力端子に接続し、前記第６のトランジスタのゲ
ートには前記制御入力端子がインバータを介して接続さ
れていることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の３ステートバツフアを示す
回路図である。

第１図において、本実施例の３ステートバツフアの構成
は、ソースが第１の電源、ゲートが入力信号、ドレイン
が出力用Ｐ型トランジスタ５のゲートに接続されている
第１のＰ型トランジスタ７と、ソースが第１の電源、ゲ
ートが制御信号、ドレインが前記出力用Ｐ型トランジス
タ５のゲートに入力されている第２のＰ型トランジスタ
１０と、ソースが第２の電源、ゲートが入力信号、ドレ
インが出力用Ｎ型トランジスタ６のゲートに接続されて
いる第３のＮ型トランジスタ９と、ソースが第２の電源
、ゲートが逆相の制御信号、ドレインが前記出力用Ｎ型
トランジスタ６のゲートに入力されている第４のＮ型ト
ランジスタ１１と、ソースが第３のＮ型トランジスタ９
のドレイン。

ゲートが制御信号、ドレインが第１のＰ型トランジスタ
７のドレインに接続された第５のトランジスタとを備え
、Ｐ型及びＮ型トランジスタ５，６のソースはそれぞれ
第１．第２の電源に接続され、それぞれのドレインを共
通接続して出力端子となすことを特徴とする。

本実施例では、入力端子１はＰ型トランジスタ７のゲー
トと、Ｎ型トランジスタ９のゲートとに接続され、Ｐ型
トランジスタ７のソースは電源端子４．Ｎ型トランジス
タ９のソースはＧＮＤにそれぞれ接続されている。また
、Ｐ型トランジスタ７のドレインはＮ型トランジスタ８
のドレインとＰ型トランジスタ１０のドレインと最終段
の出力用Ｐ型）ランジスタ５のゲートとに接続され、Ｎ
型トランジスタ８のゲートとＰ型トランジスタ１０のゲ
ートには、制御端子２が接続され、Ｐ型トランジスタ１
０のソースは電源端子４が接続される。さらにＮ型トラ
ンジスタ９のドレインには、Ｎ型トランジスタ８のソー
スとＮ型トランジスタ１１のドレインと最終段の出力用
Ｎ型トランジスタ６のゲートとに接続され、制御端子２
をＰ型トランジスタ１２．Ｎ型トランジスタ１３のゲー
トに、Ｐ型トランジスタ１２のソースは電源端子４に、
Ｎ型トランジスタ１３のソースはＧＮＤにそれぞれ接続
し、Ｐ型トランジスタ１２のドレインとＮ型トランジス
タ１３のドレインとをＮ型トランジスタ１１のゲートに
接続し、出力用Ｐ型トランジスタ５のソースは電源端子
４に、出力用Ｎ型トランジスタ７のソースはＧＮＤにそ
れぞれ接続し、それぞれのドレインを共通接続し、出力
端子３として出力信号を出力している。

次にこの回路の動作を説明する。

今制御端子２の制御信号がロウレベルの時、Ｎ型トラン
ジスタ８．１３はオフ状態となり、同時にＰ型トランジ
スタ１０．１２．Ｎ型）ランジスタ１１はオン状態とな
る。従って、入力端子１の入力信号の状態とは無関係に
出力用Ｐ型トランジスタ５のゲート入力はハイレベル、
出力用Ｎ型トランジスタ６のゲート入力はロウレベルと
なり、両トランジスタともオフ状態となる。故に、出力
はハイインピーダンス状態となる。

次に制御端子２の制御信号がハイレベルの時、Ｎ型トラ
ンジスタ８，１３はオン状態きなり、同時にＰ型トラン
ジスタ１０，１２．Ｎ型トランジスタ１１はオフ状態と
なる。すると、Ｐ型トランジスタ７とＮ型トランジスタ
９とは入力端子１の入力信号をゲート入力とするインバ
ータとして動作するようになる。従って、出力端子３は
入力端子１の入力信号に対してインバータ２段の回路と
して動作して出力信号を出力する。

〔発明の効果〕

以上説明したように、本発明は、例えばＰ型トランジス
タ４個、Ｎ型トランジスタ５個の合計９個のトランジス
タで構成され、従来の３ステ一ト出力回路のトランジス
タ１２個より削減され、チップ占有面積を小さくするこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の３ステートバツフアを示す
回路図、第２図は従来の３ステートバツフアを示す回路
図、第３図は第２図をトランジスタレベルで記述した回
路図である。 １・・・入力端子、２・・・制御端子、３・・・出力端
子、４・・・電源端子、５，７，１０，１２，１７，１
８．２１，２２．２５・・・Ｐ型トランジスタ、６゜８
．９，１１，１３，１９，２０，２３，２４゜２６・・
・Ｎ型トランジスタ、１４・・・インバータゲート、１
５・・・２ＮＡＮＤゲート、１６・・・２ＮＯＲゲート
。

Claims (1)

【特許請求の範囲】
1. 第１、第２の電源間に、第１、第２のトランジスタを直
   列接続し、その共通接続点を出力端子とし、前記第１の
   電源と前記第１のトランジスタのゲートとの間に第３、
   第４のトランジスタを並列接続し、前記第２の電源と前
   記第２のトランジスタとの間に第５、第６のトランジス
   タを並列接続し、前記第１のトランジスタのゲートと前
   記第２のトランジスタのゲートとの間に第７のトランジ
   スタを並列接続し、前記第３、第５のトランジスタのゲ
   ートを信号入力端子に接続し、前記第４、第７のトラン
   ジスタのゲートを制御入力端子に接続し、前記第６のト
   ランジスタのゲートには前記制御入力端子がインバータ
   を介して接続されていることを特徴とする３ステートバ
   ッファ。