JPH05252021A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05252021A JPH05252021A JP4047036A JP4703692A JPH05252021A JP H05252021 A JPH05252021 A JP H05252021A JP 4047036 A JP4047036 A JP 4047036A JP 4703692 A JP4703692 A JP 4703692A JP H05252021 A JPH05252021 A JP H05252021A
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- JP
- Japan
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- mos transistor
- node
- conductivity type
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Abstract
(57)【要約】
【目的】 素子数の少ない３ステート出力回路を提供す
る。 【構成】 出力端子となる第１のノード１１と電源２と
の間に直列に接続されたＰ型の第１および第２のＭＯＳ
トランジスタ１０１，１０２と、前記第１のノードと基
準電位３との間に接続されたＮ型の第３のＭＯＳトラン
ジスタ１０３と、前記第２および第３のＭＯＳトランジ
スタのゲートに接続された第２のノード１２と、前記第
２のノードと電源との間に直列に接続されたＰ型の第４
および第５のＭＯＳトランジスタ１０４，１０５と、前
記第２のノードと基準電位との間に接続されたＮ型の第
６および第７のＭＯＳトランジスタ１０６，１０７と、
前記第４および第６のゲートに接続される入力端子４
と、前記第５および第７のゲートに接続される制御信号
５とから成る。
る。 【構成】 出力端子となる第１のノード１１と電源２と
の間に直列に接続されたＰ型の第１および第２のＭＯＳ
トランジスタ１０１，１０２と、前記第１のノードと基
準電位３との間に接続されたＮ型の第３のＭＯＳトラン
ジスタ１０３と、前記第２および第３のＭＯＳトランジ
スタのゲートに接続された第２のノード１２と、前記第
２のノードと電源との間に直列に接続されたＰ型の第４
および第５のＭＯＳトランジスタ１０４，１０５と、前
記第２のノードと基準電位との間に接続されたＮ型の第
６および第７のＭＯＳトランジスタ１０６，１０７と、
前記第４および第６のゲートに接続される入力端子４
と、前記第５および第７のゲートに接続される制御信号
５とから成る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
３ステート出力を有する論理回路に関するものである。
３ステート出力を有する論理回路に関するものである。
【０００２】
【従来の技術】図２に従来のＣＭＯＳトランジスタの３
ステート出力回路の一構成を示す。図２において、２０
１は入力端子、２０２は制御信号が入力される入力端
子、２０３はＮＡＮＤ回路、２０４はインバータ、２０
５はＮＯＲ回路、２０６は出力回路である。ＮＡＮＤ回
路２０３には入力信号、制御信号がインバータ２０４を
介して入力される。ＮＯＲ回路２０５には入力信号、制
御信号が入力される。ＮＡＮＤ回路２０３の出力部は出
力回路２０６において電源２０７とノード２０８の間に
接続されたＰチャンネル型トランジスタ２０９のゲート
へ接続されている。また、ＮＯＲ回路２０５の出力部
は、出力回路２０６において基準電位２１１と前記ノー
ド２０８の間に接続されたＮチャンネル型トランジスタ
２１０のゲートへ接続されている。
ステート出力回路の一構成を示す。図２において、２０
１は入力端子、２０２は制御信号が入力される入力端
子、２０３はＮＡＮＤ回路、２０４はインバータ、２０
５はＮＯＲ回路、２０６は出力回路である。ＮＡＮＤ回
路２０３には入力信号、制御信号がインバータ２０４を
介して入力される。ＮＯＲ回路２０５には入力信号、制
御信号が入力される。ＮＡＮＤ回路２０３の出力部は出
力回路２０６において電源２０７とノード２０８の間に
接続されたＰチャンネル型トランジスタ２０９のゲート
へ接続されている。また、ＮＯＲ回路２０５の出力部
は、出力回路２０６において基準電位２１１と前記ノー
ド２０８の間に接続されたＮチャンネル型トランジスタ
２１０のゲートへ接続されている。
【０００３】以上のように構成された半導体集積回路
は、制御信号がハイレベルのとき、ＮＡＮＤ回路２０３
及びＮＯＲ回路２０５の出力は、入力信号に無関係に、
それぞれハイレベル、ロウレベルとなる。従って、Ｐチ
ャンネル型ＭＯＳトランジスタ２０９及びＮチャンネル
型ＭＯＳトランジスタ２１０はオフ状態となるので、出
力回路の出力２１２はハイインピーダンス状態となる。
は、制御信号がハイレベルのとき、ＮＡＮＤ回路２０３
及びＮＯＲ回路２０５の出力は、入力信号に無関係に、
それぞれハイレベル、ロウレベルとなる。従って、Ｐチ
ャンネル型ＭＯＳトランジスタ２０９及びＮチャンネル
型ＭＯＳトランジスタ２１０はオフ状態となるので、出
力回路の出力２１２はハイインピーダンス状態となる。
【０００４】次に、制御端子２０２からの制御信号がロ
ウレベルの場合、ＮＡＮＤ回路の第２入力端子２０３ｂ
はハイレベル、ＮＯＲ回路の第２入力端子２０５ｂはロ
ウレベルとなる。この時、入力端子２０１の入力信号が
ハイレベルであれば、ＮＡＮＤ回路の第１入力端子２０
３ａ及びＮＯＲ回路の第１入力端子２０５ａはともにハ
イレベルとなる。従って、ＮＡＮＤ回路２０３の出力及
びＮＯＲ回路２０５の出力はともにロウレベルとなるの
で、Ｐチャンネル型ＭＯＳトランジスタ２０９はオン状
態、Ｎチャンネル型ＭＯＳトランジスタ２１０はオフ状
態となり、出力回路の出力２１２はハイレベルとなる。
ウレベルの場合、ＮＡＮＤ回路の第２入力端子２０３ｂ
はハイレベル、ＮＯＲ回路の第２入力端子２０５ｂはロ
ウレベルとなる。この時、入力端子２０１の入力信号が
ハイレベルであれば、ＮＡＮＤ回路の第１入力端子２０
３ａ及びＮＯＲ回路の第１入力端子２０５ａはともにハ
イレベルとなる。従って、ＮＡＮＤ回路２０３の出力及
びＮＯＲ回路２０５の出力はともにロウレベルとなるの
で、Ｐチャンネル型ＭＯＳトランジスタ２０９はオン状
態、Ｎチャンネル型ＭＯＳトランジスタ２１０はオフ状
態となり、出力回路の出力２１２はハイレベルとなる。
【０００５】また、制御信号、入力信号ともロウレベル
の場合は、ＮＡＮＤ回路の第１入力端子２０３ａ及びＮ
ＯＲ回路の第１入力端子２０５ａはともにロウレベルと
なる。従って、ＮＡＮＤ回路２０３の出力及びＮＯＲ回
路２０５の出力はともにハイレベルとなるので、Ｐチャ
ンネル型ＭＯＳトランジスタ２０９はオフ状態、Ｎチャ
ンネル型ＭＯＳトランジスタ２１０はオン状態となり、
出力回路の出力２１２はロウレベルとなる。
の場合は、ＮＡＮＤ回路の第１入力端子２０３ａ及びＮ
ＯＲ回路の第１入力端子２０５ａはともにロウレベルと
なる。従って、ＮＡＮＤ回路２０３の出力及びＮＯＲ回
路２０５の出力はともにハイレベルとなるので、Ｐチャ
ンネル型ＭＯＳトランジスタ２０９はオフ状態、Ｎチャ
ンネル型ＭＯＳトランジスタ２１０はオン状態となり、
出力回路の出力２１２はロウレベルとなる。
【０００６】
【発明が解決しようとする課題】図３は図２に示す３ス
テート出力回路の詳細回路図である。図３に示すよう
に、従来の３ステート出力回路は全部で１２個という多
くのＭＯＳトランジスタを使用している。
テート出力回路の詳細回路図である。図３に示すよう
に、従来の３ステート出力回路は全部で１２個という多
くのＭＯＳトランジスタを使用している。
【０００７】この為、従来回路では、回路の占有面積が
大きくなるという欠点があった。
大きくなるという欠点があった。
【０００８】本発明は、占有面積縮小のため、使用ＭＯ
Ｓトランジスタ数を低減した３ステート出力回路を提供
することを目的とする。
Ｓトランジスタ数を低減した３ステート出力回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、３ステート出
力回路を、出力端子となる第１のノードと第１電源電位
ノードとの間に直列に接続された第１導電型の第１のＭ
ＯＳトランジスタおよび前記第１導電型の第２のＭＯＳ
トランジスタと、前記第１導電型の第２のＭＯＳトラン
ジスタと、前記第１のノードと第２電源電位ノードとの
間に接続された第２導電型の第３のＭＯＳトランジスタ
と、前記第１導電型の第２のＭＯＳトランジスタのゲー
ト及び前記第２導電型の第３のＭＯＳトランジスタのゲ
ートに接続された第２のノードと、前記第１電源電位ノ
ードと第２のノードとの間に直列に接続された第１導電
型の第４のＭＯＳトランジスタ及び第５導電型の第５の
ＭＯＳトランジスタと、前記第２のノードと前記第２電
源電位ノードとの間に並列に接続された第２導電型の第
６のＭＯＳトランジスタ及び第２導電型の第７のＭＯＳ
トランジスタと、前記第１の導電型の第４のＭＯＳトラ
ンジスタのゲート及び前記第２導電型の第６のＭＯＳト
ランジスタのゲートに接続された入力端子となる第３の
ノードと、前記第１導電型の第１のＭＯＳトランジスタ
のゲート、前記第７のＭＯＳトランジスタのゲート及び
前記第１導電型の第５のＭＯＳトランジスタのゲートに
接続された制御信号の入力端子となる第５のノードで構
成した。前記第１電源電位ノードは、外部電源、例えば
５Ｖの供給電源に接続されるノードであり、前記第２電
源電位ノードは、基準電位電源、例えば接地されるノー
ドである。
力回路を、出力端子となる第１のノードと第１電源電位
ノードとの間に直列に接続された第１導電型の第１のＭ
ＯＳトランジスタおよび前記第１導電型の第２のＭＯＳ
トランジスタと、前記第１導電型の第２のＭＯＳトラン
ジスタと、前記第１のノードと第２電源電位ノードとの
間に接続された第２導電型の第３のＭＯＳトランジスタ
と、前記第１導電型の第２のＭＯＳトランジスタのゲー
ト及び前記第２導電型の第３のＭＯＳトランジスタのゲ
ートに接続された第２のノードと、前記第１電源電位ノ
ードと第２のノードとの間に直列に接続された第１導電
型の第４のＭＯＳトランジスタ及び第５導電型の第５の
ＭＯＳトランジスタと、前記第２のノードと前記第２電
源電位ノードとの間に並列に接続された第２導電型の第
６のＭＯＳトランジスタ及び第２導電型の第７のＭＯＳ
トランジスタと、前記第１の導電型の第４のＭＯＳトラ
ンジスタのゲート及び前記第２導電型の第６のＭＯＳト
ランジスタのゲートに接続された入力端子となる第３の
ノードと、前記第１導電型の第１のＭＯＳトランジスタ
のゲート、前記第７のＭＯＳトランジスタのゲート及び
前記第１導電型の第５のＭＯＳトランジスタのゲートに
接続された制御信号の入力端子となる第５のノードで構
成した。前記第１電源電位ノードは、外部電源、例えば
５Ｖの供給電源に接続されるノードであり、前記第２電
源電位ノードは、基準電位電源、例えば接地されるノー
ドである。
【００１０】
【作用】前記構成回路では、トランジスタを７個で、３
ステート回路を構成できるので、従来の３ステート回路
より素子数が少なくなり、チップ占有面積を縮小するこ
とができる。
ステート回路を構成できるので、従来の３ステート回路
より素子数が少なくなり、チップ占有面積を縮小するこ
とができる。
【００１１】
【実施例】次に、本発明の実施例について図面を用いて
説明する。図１は本発明の３ステート出力回路である。
この３ステート回路は、出力端子１が接続された第１の
ノード１１と、電源２との間に直列に接続されたＰチャ
ンネル型ＭＯＳトランジスタ１０１及びＰチャンネル型
ＭＯＳトランジスタ１０２と、前記第１のノード１１と
基準電位３との間に接続されたＮチャンネル型のＭＯＳ
トランジスタ１０３と、前記第１のノード１１と基準電
位３との間に接続されたＮチャンネル型ＭＯＳトランジ
スタ１０３と、前記Ｐチャンネル型ＭＯＳトランジスタ
１０２のゲート及び前記Ｎチャンネル型ＭＯＳトランジ
スタ１０３のゲートに接続された第２のノード１２と、
前記電源２の間に直列に接続されたＰチャンネル型ＭＯ
Ｓトランジスタ１０４および１０５と、前記第２のノー
ド１２と前記基準電位３との間に並列に接続されたＮチ
ャンネル型ＭＯＳトランジスタ１０６及び１０７と、前
記Ｐチャンネル型ＭＯＳトランジスタ１０４のゲート及
びＮチャンネル型ＭＯＳトランジスタ１０６のゲートに
接続された入力端子４と、前記Ｐチャンネル型ＭＯＳト
ランジスタ１０１のゲート、前記Ｎチャンネル型ＭＯＳ
トランジスタ１０７のゲート及びＰチャンネル型ＭＯＳ
トランジスタ１０５のゲートに接続される制御信号入力
端子５とで構成されている。
説明する。図１は本発明の３ステート出力回路である。
この３ステート回路は、出力端子１が接続された第１の
ノード１１と、電源２との間に直列に接続されたＰチャ
ンネル型ＭＯＳトランジスタ１０１及びＰチャンネル型
ＭＯＳトランジスタ１０２と、前記第１のノード１１と
基準電位３との間に接続されたＮチャンネル型のＭＯＳ
トランジスタ１０３と、前記第１のノード１１と基準電
位３との間に接続されたＮチャンネル型ＭＯＳトランジ
スタ１０３と、前記Ｐチャンネル型ＭＯＳトランジスタ
１０２のゲート及び前記Ｎチャンネル型ＭＯＳトランジ
スタ１０３のゲートに接続された第２のノード１２と、
前記電源２の間に直列に接続されたＰチャンネル型ＭＯ
Ｓトランジスタ１０４および１０５と、前記第２のノー
ド１２と前記基準電位３との間に並列に接続されたＮチ
ャンネル型ＭＯＳトランジスタ１０６及び１０７と、前
記Ｐチャンネル型ＭＯＳトランジスタ１０４のゲート及
びＮチャンネル型ＭＯＳトランジスタ１０６のゲートに
接続された入力端子４と、前記Ｐチャンネル型ＭＯＳト
ランジスタ１０１のゲート、前記Ｎチャンネル型ＭＯＳ
トランジスタ１０７のゲート及びＰチャンネル型ＭＯＳ
トランジスタ１０５のゲートに接続される制御信号入力
端子５とで構成されている。
【００１２】次に、この実施例の３ステート出力回路に
ついて説明する。制御端子５からの制御信号がハイレベ
ルの場合、Ｐチャンネル型ＭＯＳトランジスタ１０５お
よび１０１はオフ状態、Ｎチャンネル型ＭＯＳトランジ
スタ１０７はオン状態となる。従って、Ｐチャンネル型
トランジスタ１０２及びＮチャンネル型トランジスタ１
０３のゲート入力はロウレベルとなり、Ｐチャンネル型
トランジスタ１０２はオン状態、Ｎチャンネル型ＭＯＳ
トランジスタ１０３はオフ状態となる。その結果、出力
端子１は入力端子４の入力信号の値に関係なくハイイン
ピーダンス状態となる。
ついて説明する。制御端子５からの制御信号がハイレベ
ルの場合、Ｐチャンネル型ＭＯＳトランジスタ１０５お
よび１０１はオフ状態、Ｎチャンネル型ＭＯＳトランジ
スタ１０７はオン状態となる。従って、Ｐチャンネル型
トランジスタ１０２及びＮチャンネル型トランジスタ１
０３のゲート入力はロウレベルとなり、Ｐチャンネル型
トランジスタ１０２はオン状態、Ｎチャンネル型ＭＯＳ
トランジスタ１０３はオフ状態となる。その結果、出力
端子１は入力端子４の入力信号の値に関係なくハイイン
ピーダンス状態となる。
【００１３】次に、制御端子５からの制御信号がロウレ
ベルの場合、ＰチャンネルＭＯＳトランジスタ１０５お
よび１０１はオン状態、ＮチャンネルＭＯＳトランジス
タ１０７はオフ状態となる。この状態で入力端子４から
の入力信号がハイレベルであれば、Ｐチャンネル型ＭＯ
Ｓトランジスタ１０４はオフ状態、Ｎチャンネル型ＭＯ
Ｓトランジスタ１０６はオン状態となる。従って、Ｐチ
ャンネルＭＯＳトランジスタ１０２及びＮチャンネルＭ
ＯＳトランジスタ１０３のゲート入力はロウレベルとな
り、ＰチャンネルＭＯＳトランジスタ１０２はオン状
態、Ｎチャンネル型ＭＯＳトランジスタ１０３はオフ状
態となり、電源７より出力端子１に電荷が供給されるの
で、出力端子１はハイレベルを出力する。
ベルの場合、ＰチャンネルＭＯＳトランジスタ１０５お
よび１０１はオン状態、ＮチャンネルＭＯＳトランジス
タ１０７はオフ状態となる。この状態で入力端子４から
の入力信号がハイレベルであれば、Ｐチャンネル型ＭＯ
Ｓトランジスタ１０４はオフ状態、Ｎチャンネル型ＭＯ
Ｓトランジスタ１０６はオン状態となる。従って、Ｐチ
ャンネルＭＯＳトランジスタ１０２及びＮチャンネルＭ
ＯＳトランジスタ１０３のゲート入力はロウレベルとな
り、ＰチャンネルＭＯＳトランジスタ１０２はオン状
態、Ｎチャンネル型ＭＯＳトランジスタ１０３はオフ状
態となり、電源７より出力端子１に電荷が供給されるの
で、出力端子１はハイレベルを出力する。
【００１４】また、入力端子４からの入力信号がロウレ
ベルであれば、Ｐチャンネル型ＭＯＳトランジスタ１０
４はオン状態、Ｎチャンネル型ＭＯＳトランジスタ１０
６はオフ状態となる。従って、ＰチャンネルＭＯＳトラ
ンジスタ１０２及びＮチャンネルＭＯＳトランジスタ１
０３のゲート入力はハイレベルとなり、Ｐチャンネル型
ＭＯＳトランジスタ１０２はオフ状態、Ｎチャンネル型
ＭＯＳトランジスタ１０３はオン状態となり、出力端子
１１はロウレベルを出力する。
ベルであれば、Ｐチャンネル型ＭＯＳトランジスタ１０
４はオン状態、Ｎチャンネル型ＭＯＳトランジスタ１０
６はオフ状態となる。従って、ＰチャンネルＭＯＳトラ
ンジスタ１０２及びＮチャンネルＭＯＳトランジスタ１
０３のゲート入力はハイレベルとなり、Ｐチャンネル型
ＭＯＳトランジスタ１０２はオフ状態、Ｎチャンネル型
ＭＯＳトランジスタ１０３はオン状態となり、出力端子
１１はロウレベルを出力する。
【００１５】以上、本実施例においては、従来の１２個
のトランジスタより少ないトランジスタ数である８個で
３ステート回路を構成でき、チップ占有面積を減少させ
ることができる。
のトランジスタより少ないトランジスタ数である８個で
３ステート回路を構成でき、チップ占有面積を減少させ
ることができる。
【００１６】本実施例においては、トランジスタ１０
１，１０２，１０４，および１０５をＰチャンネル型、
１０３，１０６および１０７をＮチャンネル型ＭＯＳト
ランジスタとしたが、１０１，１０２，１０４，および
１０５をＮチャンネル型、１０３，１０６および１０７
をＰチャンネル型ＭＯＳトランジスタとしても同様の動
作をする。
１，１０２，１０４，および１０５をＰチャンネル型、
１０３，１０６および１０７をＮチャンネル型ＭＯＳト
ランジスタとしたが、１０１，１０２，１０４，および
１０５をＮチャンネル型、１０３，１０６および１０７
をＰチャンネル型ＭＯＳトランジスタとしても同様の動
作をする。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、素子数の低減あるいは占有面積の縮小を可能と
した３ステート出力回路が得られる。
よれば、素子数の低減あるいは占有面積の縮小を可能と
した３ステート出力回路が得られる。
【図１】本発明の３ステート出力回路。
【図２】従来のＣＭＯＳトランジスタの３ステート出力
回路。
回路。
【図３】図２に示す３ステート出力回路の詳細回路図。
１ 出力端子 ２ 電源 ３ 基準電位 ４ 入力端子 ５ 制御端子 １１，１２，１３，１４ ノード １０１，１０２，１０４，１０５ Ｐチャンネル型Ｍ
ＯＳトランジスタ １０３，１０６，１０７ Ｎチャンネル型ＭＯＳトラ
ンジスタ
ＯＳトランジスタ １０３，１０６，１０７ Ｎチャンネル型ＭＯＳトラ
ンジスタ
Claims (1)
- 【請求項１】 出力端子となる第１のノードと第１電源
電位ノードとの間に直列に接続された第１導電型の第１
のＭＯＳトランジスタおよび前記第１導電型の第２のＭ
ＯＳトランジスタと、 前記第１のノードと第２電源電位ノードとの間に接続さ
れた第２導電型の第３のＭＯＳトランジスタと、 前記第１導電型の第２のＭＯＳトランジスタのゲート及
び前記第２導電型の第３のＭＯＳトランジスタのゲート
に接続された第２のノードと、 前記第１電源電位ノードと第２のノードとの間に直列に
接続された第１導電型の第４のＭＯＳトランジスタおよ
び第１導電型の第５のＭＯＳトランジスタと、 前記第２のノードと前記第２電源電位ノードとの間に並
列に接続された第２導電型の第６のＭＯＳトランジスタ
及び第２導電型の第７のＭＯＳトランジスタと、 前記第１の導電型の第４のＭＯＳトランジスタのゲート
及び前記第２導電型の第６のＭＯＳトランジスタのゲー
トに接続された入力端子となる第３のノードと、 前記第１導電型の第１のＭＯＳトランジスタのゲート、
前記第２導電型の第７のＭＯＳトランジスタのゲート及
び前記第１導電型の第５のＭＯＳトランジスタのゲート
に接続される第４のノードであって、制御信号の入力端
子となる第４のノードと、 を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047036A JPH05252021A (ja) | 1992-03-04 | 1992-03-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047036A JPH05252021A (ja) | 1992-03-04 | 1992-03-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252021A true JPH05252021A (ja) | 1993-09-28 |
Family
ID=12763947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047036A Pending JPH05252021A (ja) | 1992-03-04 | 1992-03-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252021A (ja) |
-
1992
- 1992-03-04 JP JP4047036A patent/JPH05252021A/ja active Pending
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