JPH0446014B2 - - Google Patents
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- JPH0446014B2 JPH0446014B2 JP57157007A JP15700782A JPH0446014B2 JP H0446014 B2 JPH0446014 B2 JP H0446014B2 JP 57157007 A JP57157007 A JP 57157007A JP 15700782 A JP15700782 A JP 15700782A JP H0446014 B2 JPH0446014 B2 JP H0446014B2
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- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子卓上計算機、電子時計、マイクロ
コンピユータ用集積回路などで使用される
CMOS−FET（相補形の絶縁ゲート形電界効果ト
ランジスタ）を用いたCMOS論理回路に係り、
特にスタテイツク形の論理回路に関する。
コンピユータ用集積回路などで使用される
CMOS−FET（相補形の絶縁ゲート形電界効果ト
ランジスタ）を用いたCMOS論理回路に係り、
特にスタテイツク形の論理回路に関する。
この種の従来のCMOS論理回路、たとえば排
他的オア回路の一例を第１図に示す。すなわち、
Q1〜Q4はそれぞれエンハンスメント形のＮチヤ
ンネルMOS−FETであり、第１の論理設定回路
１１を構成している。また、Q5〜Q8はそれぞれ
エンハンスメント形のＰチヤンネルMOS−FET
であり、第２の論理設定回路１２を構成してい
る。そして、第２の論理設定回路１２の一端は動
作電源（電圧VDD）に接続され、第１の論理設定
回路１１の一端は接地されており、また上記各論
理設定回路１１，１２の他端同志が接続されてい
る。なお、１３，１４はインバータ回路であり、
Ａ，Ｂ，，は論理設定回路１１，１２の論理
演算入力信号、Ｗは出力端である。
他的オア回路の一例を第１図に示す。すなわち、
Q1〜Q4はそれぞれエンハンスメント形のＮチヤ
ンネルMOS−FETであり、第１の論理設定回路
１１を構成している。また、Q5〜Q8はそれぞれ
エンハンスメント形のＰチヤンネルMOS−FET
であり、第２の論理設定回路１２を構成してい
る。そして、第２の論理設定回路１２の一端は動
作電源（電圧VDD）に接続され、第１の論理設定
回路１１の一端は接地されており、また上記各論
理設定回路１１，１２の他端同志が接続されてい
る。なお、１３，１４はインバータ回路であり、
Ａ，Ｂ，，は論理設定回路１１，１２の論理
演算入力信号、Ｗは出力端である。
上記論理回路において、入力信号Ａ，Ｂの論理
レベルが相異なるときには第２の論理設定回路１
２が導通、第１の論理設定回路１１が遮断状態に
なり、入力信号Ａ，Ｂの論理レベルが同じときに
は第２の論理設定回路１２が遮断、第１の論理設
定回路１１が導通状態になる。したがつて、出力
端Ｗの出力信号ＦにＦ＝Ｂ＋Ａなる論理式で
表わされ、各論理設定回路１１，１２が同時に導
通することはなく、貫通電流は流れない。
レベルが相異なるときには第２の論理設定回路１
２が導通、第１の論理設定回路１１が遮断状態に
なり、入力信号Ａ，Ｂの論理レベルが同じときに
は第２の論理設定回路１２が遮断、第１の論理設
定回路１１が導通状態になる。したがつて、出力
端Ｗの出力信号ＦにＦ＝Ｂ＋Ａなる論理式で
表わされ、各論理設定回路１１，１２が同時に導
通することはなく、貫通電流は流れない。
ところで、上記論理回路は、各論理設定回路１
１，１２をそれぞれ単一導電形のMOS−FETで
構成しているため、その入力信号として互いに反
転関係のＡ，），（Ｂ，）を必要とし、，
を作るために２個のインバータ回路１３，１４が
付属回路として必要である。このために、使用素
子数が多くなり、集積回路化に際して回路パター
ン面積が大きくなる。このことは、集積回路のコ
ストアツプの大きな要因となるので好ましくな
い。また、インバータ回路１３，１４による信号
遅れのために論理回路の動作速度が遅くなる欠点
があつた。
１，１２をそれぞれ単一導電形のMOS−FETで
構成しているため、その入力信号として互いに反
転関係のＡ，），（Ｂ，）を必要とし、，
を作るために２個のインバータ回路１３，１４が
付属回路として必要である。このために、使用素
子数が多くなり、集積回路化に際して回路パター
ン面積が大きくなる。このことは、集積回路のコ
ストアツプの大きな要因となるので好ましくな
い。また、インバータ回路１３，１４による信号
遅れのために論理回路の動作速度が遅くなる欠点
があつた。
本発明は上記の事情に鑑みてなされたもので、
論理設定回路への入力信号の種類を減少でき、そ
れに伴つて付属回路を省略でき、動作速度の向
上、回路パターン面積の縮少化およびコストダウ
ンを図り得るCMOS論理回路を提供するもので
ある。
論理設定回路への入力信号の種類を減少でき、そ
れに伴つて付属回路を省略でき、動作速度の向
上、回路パターン面積の縮少化およびコストダウ
ンを図り得るCMOS論理回路を提供するもので
ある。
即ち、本発明のCMOS論理回路は、第１の論
理設定回路をエンハンスメント形の第１導電形
MOS−FETとデプレツシヨン形の第２導電形
MOS−FETとの組み合わせにより構成し、第２
の論理設定回路をエンハンスメント形の第２導電
形MOS−FETとデプレツシヨン形の第１導電形
MOS−FETとの組み合わせにより構成し、上記
両論理設定回路は同じ複数の論理演算入力信号に
対する論理成立条件を相異ならせておき、第１の
論理設定回路と出力端との間にエンハンスメント
形の第１導電形の第１のMOS−FETを挿入接続
してそのゲートに第１の基準電圧を印加し、第２
の論理設定回路と出力端との間にエンハンスメン
ト形の第２導電形の第２のMOS−FETを挿入接
続してそのゲートに第２の基準電圧を印加するよ
うにしたことを特徴とするものである。
理設定回路をエンハンスメント形の第１導電形
MOS−FETとデプレツシヨン形の第２導電形
MOS−FETとの組み合わせにより構成し、第２
の論理設定回路をエンハンスメント形の第２導電
形MOS−FETとデプレツシヨン形の第１導電形
MOS−FETとの組み合わせにより構成し、上記
両論理設定回路は同じ複数の論理演算入力信号に
対する論理成立条件を相異ならせておき、第１の
論理設定回路と出力端との間にエンハンスメント
形の第１導電形の第１のMOS−FETを挿入接続
してそのゲートに第１の基準電圧を印加し、第２
の論理設定回路と出力端との間にエンハンスメン
ト形の第２導電形の第２のMOS−FETを挿入接
続してそのゲートに第２の基準電圧を印加するよ
うにしたことを特徴とするものである。
このように、エンハンスメント形と第１導電形
MOS−FETとデプレツシヨン形の第２導電形
MOS−FETを組み合わせて論理設定回路を構成
することにより、エンハンスメント形の第１、第
２導電形MOS−FETのみによつて論理設定回路
を構成する場合のように、閾値分だけ出力電圧が
低下する所謂閾値落ちが生ずることがなく、電源
電圧をフルスウイングすることができる。
MOS−FETとデプレツシヨン形の第２導電形
MOS−FETを組み合わせて論理設定回路を構成
することにより、エンハンスメント形の第１、第
２導電形MOS−FETのみによつて論理設定回路
を構成する場合のように、閾値分だけ出力電圧が
低下する所謂閾値落ちが生ずることがなく、電源
電圧をフルスウイングすることができる。
また、エンハンスメント形の第１導電形MOS
−FETにデプレツシヨン形の第２導電形MOS−
FETを組み合わせて使用した場合、第１、第２
の論理設定回路の相互間に貫通電が流れるが、こ
れら論理設定回路と出力端子の相互間にそれぞれ
エンハンスメント形の第１導電形MOS−FETと
エンハンスメント形の第２導電形MOS−FETを
設けているため、貫通電流が流れることなく、出
力端子に所要の論理演算出力信号を得ることがで
きる。しかも、論理設定回路の入力信号として論
理演算入力信号の反転信号を作る必要がなくなる
ので付属回路が不要になり、動作速度の向上、回
路パターン面積の縮少化および回路コストの低減
化が可能になる。
−FETにデプレツシヨン形の第２導電形MOS−
FETを組み合わせて使用した場合、第１、第２
の論理設定回路の相互間に貫通電が流れるが、こ
れら論理設定回路と出力端子の相互間にそれぞれ
エンハンスメント形の第１導電形MOS−FETと
エンハンスメント形の第２導電形MOS−FETを
設けているため、貫通電流が流れることなく、出
力端子に所要の論理演算出力信号を得ることがで
きる。しかも、論理設定回路の入力信号として論
理演算入力信号の反転信号を作る必要がなくなる
ので付属回路が不要になり、動作速度の向上、回
路パターン面積の縮少化および回路コストの低減
化が可能になる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図において、M1〜M3はエンハンスメント
形のＮチヤンネルMOS−FET、M4およびM5は
デプレツシヨン形のＰチヤンネルMOS−FET、
M5〜M8はエンハンスメント形のＰチヤンネル
MOS−FET、M9およびM10はデプレツシヨン形
のＮチヤンネルMOS−FETである。ここで、上
記トランジスタM2，M3，M4，M5は第１の論理
設定回路２１を構成しており、その一端は接地さ
れ、他端（節点X1）はトランジスタM1のソース
端子に接続されている。また、前記トランジスタ
M7，M8，M9，M10は第２の論理設定回路２２を
構成しており、その一端はVDD電圧の動作電源に
接続され、他端（節点X2）はトランジスタM6の
ソース端子に接続されている。これらの各論理設
定回路２１，２２は、それぞれ論理演算入力信号
Ａ，Ｂが所定の論理成立条件を満足するときに導
通するが、上記両回路２１，２２が同時に論理成
立条件を満足することがないように、つまり一方
が導通状態のときに他方が遮断状態となるように
構成されている。
形のＮチヤンネルMOS−FET、M4およびM5は
デプレツシヨン形のＰチヤンネルMOS−FET、
M5〜M8はエンハンスメント形のＰチヤンネル
MOS−FET、M9およびM10はデプレツシヨン形
のＮチヤンネルMOS−FETである。ここで、上
記トランジスタM2，M3，M4，M5は第１の論理
設定回路２１を構成しており、その一端は接地さ
れ、他端（節点X1）はトランジスタM1のソース
端子に接続されている。また、前記トランジスタ
M7，M8，M9，M10は第２の論理設定回路２２を
構成しており、その一端はVDD電圧の動作電源に
接続され、他端（節点X2）はトランジスタM6の
ソース端子に接続されている。これらの各論理設
定回路２１，２２は、それぞれ論理演算入力信号
Ａ，Ｂが所定の論理成立条件を満足するときに導
通するが、上記両回路２１，２２が同時に論理成
立条件を満足することがないように、つまり一方
が導通状態のときに他方が遮断状態となるように
構成されている。
即ち、たとえば図示の如く、第１の論理設定回
路２１においては、トランジスタM2およびM3が
直列接続され、トランジスタM4およびM5が直列
接続され、これらのトランジスタM2，M3とM4，
M5とが並列接続されており、トランジスタM2，
M3，M4，M5の各ゲートに対応して信号Ｂ，Ａ，
Ｂ，Ａが導かれている。また、第２の論理設定回
路２２においては、トランジスタM7およびM10
が直列接続され、トランジスタM8およびM9が直
列接続され、これらのトランジスタM7，M10と
M8，M9とが並列接続されており、トランジスタ
M7，M8，M9，M10の各ゲートに対応して信号
Ｂ，Ａ，Ｂ，Ａが導かれている。
路２１においては、トランジスタM2およびM3が
直列接続され、トランジスタM4およびM5が直列
接続され、これらのトランジスタM2，M3とM4，
M5とが並列接続されており、トランジスタM2，
M3，M4，M5の各ゲートに対応して信号Ｂ，Ａ，
Ｂ，Ａが導かれている。また、第２の論理設定回
路２２においては、トランジスタM7およびM10
が直列接続され、トランジスタM8およびM9が直
列接続され、これらのトランジスタM7，M10と
M8，M9とが並列接続されており、トランジスタ
M7，M8，M9，M10の各ゲートに対応して信号
Ｂ，Ａ，Ｂ，Ａが導かれている。
したがつて、入力信号Ａ，Ｂが共に“１”であ
るいは“０”レベルのときに第１の論理設定回路
２１の論理成立条件を満足し、入力信号Ａ，Ｂが
相異なる論理レベルのときに第２の論理設定回路
２２の論理成立条件を満足するように構成されて
いる。
るいは“０”レベルのときに第１の論理設定回路
２１の論理成立条件を満足し、入力信号Ａ，Ｂが
相異なる論理レベルのときに第２の論理設定回路
２２の論理成立条件を満足するように構成されて
いる。
一方、前記トランジスタM1のゲートには第１
の基準電圧VR1が印加され、前記トランジスタM6
のゲートには第２の基準電圧VR2が印加され、上
記両トランジスタM1，M6のドレイン端子相互が
接続され、この相互接続点（出力端）Ｗから出力
信号Ｆが取り出されるものである。
の基準電圧VR1が印加され、前記トランジスタM6
のゲートには第２の基準電圧VR2が印加され、上
記両トランジスタM1，M6のドレイン端子相互が
接続され、この相互接続点（出力端）Ｗから出力
信号Ｆが取り出されるものである。
上記論理回路において、トランジスタM1は節
点X1の電圧VX1をVR1−VTHM1（但しVTHM1はトラン
ジスタM1の閾値電圧）以下に制限するためのも
のであり、同様にトランジスタM6は節点X2の電
圧VX2をVR2＋｜VTHM6｜（但しVTHM6はトランジス
タM6の閾値電圧）以上に制限するためのもので
ある。
点X1の電圧VX1をVR1−VTHM1（但しVTHM1はトラン
ジスタM1の閾値電圧）以下に制限するためのも
のであり、同様にトランジスタM6は節点X2の電
圧VX2をVR2＋｜VTHM6｜（但しVTHM6はトランジス
タM6の閾値電圧）以上に制限するためのもので
ある。
次に、上記論理回路の動作について第３図を参
照して説明する。尚、入力信号Ａ，Ｂの“１”レ
ベルは電源電位VDDに相当し、入力Ａ，Ｂの
“０”レベルは接地電位に相当する。
照して説明する。尚、入力信号Ａ，Ｂの“１”レ
ベルは電源電位VDDに相当し、入力Ａ，Ｂの
“０”レベルは接地電位に相当する。
() 入力信号Ａ，Ｂが共に“１”レベルの場
合、トランジスタM2，M3が導通し、節点X1の
電圧VX1は接地電位となる。ここで、 VR1−VTHNE＞０ ……(1) （但し、VTHNEはエンハンスメント形のＮチヤ
ネルMOS−FETM1の閾値）としておけば、ト
ランジスタM1は導通し、出力端Ｗの電圧は接
地電位となる。このとき、トランジスタM7，
M8は非導通であり、貫通電流はない。
合、トランジスタM2，M3が導通し、節点X1の
電圧VX1は接地電位となる。ここで、 VR1−VTHNE＞０ ……(1) （但し、VTHNEはエンハンスメント形のＮチヤ
ネルMOS−FETM1の閾値）としておけば、ト
ランジスタM1は導通し、出力端Ｗの電圧は接
地電位となる。このとき、トランジスタM7，
M8は非導通であり、貫通電流はない。
() 入力信号Ａ，Ｂが共に“０”レベルの場
合、トランジスタM4，M5が導通し、節点X1の
電圧VX1は接地電位となる。また、上記(1)式の
条件によりトランジスタM1は導通し、出力端
Ｗの電圧は接地電位となる。このとき、トラン
ジスタM7，M8のゲート電圧は“０”レベル
（接地電圧）であるので、トランジスタM7，
M8は導通状態であり、トランジスタM7，M10
の相互接続点（節点）Y2の電圧は節点X2の電
圧VX2に、また、トランジスタM8，M9の相互
接続点（接点）Y3の電圧は電源電圧VDDにそれ
ぞれ等しくなる。即ち、VY2＝VX2、VY3＝VDD
となる。
合、トランジスタM4，M5が導通し、節点X1の
電圧VX1は接地電位となる。また、上記(1)式の
条件によりトランジスタM1は導通し、出力端
Ｗの電圧は接地電位となる。このとき、トラン
ジスタM7，M8のゲート電圧は“０”レベル
（接地電圧）であるので、トランジスタM7，
M8は導通状態であり、トランジスタM7，M10
の相互接続点（節点）Y2の電圧は節点X2の電
圧VX2に、また、トランジスタM8，M9の相互
接続点（接点）Y3の電圧は電源電圧VDDにそれ
ぞれ等しくなる。即ち、VY2＝VX2、VY3＝VDD
となる。
このとき、トランジスタM6（ゲート電圧が
VR2、ソース電圧がVX2）が導通するためには、 VR2＋｜VTHPE｜＜VX2 ……(2) （但し、VTHPEはエンハンスメント形のＰチヤ
ネルMOS−FETM6の閾値）が成立する必要が
ある。
VR2、ソース電圧がVX2）が導通するためには、 VR2＋｜VTHPE｜＜VX2 ……(2) （但し、VTHPEはエンハンスメント形のＰチヤ
ネルMOS−FETM6の閾値）が成立する必要が
ある。
一方、トランジスタM9（ゲート電圧は接地電
位、ソース電圧はVX2）、トランジスタM10（ゲ
ート電圧は接地電位、ソース電位はVY2）が導
通するためには、 VX2＜｜VTHND｜、VY2＜｜VTHND｜ …（２−１） （但し、VTHNDはデプレツシヨン形のＮチヤネ
ルMOS−FETM9、M10の閾値）が成立する必
要がある。
位、ソース電圧はVX2）、トランジスタM10（ゲ
ート電圧は接地電位、ソース電位はVY2）が導
通するためには、 VX2＜｜VTHND｜、VY2＜｜VTHND｜ …（２−１） （但し、VTHNDはデプレツシヨン形のＮチヤネ
ルMOS−FETM9、M10の閾値）が成立する必
要がある。
しかし、貫通電流が流れないためには、トラ
ンジスタM6，M9，M10が導通しなければよ
い。その条件は、(2)式および（２−１）式より
VX2＝VY2であることから、 VR2＋｜VTHPE｜＞｜VTHND｜ ……(3) である。(3)式のように設定することによつて貫
通電流を防止することができる。
ンジスタM6，M9，M10が導通しなければよ
い。その条件は、(2)式および（２−１）式より
VX2＝VY2であることから、 VR2＋｜VTHPE｜＞｜VTHND｜ ……(3) である。(3)式のように設定することによつて貫
通電流を防止することができる。
() 入力信号Ａが“０”レベル、Ｂが“１”レ
ベルの場合、トランジスタM8，M9が導通し、
節点X2の電圧VX2は電源電圧VDDとなる。ここ
で、 VR2＋｜VTHPE｜＜VDD ……(4) となるようにしておけば、トランジスタM6（ゲ
ート電圧VR2、ソース電圧VDD）は導通し、出
力端Ｗは電源電圧VDDに引き上げられる。この
とき、トランジスタM3は非導通であるからト
ランジスタM2，M3の直列経路は非導通であ
る。また、トランジスタM4，M5の直列経路に
ついてトランジスタM5は導通しているから、
トランジスタM4，M5の相互接続点（節点）Y1
の電圧VY1は節点X1の電圧VX1に等しくなる。
即ち、VX1＝VY1となる。
ベルの場合、トランジスタM8，M9が導通し、
節点X2の電圧VX2は電源電圧VDDとなる。ここ
で、 VR2＋｜VTHPE｜＜VDD ……(4) となるようにしておけば、トランジスタM6（ゲ
ート電圧VR2、ソース電圧VDD）は導通し、出
力端Ｗは電源電圧VDDに引き上げられる。この
とき、トランジスタM3は非導通であるからト
ランジスタM2，M3の直列経路は非導通であ
る。また、トランジスタM4，M5の直列経路に
ついてトランジスタM5は導通しているから、
トランジスタM4，M5の相互接続点（節点）Y1
の電圧VY1は節点X1の電圧VX1に等しくなる。
即ち、VX1＝VY1となる。
このとき、“１”レベル（電源電圧VDD）の
入力信号Ｂが印加されているトランジスタM4
（ゲート電圧はVDD、ソース電圧はVY1）が導通
するためには VDD−｜VTHPD｜＜VY1 ……(5) （但し、VTHPDはデプレツシヨン形のＰチヤネ
ルMOS−FETM4の閾値）が成立する必要があ
り、また、トランジスタM1（ゲート電圧VR1、
ソース電圧VX1）が導通するためには、 VR1−VTHNE＞VX1 ……(6) が成立する必要がある。
入力信号Ｂが印加されているトランジスタM4
（ゲート電圧はVDD、ソース電圧はVY1）が導通
するためには VDD−｜VTHPD｜＜VY1 ……(5) （但し、VTHPDはデプレツシヨン形のＰチヤネ
ルMOS−FETM4の閾値）が成立する必要があ
り、また、トランジスタM1（ゲート電圧VR1、
ソース電圧VX1）が導通するためには、 VR1−VTHNE＞VX1 ……(6) が成立する必要がある。
しかしながら、貫通電流が流れないためには
(5)式(6)式が同時に成立しない条件を求めればよ
い。すなわち、その条件はVX1＝VY1であるこ
とから、 VR1−VTHNE＜VDD−｜VTHPD｜ ……(7) であり、(7)式のように設定することによつて、
貫通電流を防止できる。
(5)式(6)式が同時に成立しない条件を求めればよ
い。すなわち、その条件はVX1＝VY1であるこ
とから、 VR1−VTHNE＜VDD−｜VTHPD｜ ……(7) であり、(7)式のように設定することによつて、
貫通電流を防止できる。
() 入力信号Ａが“１”レベル、Ｂが“０”レ
ベルの場合には、トランジスタM10，M7が導
通し、上記（）と同様に節点X2の電圧VX2は
VDDとなる。ここで、(4)式から VR2＋｜VTHPE｜＜VDD であれば、トランジスタM6は導通し、出力端
Ｗは電源電圧VDDに引き上げられる。このと
き、トランジスタM2は非導通であるからトラ
ンジスタM2，M3の直列経路は非導通である。
トランジスタM4，M5の直列経路において、ト
ランジスタM4は導通しており接点Y1の電圧
VY1は接地電位となる。
ベルの場合には、トランジスタM10，M7が導
通し、上記（）と同様に節点X2の電圧VX2は
VDDとなる。ここで、(4)式から VR2＋｜VTHPE｜＜VDD であれば、トランジスタM6は導通し、出力端
Ｗは電源電圧VDDに引き上げられる。このと
き、トランジスタM2は非導通であるからトラ
ンジスタM2，M3の直列経路は非導通である。
トランジスタM4，M5の直列経路において、ト
ランジスタM4は導通しており接点Y1の電圧
VY1は接地電位となる。
このとき、トランジスタM5のゲートには入
力信号Ａ、つまり“１”レベル（VDD電圧）が
印加されており、また、ソース電圧はVX1であ
るから、トランジスタM5が導通するためには、 VDD−｜VTHPD｜＜VX1 であり、トランジスタM1が導通するためには、 VR1−VTHNE＞VX1 である。
力信号Ａ、つまり“１”レベル（VDD電圧）が
印加されており、また、ソース電圧はVX1であ
るから、トランジスタM5が導通するためには、 VDD−｜VTHPD｜＜VX1 であり、トランジスタM1が導通するためには、 VR1−VTHNE＞VX1 である。
貫通電流が流れないためには、両式が同時に
成立しない条件を求めればよい。その条件は(7)
式と同様に VR1−VTHNE＜VDD−｜VTHPD｜ である。
成立しない条件を求めればよい。その条件は(7)
式と同様に VR1−VTHNE＜VDD−｜VTHPD｜ である。
以上より、(3)式(4)式から
｜VTHND｜＜VR2＋｜VTHPE｜＜VDD ……(8)
とし、且つ(1)式および(7)式から
０＜VR1−VTHNE＜VDD−｜VTHPD｜ ……(9)
としておくとによつて上記CMOS論理回路は入
力信号Ａ，Ｂの論理値にかかわりなく貫通電流は
なく、出力端ＷにはＦ＝Ｂ＋Ａなる論理式で
表わされる接地電位または電源電圧VDDとなる出
力信号Ｆが得られる。
力信号Ａ，Ｂの論理値にかかわりなく貫通電流は
なく、出力端ＷにはＦ＝Ｂ＋Ａなる論理式で
表わされる接地電位または電源電圧VDDとなる出
力信号Ｆが得られる。
したがつて、第２図の回路は第１図の回路と同
じ論理結果が得られるが、第１図の回路に比べて
論理設定回路２１，２２の入力信号数が２種類に
減少している。これに伴つて付属回路（第１図に
おける２個のインバータ回路１３，１４が不要に
なるので、回路パターン面積が小さくて済み、集
積回路化に際してそのコストダウンを図ることが
可能である。また、付属回路による信号遅れがな
くなるので、論理回路の動作速度が向上する。
じ論理結果が得られるが、第１図の回路に比べて
論理設定回路２１，２２の入力信号数が２種類に
減少している。これに伴つて付属回路（第１図に
おける２個のインバータ回路１３，１４が不要に
なるので、回路パターン面積が小さくて済み、集
積回路化に際してそのコストダウンを図ることが
可能である。また、付属回路による信号遅れがな
くなるので、論理回路の動作速度が向上する。
なお、前記各論理設定回路２１，２２はその入
力信号数が限定されるものではなく、要は入力信
号が所要の論理成立条件を満足したときに導通
し、そうでないときには遮断されるように、エン
ハンスメント形の第１導電形（本例ではＮチヤン
ネル）MOS−FETとデプレツシヨン形の第２導
電形（上記第１導電形とは逆、本例ではＰチヤン
ネル）MOS−FETとの組み合わせあるいはエン
ハンスメント形の第２導電形、MOS−FETとデ
プレツシヨン形の第１導電形MOS−FETとの組
み合わせにより構成すればよい。
力信号数が限定されるものではなく、要は入力信
号が所要の論理成立条件を満足したときに導通
し、そうでないときには遮断されるように、エン
ハンスメント形の第１導電形（本例ではＮチヤン
ネル）MOS−FETとデプレツシヨン形の第２導
電形（上記第１導電形とは逆、本例ではＰチヤン
ネル）MOS−FETとの組み合わせあるいはエン
ハンスメント形の第２導電形、MOS−FETとデ
プレツシヨン形の第１導電形MOS−FETとの組
み合わせにより構成すればよい。
上述したように本発明のCMOS論理回路によ
れば、閾値落ちを防止して、電源電圧をフルスウ
イングすることができるとともに、貫通電流を防
止して、出力端子に所要の論理演算出力信号を得
ることができ、しかも、論理設定回路への入力信
号の種類を減少でき、それに伴つて付属回路を省
略でき、動作速度の向上、回路パターン面積の縮
少化およびコストダウンを図ることができ、低価
格化が要請されている時計用、電卓用、マイクロ
コンピユータ用などのCMOS集積回路を実現す
ることができる。
れば、閾値落ちを防止して、電源電圧をフルスウ
イングすることができるとともに、貫通電流を防
止して、出力端子に所要の論理演算出力信号を得
ることができ、しかも、論理設定回路への入力信
号の種類を減少でき、それに伴つて付属回路を省
略でき、動作速度の向上、回路パターン面積の縮
少化およびコストダウンを図ることができ、低価
格化が要請されている時計用、電卓用、マイクロ
コンピユータ用などのCMOS集積回路を実現す
ることができる。
第１図は従来のCMOS論理回路を示す回路図、
第２図は本発明に係るCMOS論理回路の一実施
例を示す回路図、第３図は第２図の動作を説明す
るためのタイミングチヤートである。 ２１，２２……論理設定回路、M1〜M3……エ
ンハンスメント形ＮチヤンネルMOS−FET、
M4，M5……デプレツシヨン形Ｐチヤンネル
MOS−FET、M6〜M8……エンハンスメント形
ＰチヤンネルMOS−FET、M9，M10……デプレ
ツシヨン形ＮチヤンネルMOS−FET、VR1，VR2
……基準電圧。
第２図は本発明に係るCMOS論理回路の一実施
例を示す回路図、第３図は第２図の動作を説明す
るためのタイミングチヤートである。 ２１，２２……論理設定回路、M1〜M3……エ
ンハンスメント形ＮチヤンネルMOS−FET、
M4，M5……デプレツシヨン形Ｐチヤンネル
MOS−FET、M6〜M8……エンハンスメント形
ＰチヤンネルMOS−FET、M9，M10……デプレ
ツシヨン形ＮチヤンネルMOS−FET、VR1，VR2
……基準電圧。
Claims (1)
- 【特許請求の範囲】 １ 複数のエンハンスメント形の第１導電形
MOS−FETと複数のデプレツシヨン形の第２導
電形MOS−FETとが直並列に組み合わされて接
続されてなり、複数の論理演算入力信号が反転さ
れずに導かれ、一端が接地された第１の論理設定
回路と、 この第１の論理設定回路の他端に一端が接続さ
れゲートに第１の基準電位VR1が印加され、第１
の論理設定回路の他端の電圧をVR1−VTHNE以下
（VTHNEは後記エンハンスメント形の第１導電形の
第１のMOS−FETの閾値）に制限するエンハン
スメント形の第１導電形の第１のMOS−FET
と、 複数のエンハンスメント形の第２導電形MOS
−FETと複数のデプレツシヨン形の第１導電形
MOS−FETとが直並列に組み合わされて接続さ
れてなり、前記複数の論理演算入力信号が反転さ
れずに導かれ、第１の論理設定回路とは論理成立
条件が異なり、一端が動作電源に接続された第２
の論理設定回路と、 この第２の論理設定回路の他端と前記第１の
MOS−FETの他端との間に接続され、ゲートに
第２の基準電位VR2が印加され、第２の論理設定
回路の他端の電圧をVR2＋｜VTHPE｜以上（VTHPE
は後記エンハンスメント形の第２導電形の第２の
MOS−FETの閾値）に制限するエンハンスメン
ト形の第２導電形の第２のMOS−FETとを設
け、前記第１、第２のMOS−FETの相互接続点
から論理演算出力信号を得るようにし、 前記第１、第２の基準電位VR1、VR2、電源電
位VDD、前記第１、第２のMOS−FETの閾値
VTHNE、VTHPE、前記第２の論理設定回路のデプレ
ツシヨン形の第１導電形MOS−FETの閾値
VTHND、および第１の論理設定回路のデプレツシ
ヨン形の第２導電形MOS−FETの閾値VTHPDは、 ｜VTHND｜＜VR2＋｜VTHPE｜＜VDD ０＜VR1−VTHNE＜VDD−｜VTHPD｜ に設定されていることを特徴とするCMOS論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157007A JPS5945720A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157007A JPS5945720A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945720A JPS5945720A (ja) | 1984-03-14 |
| JPH0446014B2 true JPH0446014B2 (ja) | 1992-07-28 |
Family
ID=15640136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157007A Granted JPS5945720A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945720A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
| JPS62293426A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 一致検出回路 |
| US4885544A (en) * | 1987-12-28 | 1989-12-05 | Kabushiki Kaisha Toshiba | Determination circuit for data coincidence |
| KR100919567B1 (ko) * | 2002-12-27 | 2009-10-01 | 주식회사 하이닉스반도체 | 배타적 오아게이트 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
-
1982
- 1982-09-09 JP JP57157007A patent/JPS5945720A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5945720A (ja) | 1984-03-14 |
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