JP2680815B2 - 論理ゲート回路 - Google Patents
論理ゲート回路Info
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- JP2680815B2 JP2680815B2 JP62139149A JP13914987A JP2680815B2 JP 2680815 B2 JP2680815 B2 JP 2680815B2 JP 62139149 A JP62139149 A JP 62139149A JP 13914987 A JP13914987 A JP 13914987A JP 2680815 B2 JP2680815 B2 JP 2680815B2
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- circuit
- current
- gate
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- mos transistor
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOSFETを基本素子として構成される論理ゲー
ト回路に関する。 〔従来の技術〕 MOSFETからなる論理ゲート回路は、集積回路上に高密
度な論理回路が実現できるので、広く用いられている。 従来用いられている相補型MOSFETによるゲート回路の
例を第３図に示す。本例は例えば電子通信学会編LSIハ
ンドブック,1984年，オーム社発行の第141頁で述べられ
ている。 第３図に於て、MOSFET21と22は互に反対導電形のMOSF
ETであり、ゲート電極は共に入力端子７に、ドレイン電
極は共に出力端子８に接続されている。MOSFET21のソー
ス電極は第１の電源４に接続され、MOSFET22のソース電
極は第２の電源６に接続されている。一例として、MOSF
ET21がＰチャネル形素子、MOSFET22がＮチャネル形素子
の場合について説明する。この場合、電源４の電位には
電源６の電位より高い電位が用いられ、ゲート電極に印
加された時、Ｐチャネル素子を遮断しＮチャネル素子を
導通させる電位より高い電位と、Ｐチャネル素子を導通
させＮチャネル素子を遮断させる電位より低い電位を、
２つの論理状態に対応させる。このようにすると出力端
子に現われる論理状態は、常に、入力端子に加えられる
論理状態の反対になるので、第３図の回路はインバータ
回路となる。 〔発明が解決しようとする問題点〕 従来のインバータ回路では、出力端子８の電位は、論
理状態の一方に於ては電源４の電位になり、他方に於て
は電源６の電位になる。出力端子８の電位は次段の入力
端子の電位となるから、次段では入力端子の電位も電源
４及び電源６の電位となる。すなわち、従来の相補形MO
SFETによる論理ゲート回路に於てはそれを構成するMOSF
ETのゲート電極及びドレイン電極の電位は電源の電圧全
範囲に渡り変化する。 集積回路を設計する手段としては計算機によるシミュ
レーションは必須である。これは計算機のプログラム上
に実際の素子の特性をモデル化して実装しそれらの素子
を組み合わせてできる回路の動作を計算機上で模擬して
調べるものである。 シミュレーションを用いた設計に於ては、計算機上で
模擬された回路の動作が実際の回路の動作を正しく表わ
していることが必要であり、その為にはプログラムに組
込まれる素子の特性のモデルが良い精度で実際の素子の
特性を表現していなければならない。 しかるに、論理回路の高密度化が進むにつれ、それを
構成するMOSFETも微細化され、それと共に素子の特性は
複雑化し、広い動作範囲に渡り素子の特性を良い精度で
表現できるモデルをプログラムに組込むのが困難になり
つつある。 従って、各電極の電位が電源電圧の全範囲に渡って変
化する従来の相補形MOSFETによる論理ゲート回路では、
精度の良い計算機シミュレーションを行なうのが次第に
困難になりつつあり、この傾向は今後ますます進むもの
と思われる。 本発明はこの点に鑑み、微細化された素子に対しも、
精度の良い計算機シミュレーションを容易に行なえる、
相補形MOSFETによる論理ゲート回路を提供することを目
的とする。 〔問題点を解決するための手段〕 本発明の論理ゲート回路は、MOSトランジスタで構成
され、第１及び第２の入力端子に供給される第１及び第
２の入力信号に対し論理演算を施した出力信号を出力端
子に発生する論理ゲート回路において、各々が、電流入
力端にゲート及びドレインが接続されると共に第１の電
源ラインにソースが接続された第１のMOSトランジスタ
ならびに電流出力端、前記第１のMOSトランジスタのゲ
ート及び前記第１の電源ラインにそれぞれドレイン、ゲ
ート及びソースが接続された第２のMOSトランジスタで
なるカレントミラー回路と第２の電源ライン及び前記電
流入力端にソース−ドレイン路が接続されゲートにバイ
アス電圧を受ける第３のMOSトランジスタを有る第１及
び第２の回路を備え、前記第１及び第２の入力端子なら
びに前記出力端子は前記第１及び第２の回路の電流入力
端ならびに前記第２の回路の電流出力端にそれぞれ接続
されると共に、前記第１の回路の電流出力端は前記第２
の回路の電流入力端に接続され、前記第１及び第２の入
力信号の各々は前記第３のMOSトランジスタを流れる電
流が前記第１のMOSトランジスタに流れることを第１の
論理状態のときは許可する一方第２の論理状態のときは
阻止し、前記出力信号の論理状態は前記第２の回路の前
記第２のMOSトランジスタに電流が流れるか否かで決定
されることを特徴とする。すなわち、本発明では、２つ
の論理状態を電位の高低ではなく電流の有無に対応させ
ることにより素子の各電極の電域の変化を狭い範囲に限
ることができる。 〔実施例〕 以下、本発明を図面を参照して、より詳細に説明す
る。 第１図は本発明の基本回路のを表わす回路図である。
MOSFET1のソース電極は電源４に接続され、ゲート電極
はMOSFET9とMOSFET10からなるバイアス電位発生回路に
よって作られる一定電位の点５に接続されている。MOSF
ET2と３はMOSFET1と反対導電形素子であり、ソース電極
は共に電源６に接続されまたゲート電極は共に入力端子
７に接続されていて常にMOSFET2のドレイン電流の定数
倍の電流がMOSFET3のドレイン電極に流れるいわゆるカ
レントミラー回路を構成している。MOSFET1及びMOSFET2
のドレイン電極は共に入力端子７に接続され、またMOSF
ET3のドレイン電極は出力端子８に接続されている。 次に、第１図の回路の動作を説明する。本発明では入
力端子７や出力端子８に電流の流れる状態と流れない状
態を２つの論理状態に対応させる。説明の都合上、仮に
流れる状態を論理“1"、流れない状態を論理“0"とす
る。MOSFET1のゲート電極は一定電位が印加されている
から、MOSFET1のドレイン電流は常にほぼ一定である。
入力端子が論理“1"の時MOSFET1を流れる電流は入力端
子７の方に流れるからMOSFET2には電流がが流れず従っ
て出力端子８にも電流が流れず、出力端子８は論理“0"
になる。また、入力端子７が論理“0"の時、MOSFET1を
流れる電流はMOSFET2を流れ従ってカレントミラー回路
の働きにより出力端子８は電流が流れ論理“1"となる。
すなわち第１図の回路はインバータ回路となる。 次に入力端子７及び出力端子８の電位について説明す
る。入力端子７が論理“1"の時、MOSFET2に電流を流さ
ないように入力端子７の電位が電源６の電位に向って変
化する。電源６の電位からMOSFET2の閾値電位だけ離れ
た電位まで変化するとMOSFET2は遮断するので入力端子
７の電位は電源６の電位まで変化せずある値V1に留ま
る。また入力端子７が論理“0"の時は、MOSFET1を流れ
る電流と同じ電流がMOSFET2を流れるようになる電位V2
まで入力端子７の電位は電源４の電位に向って変化する
が、接続点５の電位を調整し、MOSFET1を流れる電流を
少くすることで電位V2をいくらでも電位V1に近く設定す
ることが可能である。このように入力端子７および出力
端子８の電位変化は非常に小さくできる。 次に、基本回路を組み合わせて構成した論理ゲート回
路を本発明の一実施例として第２図に示す。MOSFET31と
32と33、MOSFET34と35と36、及びMOSFET37と38と39は各
々１つの第１図の実施例と同様の基本回路を構成する。
従って、第２図では３つの基本回路の組合せを有してい
る。MOSFET9と10からなるバイアス電位発生回路は全て
の基本回路に共通に用いられている。MOSFET31,32,33か
らなる基本回路の出力端子43、及びMOSFET34,35,36から
なる基本回路の出力端子44は共にMOSFET37,38,39からな
る基本回路の入力端子45に接続されている。 第１図の実施例の説明と同様に、端子に電流が流れる
状態を論理“1"、流れない状態を論理“0"と仮に定め
る。端子43、端子44の少くとも一方が論理“1"の時、端
子45は論理“1"となり従って出力端子42は論理“0"とな
る。従ってMOSFET37,38,39からなる回路はNOR回路の動
作をする。入力端子40,41が共に論理“1"の時のみ端子4
3と44が共に論理“0"となるから第３図の回路は入力端
子40,41出力端子42に対し全体としてAND回路として動作
する。 このように基本回路を組み合わせることで任意の論理
ゲート回路が実現できる。 〔発明の効果〕 以上説明したように、本発明によれば、構成する素子
の電極の電位変化が小さい論理ゲート回路を実現するこ
とができ、電位が変化する範囲でのみ精度良く実際の素
子を表現するモデルをプログラム中に実装するだけで回
路を精度良く計算機シミュレーションすることができる
ので、微細化された素子を用いた高密度の論理回路の設
計を計算機シミュレーションにより誤り無く行なえるよ
うにする効果がある。また、電位の変化が小さいため、
回路の論理状態の切り換えが高速に行なえるので、高速
な論理回路が実現できる効果がある。
ト回路に関する。 〔従来の技術〕 MOSFETからなる論理ゲート回路は、集積回路上に高密
度な論理回路が実現できるので、広く用いられている。 従来用いられている相補型MOSFETによるゲート回路の
例を第３図に示す。本例は例えば電子通信学会編LSIハ
ンドブック,1984年，オーム社発行の第141頁で述べられ
ている。 第３図に於て、MOSFET21と22は互に反対導電形のMOSF
ETであり、ゲート電極は共に入力端子７に、ドレイン電
極は共に出力端子８に接続されている。MOSFET21のソー
ス電極は第１の電源４に接続され、MOSFET22のソース電
極は第２の電源６に接続されている。一例として、MOSF
ET21がＰチャネル形素子、MOSFET22がＮチャネル形素子
の場合について説明する。この場合、電源４の電位には
電源６の電位より高い電位が用いられ、ゲート電極に印
加された時、Ｐチャネル素子を遮断しＮチャネル素子を
導通させる電位より高い電位と、Ｐチャネル素子を導通
させＮチャネル素子を遮断させる電位より低い電位を、
２つの論理状態に対応させる。このようにすると出力端
子に現われる論理状態は、常に、入力端子に加えられる
論理状態の反対になるので、第３図の回路はインバータ
回路となる。 〔発明が解決しようとする問題点〕 従来のインバータ回路では、出力端子８の電位は、論
理状態の一方に於ては電源４の電位になり、他方に於て
は電源６の電位になる。出力端子８の電位は次段の入力
端子の電位となるから、次段では入力端子の電位も電源
４及び電源６の電位となる。すなわち、従来の相補形MO
SFETによる論理ゲート回路に於てはそれを構成するMOSF
ETのゲート電極及びドレイン電極の電位は電源の電圧全
範囲に渡り変化する。 集積回路を設計する手段としては計算機によるシミュ
レーションは必須である。これは計算機のプログラム上
に実際の素子の特性をモデル化して実装しそれらの素子
を組み合わせてできる回路の動作を計算機上で模擬して
調べるものである。 シミュレーションを用いた設計に於ては、計算機上で
模擬された回路の動作が実際の回路の動作を正しく表わ
していることが必要であり、その為にはプログラムに組
込まれる素子の特性のモデルが良い精度で実際の素子の
特性を表現していなければならない。 しかるに、論理回路の高密度化が進むにつれ、それを
構成するMOSFETも微細化され、それと共に素子の特性は
複雑化し、広い動作範囲に渡り素子の特性を良い精度で
表現できるモデルをプログラムに組込むのが困難になり
つつある。 従って、各電極の電位が電源電圧の全範囲に渡って変
化する従来の相補形MOSFETによる論理ゲート回路では、
精度の良い計算機シミュレーションを行なうのが次第に
困難になりつつあり、この傾向は今後ますます進むもの
と思われる。 本発明はこの点に鑑み、微細化された素子に対しも、
精度の良い計算機シミュレーションを容易に行なえる、
相補形MOSFETによる論理ゲート回路を提供することを目
的とする。 〔問題点を解決するための手段〕 本発明の論理ゲート回路は、MOSトランジスタで構成
され、第１及び第２の入力端子に供給される第１及び第
２の入力信号に対し論理演算を施した出力信号を出力端
子に発生する論理ゲート回路において、各々が、電流入
力端にゲート及びドレインが接続されると共に第１の電
源ラインにソースが接続された第１のMOSトランジスタ
ならびに電流出力端、前記第１のMOSトランジスタのゲ
ート及び前記第１の電源ラインにそれぞれドレイン、ゲ
ート及びソースが接続された第２のMOSトランジスタで
なるカレントミラー回路と第２の電源ライン及び前記電
流入力端にソース−ドレイン路が接続されゲートにバイ
アス電圧を受ける第３のMOSトランジスタを有る第１及
び第２の回路を備え、前記第１及び第２の入力端子なら
びに前記出力端子は前記第１及び第２の回路の電流入力
端ならびに前記第２の回路の電流出力端にそれぞれ接続
されると共に、前記第１の回路の電流出力端は前記第２
の回路の電流入力端に接続され、前記第１及び第２の入
力信号の各々は前記第３のMOSトランジスタを流れる電
流が前記第１のMOSトランジスタに流れることを第１の
論理状態のときは許可する一方第２の論理状態のときは
阻止し、前記出力信号の論理状態は前記第２の回路の前
記第２のMOSトランジスタに電流が流れるか否かで決定
されることを特徴とする。すなわち、本発明では、２つ
の論理状態を電位の高低ではなく電流の有無に対応させ
ることにより素子の各電極の電域の変化を狭い範囲に限
ることができる。 〔実施例〕 以下、本発明を図面を参照して、より詳細に説明す
る。 第１図は本発明の基本回路のを表わす回路図である。
MOSFET1のソース電極は電源４に接続され、ゲート電極
はMOSFET9とMOSFET10からなるバイアス電位発生回路に
よって作られる一定電位の点５に接続されている。MOSF
ET2と３はMOSFET1と反対導電形素子であり、ソース電極
は共に電源６に接続されまたゲート電極は共に入力端子
７に接続されていて常にMOSFET2のドレイン電流の定数
倍の電流がMOSFET3のドレイン電極に流れるいわゆるカ
レントミラー回路を構成している。MOSFET1及びMOSFET2
のドレイン電極は共に入力端子７に接続され、またMOSF
ET3のドレイン電極は出力端子８に接続されている。 次に、第１図の回路の動作を説明する。本発明では入
力端子７や出力端子８に電流の流れる状態と流れない状
態を２つの論理状態に対応させる。説明の都合上、仮に
流れる状態を論理“1"、流れない状態を論理“0"とす
る。MOSFET1のゲート電極は一定電位が印加されている
から、MOSFET1のドレイン電流は常にほぼ一定である。
入力端子が論理“1"の時MOSFET1を流れる電流は入力端
子７の方に流れるからMOSFET2には電流がが流れず従っ
て出力端子８にも電流が流れず、出力端子８は論理“0"
になる。また、入力端子７が論理“0"の時、MOSFET1を
流れる電流はMOSFET2を流れ従ってカレントミラー回路
の働きにより出力端子８は電流が流れ論理“1"となる。
すなわち第１図の回路はインバータ回路となる。 次に入力端子７及び出力端子８の電位について説明す
る。入力端子７が論理“1"の時、MOSFET2に電流を流さ
ないように入力端子７の電位が電源６の電位に向って変
化する。電源６の電位からMOSFET2の閾値電位だけ離れ
た電位まで変化するとMOSFET2は遮断するので入力端子
７の電位は電源６の電位まで変化せずある値V1に留ま
る。また入力端子７が論理“0"の時は、MOSFET1を流れ
る電流と同じ電流がMOSFET2を流れるようになる電位V2
まで入力端子７の電位は電源４の電位に向って変化する
が、接続点５の電位を調整し、MOSFET1を流れる電流を
少くすることで電位V2をいくらでも電位V1に近く設定す
ることが可能である。このように入力端子７および出力
端子８の電位変化は非常に小さくできる。 次に、基本回路を組み合わせて構成した論理ゲート回
路を本発明の一実施例として第２図に示す。MOSFET31と
32と33、MOSFET34と35と36、及びMOSFET37と38と39は各
々１つの第１図の実施例と同様の基本回路を構成する。
従って、第２図では３つの基本回路の組合せを有してい
る。MOSFET9と10からなるバイアス電位発生回路は全て
の基本回路に共通に用いられている。MOSFET31,32,33か
らなる基本回路の出力端子43、及びMOSFET34,35,36から
なる基本回路の出力端子44は共にMOSFET37,38,39からな
る基本回路の入力端子45に接続されている。 第１図の実施例の説明と同様に、端子に電流が流れる
状態を論理“1"、流れない状態を論理“0"と仮に定め
る。端子43、端子44の少くとも一方が論理“1"の時、端
子45は論理“1"となり従って出力端子42は論理“0"とな
る。従ってMOSFET37,38,39からなる回路はNOR回路の動
作をする。入力端子40,41が共に論理“1"の時のみ端子4
3と44が共に論理“0"となるから第３図の回路は入力端
子40,41出力端子42に対し全体としてAND回路として動作
する。 このように基本回路を組み合わせることで任意の論理
ゲート回路が実現できる。 〔発明の効果〕 以上説明したように、本発明によれば、構成する素子
の電極の電位変化が小さい論理ゲート回路を実現するこ
とができ、電位が変化する範囲でのみ精度良く実際の素
子を表現するモデルをプログラム中に実装するだけで回
路を精度良く計算機シミュレーションすることができる
ので、微細化された素子を用いた高密度の論理回路の設
計を計算機シミュレーションにより誤り無く行なえるよ
うにする効果がある。また、電位の変化が小さいため、
回路の論理状態の切り換えが高速に行なえるので、高速
な論理回路が実現できる効果がある。
【図面の簡単な説明】
第１図は本発明の基本回路を示す回路図である。第２図
は本発明の一実施例を示す回路図である。第３図は従来
例を示す回路図である。 1,9,21,31,34,37……第一の導電形のMOSFET、2,3,10,2
2,32,33,35,36,38,39……第一の導電形と反対の導電形
のMOSFET、4,6……電源、7,40,41……入力端子、8,42…
…出力端子。
は本発明の一実施例を示す回路図である。第３図は従来
例を示す回路図である。 1,9,21,31,34,37……第一の導電形のMOSFET、2,3,10,2
2,32,33,35,36,38,39……第一の導電形と反対の導電形
のMOSFET、4,6……電源、7,40,41……入力端子、8,42…
…出力端子。
Claims (1)
- (57)【特許請求の範囲】 １．MOSトランジスタで構成され、第１及び第２の入力
端子に供給される第１及び第２の入力信号に対し論理演
算を施した出力信号を出力端子に発生する論理ゲート回
路において、各々が、電流入力端にゲート及びドレイン
が接続されると共に第１の電源ラインにソースが接続さ
れた第１のMOSトランジスタならびに電流出力端、前記
第１のMOSトランジスタのゲート及び前記第１の電源ラ
インにそれぞれドレイン、ゲート及びソースが接続され
た第２のMOSトランジスタでなるカレントミラー回路と
第２の電源ライン及び前記電流入力端にソース−ドレイ
ン路が接続されゲートにいバイアス電圧を受ける第３の
MOSトランジスタを有する第１及び第２の回路を備え、
前記第１及び第２の入力端子ならびに前記出力端子は前
記第１及び第２の回路の電流入力端ならびに前記第２の
回路の電流出力端にそれぞれ接続されると共に、前記第
１の回路の電流出力端は前記第２の回路の電流入力端に
接続され、前記第１及び第２の入力信号の各々は前記第
３のMOSトランジスタを流れる電流が前記第１のMOSトラ
ンジスタに流れることを第１の論理状態ときは許可する
一方第２の論理状態のときは阻止し、前記出力信号の論
理状態は前記第２の回路の前記第２のMOSトランジスタ
に電流が流れるか否かで決定されることを特徴とする論
理ゲート回路。 ２．前記第２の入力端子は前記第２の回路の前記電流入
力端に第３の回路を介して接続され、前記第３の回路
は、電流入力端にゲート及びドレインが接続されると共
に前記第１の電源ラインにソースが接続された第４のMO
Sトランジスタならびに電流出力端、前記第４のMOSトラ
ンジスタのゲート及び前記第１の電源ラインにそれぞれ
ドレイン、ゲート及びソースが接続された第５のMOSト
ランジスタでなるカレントミラー回路と前記第２の電源
ライン及び前記電流入力端にソース−ドレイン路が接続
されゲートにバイアス電圧を受ける第６のMOSトランジ
スタを有し、前記第３の回路の前記電流入力端及び前記
電流出力端はそれぞれ前記第２の入力端子及び前記第２
の回路の前記電流入力端に接続されていることをを特徴
とする特許請求の範囲第（１）項記載の論理ゲート回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139149A JP2680815B2 (ja) | 1987-06-02 | 1987-06-02 | 論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139149A JP2680815B2 (ja) | 1987-06-02 | 1987-06-02 | 論理ゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63302623A JPS63302623A (ja) | 1988-12-09 |
| JP2680815B2 true JP2680815B2 (ja) | 1997-11-19 |
Family
ID=15238707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139149A Expired - Lifetime JP2680815B2 (ja) | 1987-06-02 | 1987-06-02 | 論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680815B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786849A (ja) * | 1993-06-25 | 1995-03-31 | Toko Inc | 入力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61212907A (ja) * | 1985-03-18 | 1986-09-20 | Fujitsu Ltd | 半導体集積回路 |
| JPS61260707A (ja) * | 1985-05-13 | 1986-11-18 | Mitsubishi Electric Corp | 電流制限回路 |
-
1987
- 1987-06-02 JP JP62139149A patent/JP2680815B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63302623A (ja) | 1988-12-09 |
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