JP2754673B2 - Ｅｃｌ―ｔｔｌレベル変換回路 - Google Patents
Ｅｃｌ―ｔｔｌレベル変換回路Info
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- JP2754673B2 JP2754673B2 JP1051580A JP5158089A JP2754673B2 JP 2754673 B2 JP2754673 B2 JP 2754673B2 JP 1051580 A JP1051580 A JP 1051580A JP 5158089 A JP5158089 A JP 5158089A JP 2754673 B2 JP2754673 B2 JP 2754673B2
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- Japan
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- drain
- conversion circuit
- transistor
- gate
- level conversion
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ECLレベルをTTL（あるいはCMOS、以下同
じ）レベルへ変換するレベル変換回路に関し、特に、コ
ンプリメンタリな出力を得ることのできる変換回路に関
する。
じ）レベルへ変換するレベル変換回路に関し、特に、コ
ンプリメンタリな出力を得ることのできる変換回路に関
する。
［従来の技術］ 同種類の論理レベルの回路のみを用いてシステムを構
成する場合には問題はないが、高速性を要する部分にEC
L回路を用い他の部分をCMOS回路によって論理を構成す
る場合には、その間のインターフェイスをとるためにレ
ベル変換回路が必要となる。従来のこの種レベル変換回
路を第３図に示す。同図に示すように、レベル変換回路
10bは、ＰチャネルMOSトランジスタT31、T32とそれぞれ
のトランジスタに負荷素子として接続されたＮチャネル
MOSトランジスタT33、T34とによって構成されている。
そして、レベル変換回路10bの２つの入力端子であるト
ランジスタT31、T32のゲートには、バイポーラトランジ
スタQ1、Q2と負荷抵抗R1、R2とにより構成される差動増
幅器の２つの相補出力Ｑ、が入力され、また、レベル
変換回路10bの出力端子であるトランジスタT32のドレイ
ンは、ＰチャネルMOSトランジスタT6、ＮチャネルMOSト
ランジスタT7、T8、バイポーラトランジスタQ3、Q4およ
び抵抗R3から構成されるドライバー回路20の入力端子に
接続されている。
成する場合には問題はないが、高速性を要する部分にEC
L回路を用い他の部分をCMOS回路によって論理を構成す
る場合には、その間のインターフェイスをとるためにレ
ベル変換回路が必要となる。従来のこの種レベル変換回
路を第３図に示す。同図に示すように、レベル変換回路
10bは、ＰチャネルMOSトランジスタT31、T32とそれぞれ
のトランジスタに負荷素子として接続されたＮチャネル
MOSトランジスタT33、T34とによって構成されている。
そして、レベル変換回路10bの２つの入力端子であるト
ランジスタT31、T32のゲートには、バイポーラトランジ
スタQ1、Q2と負荷抵抗R1、R2とにより構成される差動増
幅器の２つの相補出力Ｑ、が入力され、また、レベル
変換回路10bの出力端子であるトランジスタT32のドレイ
ンは、ＰチャネルMOSトランジスタT6、ＮチャネルMOSト
ランジスタT7、T8、バイポーラトランジスタQ3、Q4およ
び抵抗R3から構成されるドライバー回路20の入力端子に
接続されている。
［発明が解決しようとする問題点］ 上述した従来例のレベル変換回路では、差動増幅器か
ら出力される２つの出力Ｑ、に対して、出力できるの
はＱまたはのいずれか一方のみであるので、次段のド
ライバー回路で両方の出力を必要とする場合には、第３
図に示すようにもう１つのレベル変換回路を用意しなけ
ればならない。そのため、従来例のレベル変換回路では
部品数が多くなり、また消費電力が大きいという欠点が
あった。
ら出力される２つの出力Ｑ、に対して、出力できるの
はＱまたはのいずれか一方のみであるので、次段のド
ライバー回路で両方の出力を必要とする場合には、第３
図に示すようにもう１つのレベル変換回路を用意しなけ
ればならない。そのため、従来例のレベル変換回路では
部品数が多くなり、また消費電力が大きいという欠点が
あった。
［問題点を解決するための手段］ 本発明によるECL−TTLレベル変換回路は、ソースが共
通に第１の電源に接続された第１の導電型チャネルを有
する第１、第２の電界効果トランジスタと、ゲートとド
レインがそれぞれ前記第１の電界効果トランジスタのゲ
ートとドレインに接続された第２の導電型チャネルを有
する第３の電界トランジスタと、ゲートとドレインがそ
れぞれ前記第２の電界効果トランジスタのゲートとドレ
インに接続された第２の導電型チャネルを有する第４の
電界効果トランジスタと、一端が前記第３および第４の
電界効果トランジスタのソースに接続された他端が第２
の電源に接続されたインピーダンス素子とを具備し、共
通に接続されたゲートと共通に接続されたドレインとが
それぞれ入力端子と出力端子に接続されている。
通に第１の電源に接続された第１の導電型チャネルを有
する第１、第２の電界効果トランジスタと、ゲートとド
レインがそれぞれ前記第１の電界効果トランジスタのゲ
ートとドレインに接続された第２の導電型チャネルを有
する第３の電界トランジスタと、ゲートとドレインがそ
れぞれ前記第２の電界効果トランジスタのゲートとドレ
インに接続された第２の導電型チャネルを有する第４の
電界効果トランジスタと、一端が前記第３および第４の
電界効果トランジスタのソースに接続された他端が第２
の電源に接続されたインピーダンス素子とを具備し、共
通に接続されたゲートと共通に接続されたドレインとが
それぞれ入力端子と出力端子に接続されている。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。同
図に示されるように、レベル変換回路10は、ソースが高
電位VCCの電源に共通に接続されたＰチャネルMOSトラン
ジスタT1、T2と、ゲートとドレインがトランジスタT1の
ゲートとドレインとに接続されたＮチャネルMOSトラン
ジスタT3と、ゲートとドレインがトランジスタT2のゲー
トとドレインとに接続されたＮチャネルMOSトランジス
タT4と、ドレインがトランジスタT3、T4のソースに接続
されソースが低電位VEEの電源に接続されゲートが基準
電位VRに接続されトランジスタT1〜T4に電流を供給する
ＮチャネルMOSトランジスタT5とによって構成されてい
る。このレベル変換回路10の入力端子および出力端子に
は従来例の回路と同様の差動増幅回路の出力端子とドラ
イバー回路20の入力端子が接続されている。ただし、本
発明においては、レベル変換回路には２つのドライバー
回路が接続されている。
図に示されるように、レベル変換回路10は、ソースが高
電位VCCの電源に共通に接続されたＰチャネルMOSトラン
ジスタT1、T2と、ゲートとドレインがトランジスタT1の
ゲートとドレインとに接続されたＮチャネルMOSトラン
ジスタT3と、ゲートとドレインがトランジスタT2のゲー
トとドレインとに接続されたＮチャネルMOSトランジス
タT4と、ドレインがトランジスタT3、T4のソースに接続
されソースが低電位VEEの電源に接続されゲートが基準
電位VRに接続されトランジスタT1〜T4に電流を供給する
ＮチャネルMOSトランジスタT5とによって構成されてい
る。このレベル変換回路10の入力端子および出力端子に
は従来例の回路と同様の差動増幅回路の出力端子とドラ
イバー回路20の入力端子が接続されている。ただし、本
発明においては、レベル変換回路には２つのドライバー
回路が接続されている。
次に、第１図の回路の動作について説明する。バイポ
ーラトランジスタQ1とQ2で構成される差動増幅器の出力
レベルは、抵抗R1、R2と電流源Ｉの電流値とで決められ
る。ここで、R1＝R2＝1.5KΩ、Ｉ＝1mAであるとする
と、差動増幅器の出力レベルは高レベルでVCC、低レベ
ルでVCC−1.5Vになる。いま、抵抗R1の電位降下を0V、R
2の電位降下を1.5Vであるとすると、レベル変換回路10
のトランジスタT1とトランジスタT3のゲートには、VCC
の電位が入力され、もう一方のトランジスタT2とトラン
ジスタT4のゲートにはVCC−1.5Vの電位が入力される。
この結果トランジスタT1はオフ、トランジスタT2はオン
となり電流はトランジスタT2、T4、T5を介して流れる。
ここでトランジスタT5のドレイン電圧をVEEより0.5V高
いレベルに設定するならば、ＮチャネルトランジスタT3
のゲートに高レベルが入力されているので、トランジス
タT3のドレイン電圧はトランジスタT5のドレイン電圧と
同じレベルのVEEより0.5V高いレベルとなる。また、ト
ランジスタT2のドレイン電圧をVCCより0.5V低いレベル
に設定してあるものとすると、このレベル変換回路の２
つの出力は、 VEE＋0.5V、VCC＋0.5Vとなる。
ーラトランジスタQ1とQ2で構成される差動増幅器の出力
レベルは、抵抗R1、R2と電流源Ｉの電流値とで決められ
る。ここで、R1＝R2＝1.5KΩ、Ｉ＝1mAであるとする
と、差動増幅器の出力レベルは高レベルでVCC、低レベ
ルでVCC−1.5Vになる。いま、抵抗R1の電位降下を0V、R
2の電位降下を1.5Vであるとすると、レベル変換回路10
のトランジスタT1とトランジスタT3のゲートには、VCC
の電位が入力され、もう一方のトランジスタT2とトラン
ジスタT4のゲートにはVCC−1.5Vの電位が入力される。
この結果トランジスタT1はオフ、トランジスタT2はオン
となり電流はトランジスタT2、T4、T5を介して流れる。
ここでトランジスタT5のドレイン電圧をVEEより0.5V高
いレベルに設定するならば、ＮチャネルトランジスタT3
のゲートに高レベルが入力されているので、トランジス
タT3のドレイン電圧はトランジスタT5のドレイン電圧と
同じレベルのVEEより0.5V高いレベルとなる。また、ト
ランジスタT2のドレイン電圧をVCCより0.5V低いレベル
に設定してあるものとすると、このレベル変換回路の２
つの出力は、 VEE＋0.5V、VCC＋0.5Vとなる。
したがって、いまVEE＝0V、VCC＝5Vとすると、トランジ
スタT3およびT4より出力されるレベルは、それぞれ0.5V
と4.5Vとなり、ここにTTLレベルの２つの出力が得られ
る。また、抵抗R1、R2の電圧降下がそれぞれ1.5V、0Vと
なると、上記の説明とは逆にトランジスタT1、T3側に電
流が流れ、トランジスタT1、T4のドレインからそれぞれ
4.5Vと0.5の出力が得られる。
スタT3およびT4より出力されるレベルは、それぞれ0.5V
と4.5Vとなり、ここにTTLレベルの２つの出力が得られ
る。また、抵抗R1、R2の電圧降下がそれぞれ1.5V、0Vと
なると、上記の説明とは逆にトランジスタT1、T3側に電
流が流れ、トランジスタT1、T4のドレインからそれぞれ
4.5Vと0.5の出力が得られる。
次に、第２図を参照して本発明の他の実施例について
説明する。この実施例のレベル変換回路10aでは、先の
実施例で用いられたＮチャネルMOSトランジスタT3、T4
がそれぞれＮチャネルMOSトランジスタT3とT30との直列
接続回路、ＮチャネルMOSトランジスタT4とT40との直列
接続回路になされている。
説明する。この実施例のレベル変換回路10aでは、先の
実施例で用いられたＮチャネルMOSトランジスタT3、T4
がそれぞれＮチャネルMOSトランジスタT3とT30との直列
接続回路、ＮチャネルMOSトランジスタT4とT40との直列
接続回路になされている。
このようにすれば、トランジスタT4（T3）のゲート−
ソース間電圧をトランジスタT2、T4、T40およびT
5（T1、T3、T30およびT5）の寸法を調整することにより
制御することができるので、トランジスタT4とT40（T3
とT30）との直列回路の導通抵抗のゲート電圧による制
御性がよくなる。
ソース間電圧をトランジスタT2、T4、T40およびT
5（T1、T3、T30およびT5）の寸法を調整することにより
制御することができるので、トランジスタT4とT40（T3
とT30）との直列回路の導通抵抗のゲート電圧による制
御性がよくなる。
［発明の効果］ 以上説明したように、本発明は、レベル変換回路をＰ
チャネルMOSトランジスタT1とT2およびＮチャネルMOSト
ランジスタT3とT4より成る差動増幅タイプの回路によっ
て構成したものであるので、本発明によれば、部分点数
や消費電力を増加させることなく、ECLレベルをTTLレベ
ルに変換したコンプリメンタリな２つの出力を得ること
ができる。
チャネルMOSトランジスタT1とT2およびＮチャネルMOSト
ランジスタT3とT4より成る差動増幅タイプの回路によっ
て構成したものであるので、本発明によれば、部分点数
や消費電力を増加させることなく、ECLレベルをTTLレベ
ルに変換したコンプリメンタリな２つの出力を得ること
ができる。
第１図、第２図は、それぞれ、本発明の実施例を示す回
路図であり、第３図は、従来例を示す回路図である。 10、10a、10b……レベル変換回路、20……ドライバー回
路。
路図であり、第３図は、従来例を示す回路図である。 10、10a、10b……レベル変換回路、20……ドライバー回
路。
Claims (1)
- 【請求項１】ソースが共通に第１の電源に接続された第
１の導電型チャネルを有する第１、第２の電界効果トラ
ンジスタと、ゲートとドレインがそれぞれ前記第１の電
界効果トランジスタのゲートとドレインに接続された第
２の導電型チャネルを有する第３の電界トランジスタ
と、ゲートとドレインがそれぞれ前記第２の電界効果ト
ランジスタのゲートとドレインに接続された第２の導電
型チャネルを有する第４の電界効果トランジスタと、一
端が前記第３および第４の電界効果トランジスタのソー
スに接続され他端が第２の電源に接続されたインピーダ
ンス素子とを具備し、共通に接続されたゲートと共通に
接続されたドレインとがそれぞれ入力端子と出力端子に
接続されていることを特徴とするECL−TTLレベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051580A JP2754673B2 (ja) | 1989-03-03 | 1989-03-03 | Ｅｃｌ―ｔｔｌレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051580A JP2754673B2 (ja) | 1989-03-03 | 1989-03-03 | Ｅｃｌ―ｔｔｌレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231816A JPH02231816A (ja) | 1990-09-13 |
| JP2754673B2 true JP2754673B2 (ja) | 1998-05-20 |
Family
ID=12890880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051580A Expired - Lifetime JP2754673B2 (ja) | 1989-03-03 | 1989-03-03 | Ｅｃｌ―ｔｔｌレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754673B2 (ja) |
-
1989
- 1989-03-03 JP JP1051580A patent/JP2754673B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231816A (ja) | 1990-09-13 |
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