JP3249608B2 - 集積コンパレータ回路 - Google Patents
集積コンパレータ回路Info
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
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- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、２つの相補型トラン
ジスタからなるインバータと、主電路に関して直列回路
を形成する２つの相補型トランジスタと、第一及び第二
の動作電圧端子とを備えた集積コンパレータ回路に関す
る。
ジスタからなるインバータと、主電路に関して直列回路
を形成する２つの相補型トランジスタと、第一及び第二
の動作電圧端子とを備えた集積コンパレータ回路に関す
る。
【０００２】
【従来の技術】このようなコンパレータ回路は例えばテ
ィーツェ・シェンク（Tietze-Schenk)著の「半導体回路
技術（Halbleiterschaltungstechnik)」第７版、１４０
頁以下に記載されている。この回路はバイポーラトラン
ジスタと、抵抗と、電源とを含んでいる。同一の型のそ
れぞれのコンパレータが同一の特性を持つためには、入
力差働増幅器のトランジスタのパラメータの再現性が良
くなければならない。演算増幅器の開閉点の絶対値はさ
らに電源に関係する。その特性もまた必ずしも常に簡単
かつ再現性よく設定されない。ここに使用される集積抵
抗も同様にその特性が変動する。その上、製造上の変動
もその構造によって異なる構成要素に非常に多様に作用
する。
ィーツェ・シェンク（Tietze-Schenk)著の「半導体回路
技術（Halbleiterschaltungstechnik)」第７版、１４０
頁以下に記載されている。この回路はバイポーラトラン
ジスタと、抵抗と、電源とを含んでいる。同一の型のそ
れぞれのコンパレータが同一の特性を持つためには、入
力差働増幅器のトランジスタのパラメータの再現性が良
くなければならない。演算増幅器の開閉点の絶対値はさ
らに電源に関係する。その特性もまた必ずしも常に簡単
かつ再現性よく設定されない。ここに使用される集積抵
抗も同様にその特性が変動する。その上、製造上の変動
もその構造によって異なる構成要素に非常に多様に作用
する。
【０００３】
【発明が解決しようとする課題】この発明の目的は、冒
頭に記載した種類の集積コンパレータ回路であって、電
源及び抵抗を必要とせず、同種の構成素子のみが使用さ
れるものを提供することにある。
頭に記載した種類の集積コンパレータ回路であって、電
源及び抵抗を必要とせず、同種の構成素子のみが使用さ
れるものを提供することにある。
【０００４】
【課題を解決するための手段】この目的は、上述の集積
コンパレータ回路が次の特徴を有することによって達成
される。即ち、 ａ）トランジスタがＭＯＳ型電界効果トランジスタ（以
下ＭＯＳＦＥＴと称す）であり、 ｂ）インバータのＭＯＳＦＥＴのゲート端子が直列回路
のＭＯＳＦＥＴの接続点に接続され、 ｃ）直列回路及びインバータが一方では第一の端子に、
他方では第三の端子もしくは第二の端子にそれぞれ接続
され、 ｄ）第二及び第三の端子は比較すべき電圧の入力端子で
あり、 ｅ）それぞれ第一の端子に接続されたＭＯＳＦＥＴ及び
第二の端子もしくは第三の端子に接続されたＭＯＳＦＥ
Ｔが同一のチャネル形である。
コンパレータ回路が次の特徴を有することによって達成
される。即ち、 ａ）トランジスタがＭＯＳ型電界効果トランジスタ（以
下ＭＯＳＦＥＴと称す）であり、 ｂ）インバータのＭＯＳＦＥＴのゲート端子が直列回路
のＭＯＳＦＥＴの接続点に接続され、 ｃ）直列回路及びインバータが一方では第一の端子に、
他方では第三の端子もしくは第二の端子にそれぞれ接続
され、 ｄ）第二及び第三の端子は比較すべき電圧の入力端子で
あり、 ｅ）それぞれ第一の端子に接続されたＭＯＳＦＥＴ及び
第二の端子もしくは第三の端子に接続されたＭＯＳＦＥ
Ｔが同一のチャネル形である。
【０００５】この発明のさらに異なる構成は請求項２以
下に示されている。
下に示されている。
【０００６】
【実施例】以下に図１に示された実施例を参照してこの
発明を詳しく説明する。この発明の作用は図２の図表に
より説明する。
発明を詳しく説明する。この発明の作用は図２の図表に
より説明する。
【０００７】図１による集積コンパレータ回路はｐチャ
ネル形ＭＯＳＦＥＴ３とｎチャネル形ＭＯＳＦＥＴ４よ
りなるインバータを含んでいる。両ＭＯＳＦＥＴはドレ
ーン側Ｄで互いに接続されている。ＭＯＳＦＥＴ３のソ
ース端子Ｓは端子５に、ＭＯＳＦＥＴ４のソース端子Ｓ
は端子６に接続されている。端子５、６には供給電圧Ｖ
DDが印加される。ＭＯＳＦＥＴ３及び４のドレーン端子
Ｄは出力端子７に接続されている。集積コンパレータ回
路はさらに直列接続された２つの相補型ＭＯＳＦＥＴ１
とＭＯＳＦＥＴ２とを有している。ｐチャネル形ＭＯＳ
ＦＥＴ１のソース端子Ｓは端子５に、ｎチャネル形ＭＯ
ＳＦＥＴ２のソース端子Ｓは第三の端子８に接続されて
いる。ＭＯＳＦＥＴ１及び２のドレーン端子Ｄは互いに
電気的に接続されている。接続点１０はインバータのＭ
ＯＳＦＥＴ３及び４のゲート端子Ｇに接続されている。
直列回路のＭＯＳＦＥＴ１及び２のゲート端子Ｇはその
ドレーン端子Ｄに接続されているので、ＭＯＳＦＥＴ１
及び２はＭＯＳダイオードとして動作する。端子８及び
６は比較すべき電圧Ｕe の入力端子を形成している。
ネル形ＭＯＳＦＥＴ３とｎチャネル形ＭＯＳＦＥＴ４よ
りなるインバータを含んでいる。両ＭＯＳＦＥＴはドレ
ーン側Ｄで互いに接続されている。ＭＯＳＦＥＴ３のソ
ース端子Ｓは端子５に、ＭＯＳＦＥＴ４のソース端子Ｓ
は端子６に接続されている。端子５、６には供給電圧Ｖ
DDが印加される。ＭＯＳＦＥＴ３及び４のドレーン端子
Ｄは出力端子７に接続されている。集積コンパレータ回
路はさらに直列接続された２つの相補型ＭＯＳＦＥＴ１
とＭＯＳＦＥＴ２とを有している。ｐチャネル形ＭＯＳ
ＦＥＴ１のソース端子Ｓは端子５に、ｎチャネル形ＭＯ
ＳＦＥＴ２のソース端子Ｓは第三の端子８に接続されて
いる。ＭＯＳＦＥＴ１及び２のドレーン端子Ｄは互いに
電気的に接続されている。接続点１０はインバータのＭ
ＯＳＦＥＴ３及び４のゲート端子Ｇに接続されている。
直列回路のＭＯＳＦＥＴ１及び２のゲート端子Ｇはその
ドレーン端子Ｄに接続されているので、ＭＯＳＦＥＴ１
及び２はＭＯＳダイオードとして動作する。端子８及び
６は比較すべき電圧Ｕe の入力端子を形成している。
【０００８】比較すべき電圧が０であれば、ＭＯＳＦＥ
Ｔ２のソース端子Ｓは０ボルトにある。ＭＯＳＦＥＴ１
及び２は、接続点１０に所定の電位を設定する分圧器を
形成している。分圧比はこの場合次のように選ばれてい
る。即ち、Ｕe ＝０ボルトの状態においてＭＯＳＦＥＴ
３がＭＯＳＦＥＴ４より小さい抵抗を形成するように導
通制御される。そのため端子６、７にかかる電圧はＨレ
ベルにある。この状態は図２においてＭＯＳＦＥＴ１及
び２の変換特性（ＵGS／ＩD ）の交点Ａ１によって与え
られている。ＭＯＳＦＥＴ１及び２の変換特性は図２で
は同様にそれぞれ１及び２で示されている。インバータ
の開閉点ＳはＭＯＳＦＥＴ３及び４の変換特性の交点Ｓ
によって与えられている。ＭＯＳＦＥＴ３及び４の変換
特性は図２でそれぞれ３及び４で示されている。
Ｔ２のソース端子Ｓは０ボルトにある。ＭＯＳＦＥＴ１
及び２は、接続点１０に所定の電位を設定する分圧器を
形成している。分圧比はこの場合次のように選ばれてい
る。即ち、Ｕe ＝０ボルトの状態においてＭＯＳＦＥＴ
３がＭＯＳＦＥＴ４より小さい抵抗を形成するように導
通制御される。そのため端子６、７にかかる電圧はＨレ
ベルにある。この状態は図２においてＭＯＳＦＥＴ１及
び２の変換特性（ＵGS／ＩD ）の交点Ａ１によって与え
られている。ＭＯＳＦＥＴ１及び２の変換特性は図２で
は同様にそれぞれ１及び２で示されている。インバータ
の開閉点ＳはＭＯＳＦＥＴ３及び４の変換特性の交点Ｓ
によって与えられている。ＭＯＳＦＥＴ３及び４の変換
特性は図２でそれぞれ３及び４で示されている。
【０００９】端子８、６に正の電圧Ｕe が加わると、接
続点１０における電位はＶDDの方向にずれる。これによ
りＭＯＳＦＥＴ４はより強く導電性となり、ＭＯＳＦＥ
Ｔ３の導電性は低下する。従って出力電圧Ｕa はＬレベ
ルに低下する。出力側における負の電圧変移はそれ故、
入力端６、８に電圧Ｕe がかかっていることを指す。電
圧Ｕa は次いでシュミットトリガーに導かれる。その出
力信号レベルは論理的に「０」或いは「１」に相当する
ように選ばれている。
続点１０における電位はＶDDの方向にずれる。これによ
りＭＯＳＦＥＴ４はより強く導電性となり、ＭＯＳＦＥ
Ｔ３の導電性は低下する。従って出力電圧Ｕa はＬレベ
ルに低下する。出力側における負の電圧変移はそれ故、
入力端６、８に電圧Ｕe がかかっていることを指す。電
圧Ｕa は次いでシュミットトリガーに導かれる。その出
力信号レベルは論理的に「０」或いは「１」に相当する
ように選ばれている。
【００１０】Ｕe ＞０に対してコンパレータ回路の定ま
った動作閾値を設定するために、ＭＯＳＦＥＴ２と４の
変換特性は異なるように選ばれている。ＭＯＳＦＥＴ１
と３の変換特性は同じにすることもできるが、同じであ
る必要はない。図２の図表ではＭＯＳＦＥＴ１と３の変
換特性は同じであるが、ＭＯＳＦＥＴ２はＭＯＳＦＥＴ
４の変換特性よりも急峻な変換特性を持っている。従っ
て０ボルトより大きい動作閾値ΔＵが得られる。電圧Ｕ
e を印加することにより変換特性はインバータの出力端
子６、７における前記の両状態とはっきり区別できる範
囲にずれる。ＭＯＳＦＥＴ２のずれた伝達特性は図２に
は破線２ で示されている。
った動作閾値を設定するために、ＭＯＳＦＥＴ２と４の
変換特性は異なるように選ばれている。ＭＯＳＦＥＴ１
と３の変換特性は同じにすることもできるが、同じであ
る必要はない。図２の図表ではＭＯＳＦＥＴ１と３の変
換特性は同じであるが、ＭＯＳＦＥＴ２はＭＯＳＦＥＴ
４の変換特性よりも急峻な変換特性を持っている。従っ
て０ボルトより大きい動作閾値ΔＵが得られる。電圧Ｕ
e を印加することにより変換特性はインバータの出力端
子６、７における前記の両状態とはっきり区別できる範
囲にずれる。ＭＯＳＦＥＴ２のずれた伝達特性は図２に
は破線２ で示されている。
【００１１】特別の場合としてＭＯＳＦＥＴ２はＭＯＳ
ＦＥＴ４の変換特性が同一であることも考えられる。し
かしながらこの場合にはコンパレータ回路はＵe ＝０で
動作することになる。
ＦＥＴ４の変換特性が同一であることも考えられる。し
かしながらこの場合にはコンパレータ回路はＵe ＝０で
動作することになる。
【００１２】図示の実施例の変形としてＭＯＳＦＥＴ１
のソース端子Ｓと端子５との間に電圧Ｕe を印加するこ
とも可能である。この場合ＭＯＳＦＥＴ１の変換特性を
ＭＯＳＦＥＴ３の変換特性より急峻にするのがよい。Ｍ
ＯＳＦＥＴ２と４の変換特性は同じにすることもできる
が、同じである必要はない。
のソース端子Ｓと端子５との間に電圧Ｕe を印加するこ
とも可能である。この場合ＭＯＳＦＥＴ１の変換特性を
ＭＯＳＦＥＴ３の変換特性より急峻にするのがよい。Ｍ
ＯＳＦＥＴ２と４の変換特性は同じにすることもできる
が、同じである必要はない。
【００１３】負の動作電圧ＶDDに対してはそれぞれ反対
のチャネル形のものが使用される。
のチャネル形のものが使用される。
【００１４】実施例においてはＭＯＳＦＥＴ１及び２の
ゲート端子Ｇ及びドレーン端子Ｄは互いに接続されてい
る。しかしながらゲート端子は固定電位におくこともで
きる。
ゲート端子Ｇ及びドレーン端子Ｄは互いに接続されてい
る。しかしながらゲート端子は固定電位におくこともで
きる。
【００１５】
【発明の効果】変換特性の傾斜は、その他のパラメータ
が同一の場合、例えばＭＯＳＦＥＴのチャネル幅の変更
によって設定可能である。図１の実施例ではそれ故ＭＯ
ＳＦＥＴ２のチャネル幅はＭＯＳＦＥＴ４のチャネル幅
よりも大きく設定され得る。ＭＯＳＦＥＴ１と３のチャ
ネル幅は同じにすることができる。集積コンパレータ回
路のすべてのＭＯＳＦＥＴが同じ製造条件で作られるこ
とによって製造プロセスにおける変動はすべて４つのＭ
ＯＳＦＥＴの特性に同じ程度に作用する。これにより集
積コンパレータ回路のパラメータが良好に維持され、同
一型のインバータの開閉点が製造上の変動には実質的に
無関係になるという効果がある。
が同一の場合、例えばＭＯＳＦＥＴのチャネル幅の変更
によって設定可能である。図１の実施例ではそれ故ＭＯ
ＳＦＥＴ２のチャネル幅はＭＯＳＦＥＴ４のチャネル幅
よりも大きく設定され得る。ＭＯＳＦＥＴ１と３のチャ
ネル幅は同じにすることができる。集積コンパレータ回
路のすべてのＭＯＳＦＥＴが同じ製造条件で作られるこ
とによって製造プロセスにおける変動はすべて４つのＭ
ＯＳＦＥＴの特性に同じ程度に作用する。これにより集
積コンパレータ回路のパラメータが良好に維持され、同
一型のインバータの開閉点が製造上の変動には実質的に
無関係になるという効果がある。
【図１】この発明の一実施例の回路図。
【図２】この発明の動作を説明するための図表。
１、２、３、４ ＭＯＳＦＥＴ ５、６ 動作電圧端子 ７ 出力端子 ８ 比較すべき電圧の入力端子 １０ 接続点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラインナルト ザンダー ドイツ連邦共和国 8000 ミユンヘン 70 マチアス‐マイヤー‐シユトラーセ ３ (72)発明者 イエネ チハニ ドイツ連邦共和国 8000 ミユンヘン 21 ハルテルシユトラーセ ６ (56)参考文献 特開 平２−29022（ＪＰ，Ａ) 米国特許4709172（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 H03K 5/08 - 5/12
Claims (2)
- 【請求項１】２つの相補型トランジスタ（３、４）から
なるインバータと、主電路に関して直列回路を形成する
２つの相補型トランジスタ（１、２）と、第一及び第二
の動作電圧端子（５、６）とを備えた集積コンパレータ
回路において、 ａ）前記トランジスタがＭＯＳ型電界効果トランジスタ
（１、２、３、４）であり、 ｂ）前記インバータのＭＯＳ型電界効果トランジスタ
（３、４）のゲート端子が直列回路を形成するＭＯＳ型
電界効果トランジスタ（１、２）の接続点（１０）に接
続され、 ｃ）前記直列回路及びインバータが一方で第一の端子
（５）と、他方で第三の端子（８）もしくは第二の端子
（６）にそれぞれ接続され、 ｄ）第二及び第三の端子（６、８）は比較すべき電圧
（Ｕｅ ）の入力端子であり、 ｅ）それぞれ第一の端子（５）に接続された複数のＭＯ
Ｓ型電界効果トランジスタ（１、３）及び第二の端子
（６）もしくは第三の端子（８）に接続された複数のＭ
ＯＳ型電界効果トランジスタ（２、４）が同一のチャネ
ル形であり、しかも第一の端子（５）に接続されたＭＯ
Ｓ型電界効果トランジスタ（１、３）の変換特性（Ｕ GS
／Ｉ D ）が互いに同じであり、第三の端子（８）に接続
されたＭＯＳ型電界効果トランジスタ（２）の変換特性
は第二の端子（６）に接続されたＭＯＳ型電界効果トラ
ンジスタ（４）の変換特性より急峻であることを特徴と
する集積コンパレータ回路。 - 【請求項２】直列回路を形成する電界効果トランジスタ
（１、２）のゲート端子及びドレーン端子が互いに接続
されていることを特徴とする請求項１記載の集積コンパ
レータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4138860A DE4138860C1 (ja) | 1991-11-26 | 1991-11-26 | |
| DE4138860.7 | 1991-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05249148A JPH05249148A (ja) | 1993-09-28 |
| JP3249608B2 true JP3249608B2 (ja) | 2002-01-21 |
Family
ID=6445619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33557292A Expired - Lifetime JP3249608B2 (ja) | 1991-11-26 | 1992-11-20 | 集積コンパレータ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5434521A (ja) |
| EP (1) | EP0544143B1 (ja) |
| JP (1) | JP3249608B2 (ja) |
| DE (2) | DE4138860C1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950012079A (ko) * | 1993-10-29 | 1995-05-16 | 발도르프, 옴케 | 집적 비교기 회로 |
| EP0753754A3 (de) * | 1995-07-12 | 1998-01-07 | Siemens Aktiengesellschaft | Integrierte Komparatorschaltung |
| DE19530481C1 (de) * | 1995-08-18 | 1997-03-27 | Siemens Ag | Integrierbare Komparatorschaltung mit einstellbarer Ansprechschwelle |
| DE10350596B4 (de) * | 2003-10-30 | 2007-01-04 | Infineon Technologies Ag | Komparator und auf dem Komparator basierender Analog-Digital-Wandler |
| TW200813444A (en) * | 2006-09-13 | 2008-03-16 | Advanced Analog Technology Inc | Negative voltage detector |
| JP2010193036A (ja) * | 2009-02-17 | 2010-09-02 | Renesas Electronics Corp | コンパレータ回路 |
| US10734985B2 (en) | 2018-12-17 | 2020-08-04 | Qualcomm Incorporated | Comparators for power and high-speed applications |
| JP2021082861A (ja) * | 2019-11-14 | 2021-05-27 | 富士電機株式会社 | コンパレータ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0085727B1 (de) * | 1982-02-06 | 1986-04-30 | Deutsche ITT Industries GmbH | Integrierte Komparatorschaltung |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| US4709172A (en) * | 1985-08-19 | 1987-11-24 | Dallas Semiconductor Corporation | Input-voltage detector circuit for CMOS integrated circuit |
| JPH0756931B2 (ja) * | 1988-04-18 | 1995-06-14 | 三菱電機株式会社 | 閾値制御型電子装置およびそれを用いた比較器 |
| EP0360884A1 (de) * | 1988-09-26 | 1990-04-04 | Siemens Aktiengesellschaft | CMOS-Differentialkomparator mit Offsetspannung |
| DE3906482A1 (de) * | 1989-03-01 | 1990-09-06 | Siemens Ag | Signalpegelwandler zur umsetzung von ttl- auf cmos-logik-signalpegeln |
| US5274275A (en) * | 1991-03-29 | 1993-12-28 | Brooktree Corporation | Comparator |
| US5289054A (en) * | 1992-03-24 | 1994-02-22 | Intel Corporation | Fast electronic comparator |
| US5287070A (en) * | 1992-09-02 | 1994-02-15 | Ncr Corporation | Balanced voltage comparator |
-
1991
- 1991-11-26 DE DE4138860A patent/DE4138860C1/de not_active Expired - Fee Related
-
1992
- 1992-11-10 EP EP92119216A patent/EP0544143B1/de not_active Expired - Lifetime
- 1992-11-10 DE DE59208956T patent/DE59208956D1/de not_active Expired - Lifetime
- 1992-11-19 US US07/978,637 patent/US5434521A/en not_active Expired - Lifetime
- 1992-11-20 JP JP33557292A patent/JP3249608B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0544143B1 (de) | 1997-10-08 |
| DE59208956D1 (de) | 1997-11-13 |
| DE4138860C1 (ja) | 1993-06-03 |
| US5434521A (en) | 1995-07-18 |
| EP0544143A2 (de) | 1993-06-02 |
| EP0544143A3 (en) | 1993-07-21 |
| JPH05249148A (ja) | 1993-09-28 |
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