KR930004351B1 - 레벨 변환회로 - Google Patents

Abstract

내용 없음.

Description

레벨 변환회로

제1도는 본 발명의 1실시예로서의 ECL-CMOS 레벨변환회로의 회로도.

제2도는 제1도에 도시된 레벨변환회로내의 특정점의 전압파형도.

제3도는 종래 제1ECL-CMOS 레벨변환회로의 회로도.

제4도는 MOS 트랜지스터의 게이트·소오스사이가 단락접속된 경우의 드레인전류-게이트·소오스간 전압의 특성도.

제5도는 종래 제2ECL-CMOS 레벨변환회로의 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력단자 2: 입력단자

3 : 출력단자 Q1,Q2,M1~M2 : 트랜지스터

[산업상의 분야]

본 발명은 레벨변환회로에 관한 것으로, 특히 ECL-CMOS에 의한 집적회로장치에 적합한 레벨변환회로의 개량에 관한 것이다.

[종래의 기술과 그 문제점]

반도체집적회로장치에 아날로그기능과 디지탈기능을 함께 갖춘 혼재 LSI의 하나로서 바이폴라 상보형 CMOS(Bi-CMOS)구조가 알려져 있는바, 이러한 Bi-CMOS 구조에 의한 집적회로장치에서는 대개 회로내에 ECL(Emitter-Coupled-Logic)-CMOS 레벨변환회로를 삽입해 주고 있고, 이 레벨변환회로는 통상 다수의 입력의 차동입력단에 출력용 에미터폴로워가 부가되어 비포화에서 동작하도록 구성된 회로이다.

제3도에는 종래 기술에 의한 제1레벨변환회로가 도시되어 있는바, 즉 입력단자(1)에서부터 ECL 레벨 입력신호가 공급되는 트랜지스터(Q1)와, 입력단자(2)에서부터 기준전위가 공급되는 트랜지스터(Q2)로 이루어진 차동쌍 트랜지스터(차동입력수단)의 각 컬렉터가 P챈널 MOS트랜지스터(M1, M2)의 일측 제어전극(소오스)과 입력전극(게이트)에 각각 접속되어 있다.

또, 상기 트랜지스터(M1, M2)는 그 각 게이트가 그 트랜지스터(M2, M2)의 오프시에 전압을 강하시키기 위한 강항(R1, R2)을 매개해서 전원(VCC)에 접속되는 한편, 그들의 각 다른 측의 제어전극(드레인)이 전원(VCC)에 접속되어 있다.

그리고, 상기 트랜지스터(M1, M2)의 각 드레인에 게이트가 접속된 P챈널 MOS트랜지스터(M3, M4)가 제공되어 있느나, 이 트랜지스터(M3, M4)의 각 드레인은 상기 전원(VCC)에 접속되어 있고, 마찬가지로 각 소오스는 전류미러회로를 구성하는 N챈널 MOS트랜지스터(M5, M6)의 소오스에 접속되어 있으며, 이들 MOS트랜지스터(M5, M6)는 각 게이트가 상기 트랜지스터(M3)의 드레인과 접속되는 한편, 각 드레인은 접지되어 있다.

또, 상기 트랜지스터(M4)의 소오스는 출력단자(3)에 접속되어 있는바, 이 출력단자(3)는 후속되는 CMOS 회로(도시되지 않음)에 CMOS 레벨의 출력신호를 출력하게 된다.

따라서, 이 레벨변환회로는 입력단자(1)로부터 입력신호가 공급됨에 따라 트랜지스터(Q1)가 동작하여 트랜지스터(M1)가 온되고, 이에 따라 트랜지스터(M1)의 게이트와 소오스사이에전압이 발생되며, 이 전압이 게이트에 인가되는 트랜지스터(M3)가 온된다. 이때 트랜지스터(M4)가 오프되어 있다고 하면, 그에 따라 트랜지스터(M5, M6)는 각 게이트와 각 소오스사이에 전압이 발생되어 양측 모두 온되므로 트랜지스터(M4)가 오프, 트랜지스터(M6)가 온됨에 따라 출력단자(3)에 출력되는 값은 로우(L)레벨로 된다.

한편, 이러한 동작의 반대인 경우에는 트랜지스터(Q2, M4)가 온, 트랜지스터(Q1, M3, M5, M6)가 오프되면 출력값은 하이(H)레벨로 된다.

이러한 레벨변환회로에서 상기 트랜지스터(M1, M2)는 각 게이트·소오스사이가 단락접속되어 있는바, 이경우 드레인전류(ID)와 게이트·소오스의 전압(VGS)의 관계는 일반적으로 제4도에 도시된 바와같은 특성곡선으로 된다. 즉, 상기 게이트·소오스간 전압(VGS)이 상승전압(Vth)을 초과할때부터 트랜지스터(M1,M2)가 온되어 상기 드레인전류(ID)가 흐르기 시작하고, 이 때문에 상승전압(Vth)을 초과하면서 전류미러회로를 구성하는 트랜지스터(M3, M4)의 전류능력을 얻기 위해서는 상기 트랜지스터(Q1, Q2)의 출력전류가 충분히 흐르게 할 필요가 있다.

이는 상기 트랜지스터(M1~M4)가 동일한 크기로 되어 있는 경우로서, 상기 트랜지스터(M1, M2)의 크기를 트랜지스터(M3, M4)에 비해 크게 변경함으로써 상기 트랜지스터(M3, M4)의 드레인전류(ID)를 증가시킬 수 있지만, 상기 트랜지스터(M1, M2)는 전압제어소자이므로 크기의 대형화에 수반하여 입력용량도 증가되고, 이에 따라 상기 트랜지스터(Q1, Q2)의 컬렉터노오드의 응답성도 열화되는바, 이러한 열화를 방지하기 위해 동작전류의 공급을 증대시킬 필요가 있어 이 경우에도 트랜지스터(M3, M4)의 전류능력을 얻기 위한 소비전력이 증가된다.

또, 종래기술에 따른 제2ECL-CMOS레벨변환회로가 제5도에 도시되어 있는바, 이 레벨변환회로는 제3도에 도시된 회로의 트랜지스터(M3, M4)에 대신해서 NPN형 트랜지스터(Q3, Q4)가 에미터폴로워로서 이용되고, 트랜지스터(M1, M2)를 제거하는 한편 게이트가 공통접속된 전류미러회로를 구성하는 트랜지스터(M7, M8)의 드레인이 상기 트랜지스터(Q3, Q4)의 각 에미터에 접속되며, 상기 트랜지스터(M7, M8)의 소오스가 전류미러회로를 구성하는 트랜지스터(M5, M6)의 각 소오스에 접속된다.

따라서, 이러한 구성의 레벨변환회로는 상기 입력차동쌍 트랜지스터(Q1, Q2)의 온·오프동작에 의한 차동출력의 인가에 따라 상기 트랜지스터(Q3, Q4)를 매개해서 트랜지스터(M7, M8)의 게이트·소오스간 전압을 변화시킴으로써 CMOS 출력에 H/L 레벨중 어느 하나의 구동전류가 흐르게 된다.

즉, 상기 트랜지스터(M7, M8)의 게이트·소오스사이에 걸리는 전압으로 전원(VCC)의 인가전압으로부터 트랜지스터(Q3, Q4)의 베이스·에미터간 전압을 빼낸 전압의 인가시에는 H레벨로 하는 반면, 이 H레벨의 전압으로부터 저항(R1 또는 R2)에 의한 전압강하를 빼낸 전압인 경우에는 L레벨로 하고 있다.

또, 이 레벨변환회로는 도면중 전류통로의 라인(A, B)에는 대기시에 전류(I1, I2)가 항상 흐르고 있으므로, 이 회로도 제3도에 도시된 레벨변환회로와 마찬가지로 전달지연시간의 고속성을 유지하기 위한 소비전력을 필요로 하고, 또 그 이상의 전달지연시간을 고속화하려면 트랜지스터(M7, M8)의 소자 크기를 크게 할 필요가 있어 소비전력이 더욱 증가하게 되며, 이와 같은 소비전력이 증가되면 회로소자 자체의 발열량이 증가하게 된다는 문제가 발생된다.

따라서, 상기한 제3도에 도시한 바와 같이 구성의 레벨변환회로에서 소비전력의 저감을 도모하려고 하면 차동쌍 트랜지스터(Q1, Q2)의 부하로 되어 있는 트랜지스터(M1, M2)에 의해 전달지연시간과 소비전류가 큰 영향을 받게 된다.

즉, 전달지연시간의 고속성을 유지하기 위한 트랜지스터(M1, M2)의 스위칭동작을 고속화하는 한편, 트랜지스터(M3, M4)의 전류능력을 얻기 위해 상기 차동쌍 트랜지스터로부터의 충분한 전류가 필요하게 되므로, 이를 저감시키려면 상기 스위칭동작이 지연됨과 더불어 특히 상기 전류능력의 저하가 문제로 된다.

또, 상기한 제5도에 도시되 바와 같은 구성의 레벨변환회로에서는 대기시에도 항상 대기전류가 흐르게 되고, 이를 저감시키려면 스위칭동작이 지연되며, H/L 레벨의 레벨차에도 영향을 끼치게 된다.

[발명의 목적]

본 발명은 상기한 종래의 기술상의 문제점을 해결하기 위해 이루어진 것으로, 레벨변환회로에서는 전달지연시간의 고속성을 유지함과 더불어 소비전류(소비전력)가 저하되도록 개량한 레벨변환회로를 제공함에 그 목적이 있다.

[발명의 구성]

본 발명은 종래기술이 있는 과제를 해결하기 위해 입력신호에 응답해서 절환동작하는 입력차동쌍 트랜지스터와, 이 입력차동쌍 트랜지스터의 각 출력을 수신하는 제1 및 제2에미터폴로워 트랜지스터, 상기 제1에미터폴로워 트랜지스터의 출력측 제어전극에 일측의 제어전극이 접속되어 있으면서 상기 제1에미터폴로워 트랜지스터의 출력레벨을 소정레벨로 하는 제3트랜지스터, 1쌍의 제어전극이 상기 제3트랜지스터의 다른측 제어전극 및 기준전위 사이에 접속되어 있으면서 입력전극이 상기 제2에미터폴로워 트랜지스터의 출력측 제어전극에 접속되어 상기 제2에미터폴로워 트랜지스터의 출력에 따라 동작하여 상기 제1에미터폴로어 트랜지스터의 출력레벨을 로우레벨측으로 시프트하는 제4트랜지스터 및 상기 제1에미터폴로워 트랜지스터의 출력레벨에 따라 동작하면서 일측의 제어전극이 상호 공통 접속된 P챈널 및 N챈널 트랜지스터를 갖추고서 상기 공통 접속부분에 접속된 출력단자로부터 상기 제2에미터폴로워 트랜지스터의 출력레벨을 반전시켜 출력하는 인버터수단을 구비한 것을 특징으로 하는 레벨변환회로를 이용하여 과제를 해결하게 된다.

[작용]

이상과 같은 구성에 따르면 본 발명의 레벨변환회로는 전달지연시간의 고속성을 유지하면서 소비전력을 저감할 수 있다.

[실시예]

이하, 도면을 참조해서 본 발명의 1실시예에 대해 상세히 설명한다.

제1도는 본 발명에 따른 레벨변환회로의 1실시예로서 ECL-CMOS 레벨변환회로 구성을 나타낸 도면으로, 이 제1도의 구성을 설명하면 입력단자(1)에서부터 입력신호가 베이스에 공급되는 트랜지스터(Q1)와 입력단자(2)에서부터 기준전위가 베이스에 공급되는 트랜지스터(Q2)로 이루어진 차동쌍 트랜지스터의 각 컬렉터가 저항(R1, R2)을 매개해서 전원(VCC)에 접속되고, 또 상기 트랜지스터(Q1)의 컬렉터는 에미터폴로워 트랜지스터(Q3)의 베이스에 접속되며, 상기 트랜지스터(Q2)의 컬렉터는 에미터폴로워 트랜지스터(Q4)의 베이스에 접속된다. 또 상기 트랜지스터(Q1, Q2)의 각 에미터는 공통으로 접속되어 정전류원(I3)을 매개해서 접지되어 있다.

그리고, 상기 트랜지스터(Q3)는 각 컬렉터가 상기 전원(VCC)에 접속되는 한편, 그 에미터는 게이트가 접지된 P챈널 MOS트랜지스터(M9)의 일측 제어전극(드레인)에 접속되어 있고, 또 상기 트랜지스터(M9)의 다른측 제어전극(소오스)이 N챈널 MOS 트랜지스터(M10)의 다른측 제어전극(소오스)에 접속되어 있으며, 이 트랜지스터(M10)는 그 일측의 제어전극(드레인)이 접지되어 있으면서 입력전극(게이트)이 상기 트랜지스터(Q4)의 에미터에 접속되어 있다.

또, 상기 트랜지스터(Q4)는 그 컬렉터가 전원(VCC)에 접속되어 있으면서 그 에미터가 P챈널 MOS트랜지스터(M11)의 드레인에 접속되어 있고, 상기 트랜지스터(M11)는 그 소오스가 N챈널 트랜지스터(M12)의 드레인에 접속되어 있으며, 이들 P챈널 및 N챈널 MOS트랜지스터에 의해 인버터수단(인버터)이 구성된다.

또, 상기 트랜지스터(M11, M12)의 게이트는 상기 트랜지스터(M9, M10)의 접속중심에 공통접속되고, 상기 트랜지스터(M11, M12)의 소오스의 접속중점이 출력단자(3)와 접속된다.

이어, 제2도의 전압파형도를 참조해서 상기한 구성의 동작을 설명한다.

이 전압파형도는 제1도의 측정점(C~F)에서 각 트랜지스터의 동작에 의한 전압레벨을 나타내는바, 입력신호에 따라 상기 트랜지스터(Q3)가 온되고, 트랜지스터(Q4)가 오프되어 있는 경우 제1도의 라인(A1)에 전류(I1a)가 흐르게 되며, 이 라인(A1)중의 측정점(C)이 하이(H)레벨로 됨에 따라 상기 트랜지스터(M9)가 온되어 측정점(E)이 H레벨로 된다.

또, 상기 트랜지스터(Q4)가 오프로 되면 상기 측정점(C)의 H레벨이 게이트에 공급되는 트랜지스터(M11, M12)가 온되기 때문에 CMOS에 공급되는 인버터출력값(측정점 F)은 로우(L)레벨의 출력으로 된다.

이 때문에 상기 트랜지스터(M10)의 게이트가 접속되어 있는 측정점(D)은 로우레벨로 되어, 트랜지스터(M10)의 게이트·소오스간 전압(VGS)으로 종래에는 H레벨이 공급되던 것이 L레벨의 전압으로서 저감되어 공급되므로 드레인전류가 저감되고, 이에 따라 상기 라인(A1)에 흐르는 상기 전류(I1a)가 저감된다.

이와는 달리 상기 트랜지스터(Q3)가 오프되어 트랜지스터(Q4)가 온되는 경우에 상기 측정점(C)은 L레벨, 제1도중 라인(B)에 전류(I2a)가 흐르게 된다.

그리고, 상기 측정점(D)은 H레벨로 되어 상기 트랜지스터(M10)가 온되므로 상기 측정점(E)은 접지전위에 가깝게 된다. 즉, 상기 트랜지스터(M12)의 상승전압(Vth)은 종래의 구성인 제5도에 도시된 트랜지스터(M5)의 소오스·접지간의 전압만큼 강하됨과 더불어 인버터출력값(측정점 F)은 H레벨의 출력으로 된다.

따라서, 입력신호의 전압에 의해 상기 트랜지스터(M11, M12)의 상승전압(Vth; 제2도중의 측정점(G,K)로 표시)이 가변되어 대기시에 전류(I1)가 저감되어도 전달지연시간을 유지시킬 수 있다.

이상에서 본 발명의 1실시예를 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것은 아니고 그 이외에도 발명의 요지를 이탈하지 않는 범위에서 여러가지 변형이라던지 응용이 가능함은 물론이다.

[발명의 효과]

이상에서 설명한 바와 같이 본 발명에 따르면 에미터폴로워 구성내에 역상전류에 의해 동작하는 트랜지스터를 이용함으로써 대기시에 항상 흐르고 있는 전류가 시프트되어 저감되므로 저소비전력화를 도모할 수 있고, 또 출력단에 인버터수단을 이용하므로써 레벨변환회로의 전달지연시간의 고속을 유지한채 저소비전력화를 도모할 수 있다.

Claims (1)

1. 입력신호에 응답해서 절환동작하는 입력차동쌍 트랜지스터(Q1, Q2)와, 이 입력차동쌍 트랜지스터의 각출력을 수신하는 제1 및 제2에미터폴로워 트랜지스터(Q3, Q4), 상기 제1에미터폴로워 트랜지스터의 출력측 제어전극에 일측의 제어전극이 접속되어 있으면서 상기 제1에미터폴로워 트랜지스터(Q3)의 출력레벨을 소정레벨로 하는 제3트랜지스터(M9), 1쌍의 제어전극이 상기 제3트랜지스터의 다른측 제어전극 및 기준전위 사이에 접속되어 있으면서 입력전극이 상기 제2에미터폴로워 트랜지스터의 출력측 제어전극에 접속되어 상기 제2에미터폴로워 트랜지스터(Q4)의 출력에 따라 동작해서 상기 제1에미터폴로워 트랜지스터(Q3)의 출력레벨을 로우레벨측으로 시프트하는 제4트랜지스터(M10) 및, 상기 제1에미터폴로워 트랜지스터의 출력레벨에 따라 동작하게 되면서 상호 일측의 제어전극이 공통접속된 P챈널 및 N챈널 트랜지스터를 갖추어 상기 공통접속부분에 접속된 출력단자로부터 상기 제2에미터폴로워 트랜지스터(Q4)의 출력레벨을 반전시켜 출력하는 인버터수단(M11, M12)을 구비한 것을 특징으로 하는 레벨변환회로.

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