JP3019668B2 - 半導体論理回路 - Google Patents
半導体論理回路Info
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Description
【０００１】
【産業上の利用分野】本発明は半導体論理回路に関し、
特にバイポーラトランジスタとＭＯＳトランジスタが混
在され、ＥＣＬ（Emitter Coupled Logic ）レベルをＣ
ＭＯＳレベルに変換するレベルシフト部を備えた半導体
論理回路に関する。
特にバイポーラトランジスタとＭＯＳトランジスタが混
在され、ＥＣＬ（Emitter Coupled Logic ）レベルをＣ
ＭＯＳレベルに変換するレベルシフト部を備えた半導体
論理回路に関する。
【０００２】
【従来の技術】従来のこの種の半導体論理回路として、
図８に示すようなＥＣＬ論理部とレベルシフト部とを備
えるものがある。この回路は特開昭５９−２６３９１８
号公報に開示されてものであり、バイポーラトランジス
タＱ１１〜Ｑ１３，抵抗Ｒ１１〜Ｒ１３は入力Ｖinを基
準電位Ｖｆとの差を取って相補出力Ｘ，〔Ｘ〕（以下、
負論理信号については、明細書中では〔 〕で示し、図
面中ではオーバラインで示す）を出力するＥＣＬ回路部
を構成する。また、バイポーラトランジスタＱ１４〜Ｑ
１７，抵抗Ｒ１４，Ｒ１５は相補出力Ｘ，〔Ｘ〕を低イ
ンピーダンスの相補出力Ｙ，〔Ｙ〕として出力するエミ
ッタフォロア部を構成し、更にｐ型ＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２とｎ型ＭＯＳトランジスタＭＮ１
１，ＭＮ１２とでレベルシフト部を構成する。なお、Ｖ
ｏはレベル変換された出力、Ｖb は電流源Ｉ１１〜Ｉ１
３のためのバイアス電位、ＶEE1 は第１の負の電源電
位、ＶEE2 は第２の負の電源電位である。
図８に示すようなＥＣＬ論理部とレベルシフト部とを備
えるものがある。この回路は特開昭５９−２６３９１８
号公報に開示されてものであり、バイポーラトランジス
タＱ１１〜Ｑ１３，抵抗Ｒ１１〜Ｒ１３は入力Ｖinを基
準電位Ｖｆとの差を取って相補出力Ｘ，〔Ｘ〕（以下、
負論理信号については、明細書中では〔 〕で示し、図
面中ではオーバラインで示す）を出力するＥＣＬ回路部
を構成する。また、バイポーラトランジスタＱ１４〜Ｑ
１７，抵抗Ｒ１４，Ｒ１５は相補出力Ｘ，〔Ｘ〕を低イ
ンピーダンスの相補出力Ｙ，〔Ｙ〕として出力するエミ
ッタフォロア部を構成し、更にｐ型ＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２とｎ型ＭＯＳトランジスタＭＮ１
１，ＭＮ１２とでレベルシフト部を構成する。なお、Ｖ
ｏはレベル変換された出力、Ｖb は電流源Ｉ１１〜Ｉ１
３のためのバイアス電位、ＶEE1 は第１の負の電源電
位、ＶEE2 は第２の負の電源電位である。
【０００３】この回路の動作を図９を参照して説明す
る。同図は入力Ｖinに対するＸ，〔Ｘ〕，Ｙ，〔Ｙ〕，
Ｖｏの電位を示している。入力Ｖinは基準電位Ｖｆとの
差動増幅により相補出力Ｘ，〔Ｘ〕を出力し、この相補
出力をエミッタフォロワ部によりインピーダンス変換し
て相補出力Ｙ，〔Ｙ〕として出力する。そして、相補出
力Ｙが高電位，〔Ｙ〕が低電位の場合には、ｐ型ＭＯＳ
トランジスタＭＰ１１，及びｎ型ＭＯＳトランジスタＭ
Ｎ１１，ＭＮ１２がＯＦＦし、ｐ型ＭＯＳトランジスタ
ＭＰ１２がＯＮとなり、出力Ｖｏは接地側の高電位が出
力される。逆に、相補出力Ｙが低電位，〔Ｙ〕が高電位
の場合には、ｐ型ＭＯＳトランジスタＭＰ１１及びｎ型
ＭＯＳトランジスタＭＮ１１，ＭＮ１２がＯＮし、ｐ型
ＭＯＳトランジスタＭＰ１２がＯＦＦとなり、出力Ｖｏ
は第２の負の電源電位ＶEE2 に基づく低電位が出力され
る。したがって、入力Ｖinのレベル（−０.7〜−０.9
Ｖ）に応じて、出力Ｖｏには０〜５Ｖのレベルを得るこ
とができる。
る。同図は入力Ｖinに対するＸ，〔Ｘ〕，Ｙ，〔Ｙ〕，
Ｖｏの電位を示している。入力Ｖinは基準電位Ｖｆとの
差動増幅により相補出力Ｘ，〔Ｘ〕を出力し、この相補
出力をエミッタフォロワ部によりインピーダンス変換し
て相補出力Ｙ，〔Ｙ〕として出力する。そして、相補出
力Ｙが高電位，〔Ｙ〕が低電位の場合には、ｐ型ＭＯＳ
トランジスタＭＰ１１，及びｎ型ＭＯＳトランジスタＭ
Ｎ１１，ＭＮ１２がＯＦＦし、ｐ型ＭＯＳトランジスタ
ＭＰ１２がＯＮとなり、出力Ｖｏは接地側の高電位が出
力される。逆に、相補出力Ｙが低電位，〔Ｙ〕が高電位
の場合には、ｐ型ＭＯＳトランジスタＭＰ１１及びｎ型
ＭＯＳトランジスタＭＮ１１，ＭＮ１２がＯＮし、ｐ型
ＭＯＳトランジスタＭＰ１２がＯＦＦとなり、出力Ｖｏ
は第２の負の電源電位ＶEE2 に基づく低電位が出力され
る。したがって、入力Ｖinのレベル（−０.7〜−０.9
Ｖ）に応じて、出力Ｖｏには０〜５Ｖのレベルを得るこ
とができる。
【０００４】
【発明が解決しようとする課題】この従来の半導体論理
回路では、レベルシフト部を構成するためにＭＯＳトラ
ンジスタが４個必要とされる上に、ＥＣＬ部とレベルシ
フト部との間にバッファとしてエミッタフォロア部が必
要とされ、これを構成するために４個のバイポーラトラ
ンジスタと２個の抵抗が必要とされる。このため、レベ
ルシフトを行うたぬの回路素子数が極めて多くなり、回
路規模が大きくなるという問題がある。また、レベルシ
フト部が低電位を出力する際にはＭＯＳトランジスタＭ
Ｐ１１，ＭＮ１１がＯＮされるが、このときにこれらの
ＭＯＳトランジスタに貫通電流Ｉ１４が流れ、この電流
とエミッタフォロア部を流れる電流Ｉ１２，Ｉ１３とに
より回路の消費電流が大きい、という問題がある。本発
明の目的は、回路素子数を低減して回路規模の縮小化を
図るとともに、消費電流の低減を図った半導体論理回路
を提供することにある。
回路では、レベルシフト部を構成するためにＭＯＳトラ
ンジスタが４個必要とされる上に、ＥＣＬ部とレベルシ
フト部との間にバッファとしてエミッタフォロア部が必
要とされ、これを構成するために４個のバイポーラトラ
ンジスタと２個の抵抗が必要とされる。このため、レベ
ルシフトを行うたぬの回路素子数が極めて多くなり、回
路規模が大きくなるという問題がある。また、レベルシ
フト部が低電位を出力する際にはＭＯＳトランジスタＭ
Ｐ１１，ＭＮ１１がＯＮされるが、このときにこれらの
ＭＯＳトランジスタに貫通電流Ｉ１４が流れ、この電流
とエミッタフォロア部を流れる電流Ｉ１２，Ｉ１３とに
より回路の消費電流が大きい、という問題がある。本発
明の目的は、回路素子数を低減して回路規模の縮小化を
図るとともに、消費電流の低減を図った半導体論理回路
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体論理回路
は、入力信号のレベルに対応する相補出力を出力する第
１及び第２のＥＣＬ回路部と、これらのＥＣＬ回路部の
相補出力に基づいてＣＭＯＳレベルの出力を出力するレ
ベルシフト部とを備える半導体論理回路において、前記
レベルシフト部は、高電位源にコレクタが接続されたＮ
ＰＮ型の第１及び第２のバイポーラトランジスタと、共
通接続された前記バイポーラトランジスタのエミッタと
ソースが接続されゲートが定電位源に接続されたｐ型Ｍ
ＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタのド
レインとドレインが接続された第１のｎ型ＭＯＳトラン
ジスタと、前記第１のｎ型ＭＯＳトランジスタのソース
とドレインが接続されソースが低電位源に接続された第
２のｎ型ＭＯＳトランジスタと、前記第１及び第２のバ
イポーラトランジスタのベースに前記第１及び第２のＥ
ＣＬ回路部の相補出力の各一方が入力され、前記第１及
び第２のｎ型ＭＯＳトランジスタのゲートにそれぞれ前
記第１及び第２のＥＣＬ回路部の相補出力の各他方が入
力され、前記ｐ型ＭＯＳトランジスタと前記第１のｎ型
ＭＯＳトランジスタのドレイン接続点から、ＣＭＯＳレ
ベルの出力信号であって、前記第１及び第２のＥＣＬ回
路部の入力信号の論理和をとった信号が出力されること
を特徴とする。
は、入力信号のレベルに対応する相補出力を出力する第
１及び第２のＥＣＬ回路部と、これらのＥＣＬ回路部の
相補出力に基づいてＣＭＯＳレベルの出力を出力するレ
ベルシフト部とを備える半導体論理回路において、前記
レベルシフト部は、高電位源にコレクタが接続されたＮ
ＰＮ型の第１及び第２のバイポーラトランジスタと、共
通接続された前記バイポーラトランジスタのエミッタと
ソースが接続されゲートが定電位源に接続されたｐ型Ｍ
ＯＳトランジスタと、前記ｐ型ＭＯＳトランジスタのド
レインとドレインが接続された第１のｎ型ＭＯＳトラン
ジスタと、前記第１のｎ型ＭＯＳトランジスタのソース
とドレインが接続されソースが低電位源に接続された第
２のｎ型ＭＯＳトランジスタと、前記第１及び第２のバ
イポーラトランジスタのベースに前記第１及び第２のＥ
ＣＬ回路部の相補出力の各一方が入力され、前記第１及
び第２のｎ型ＭＯＳトランジスタのゲートにそれぞれ前
記第１及び第２のＥＣＬ回路部の相補出力の各他方が入
力され、前記ｐ型ＭＯＳトランジスタと前記第１のｎ型
ＭＯＳトランジスタのドレイン接続点から、ＣＭＯＳレ
ベルの出力信号であって、前記第１及び第２のＥＣＬ回
路部の入力信号の論理和をとった信号が出力されること
を特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示す回路図である。バ
イポーラトランジスタＱ１〜Ｑ３と、抵抗Ｒ１〜Ｒ３と
で第１の負の電源電位ＶEE1 を電源とする差動増幅器を
構成し、入力Ｖinを基準電位Ｖｆと比較して相補出力
Ｘ，〔Ｘ〕を出力するＥＣＬ回路部を構成する。また、
バイポーラトランジスタＱ４，ｐ型ＭＯＳトランジスタ
ＭＰ１，及びｎ型ＭＯＳトランジスタＭＮ１でレベルシ
フト部を構成する。ここで、バイポーラトランジスタＱ
４のコレクタ・エミッタ、ｐ型ＭＯＳトランジスタＭＰ
１のソース・ドレイン、ｎ型ＭＯＳトランジスタＭＮ１
のドレイン・ソースを縦続接続し、バイポーラトランジ
スタＱ４のコレクタを接地し（高電位電源に接続し）、
ｐ型ＭＯＳトランジスタＭＰ１のゲートとｎ型ＭＯＳト
ランジスタＭＮ１のソースを第２の負の電源電位ＶEE2
に接続し（低電位電源に接続し）ている。また、バイポ
ーラトランジスタＱ４のベースとｎ型ＭＯＳトランジス
タＭＮ１のゲートには、前記相補出力Ｘ，〔Ｘ〕を入力
させ、ＭＯＳトランジスタＭＰ１とＭＮ１のソース・ド
レインの接続点に出力Ｖｏの出力端子を接続している。
る。図１は本発明の第１実施例を示す回路図である。バ
イポーラトランジスタＱ１〜Ｑ３と、抵抗Ｒ１〜Ｒ３と
で第１の負の電源電位ＶEE1 を電源とする差動増幅器を
構成し、入力Ｖinを基準電位Ｖｆと比較して相補出力
Ｘ，〔Ｘ〕を出力するＥＣＬ回路部を構成する。また、
バイポーラトランジスタＱ４，ｐ型ＭＯＳトランジスタ
ＭＰ１，及びｎ型ＭＯＳトランジスタＭＮ１でレベルシ
フト部を構成する。ここで、バイポーラトランジスタＱ
４のコレクタ・エミッタ、ｐ型ＭＯＳトランジスタＭＰ
１のソース・ドレイン、ｎ型ＭＯＳトランジスタＭＮ１
のドレイン・ソースを縦続接続し、バイポーラトランジ
スタＱ４のコレクタを接地し（高電位電源に接続し）、
ｐ型ＭＯＳトランジスタＭＰ１のゲートとｎ型ＭＯＳト
ランジスタＭＮ１のソースを第２の負の電源電位ＶEE2
に接続し（低電位電源に接続し）ている。また、バイポ
ーラトランジスタＱ４のベースとｎ型ＭＯＳトランジス
タＭＮ１のゲートには、前記相補出力Ｘ，〔Ｘ〕を入力
させ、ＭＯＳトランジスタＭＰ１とＭＮ１のソース・ド
レインの接続点に出力Ｖｏの出力端子を接続している。
【０００７】次に、図１の論理回路の動作を図２を参照
して説明する。同図は入力Ｖinに対する相補出力Ｘ，
〔Ｘ〕と、出力Ｖｏと、バイポーラトランジスタＱ４の
エミッタ電位Ｙの各電位を示している。相補出力Ｘ及び
〔Ｘ〕の電位をＶX ，Ｖ[X] とする。この回路では、入
力Ｖinが高電位の場合には、Ｖ[X] ＝−Ｉ１・Ｒ１Ｖ，
ＶX ＝０Ｖとなり、逆に入力Ｖinが低電位の場合の各電
位はＶ[X] ＝０Ｖ，ＶX＝−Ｉ１・Ｒ２Ｖとなる。
して説明する。同図は入力Ｖinに対する相補出力Ｘ，
〔Ｘ〕と、出力Ｖｏと、バイポーラトランジスタＱ４の
エミッタ電位Ｙの各電位を示している。相補出力Ｘ及び
〔Ｘ〕の電位をＶX ，Ｖ[X] とする。この回路では、入
力Ｖinが高電位の場合には、Ｖ[X] ＝−Ｉ１・Ｒ１Ｖ，
ＶX ＝０Ｖとなり、逆に入力Ｖinが低電位の場合の各電
位はＶ[X] ＝０Ｖ，ＶX＝−Ｉ１・Ｒ２Ｖとなる。
【０００８】入力Ｖinが高電位の場合のレベル変換動作
を説明する。相補出力〔Ｘ〕の電位Ｖ[X] は低電位のＶ
[X]L＝−Ｉ１・Ｒ１Ｖを出力し、相補出力Ｘの電位ＶX
は高電位のＶXH＝０Ｖを出力している。この時に、ｎ型
ＭＯＳトランジスタＭＮ１のゲート・ソース間電位ＶGS
n ＝Ｖ[X]L−ＶEE2 をｎ型ＭＯＳトランジスタＭＮ１の
スレッショルド電位ＶTnにほぼ等しくなるように抵抗Ｒ
１の抵抗値を設定しておくことによりｎ型ＭＯＳトラン
ジスタＭＮ１はＯＦＦ状態になる。一方、ｐ型ＭＯＳト
ランジスタＭＰ１のゲート・ソース間電位ＶGSp は、バ
イポーラトランジスタＱ４の順バイアス時のＶBEをＶf
＝ 0.7Ｖとすると、ＶGSp ＝ＶEE2 −（ＶXH−Ｖf ）＝
ＶEE2 ＋ 0.7Ｖのバイアスが印加され、ｐ型ＭＯＳトラ
ンジスタＭＰ１はＯＮ状態になる。このように、ｎ型Ｍ
ＯＳトランジスタＭＮ１がＯＦＦでｐ型ＭＯＳトランジ
スタＭＰ１がＯＮであるから出力Ｖｏには高電位（−Ｖ
f＝− 0.7Ｖ）が出力される。
を説明する。相補出力〔Ｘ〕の電位Ｖ[X] は低電位のＶ
[X]L＝−Ｉ１・Ｒ１Ｖを出力し、相補出力Ｘの電位ＶX
は高電位のＶXH＝０Ｖを出力している。この時に、ｎ型
ＭＯＳトランジスタＭＮ１のゲート・ソース間電位ＶGS
n ＝Ｖ[X]L−ＶEE2 をｎ型ＭＯＳトランジスタＭＮ１の
スレッショルド電位ＶTnにほぼ等しくなるように抵抗Ｒ
１の抵抗値を設定しておくことによりｎ型ＭＯＳトラン
ジスタＭＮ１はＯＦＦ状態になる。一方、ｐ型ＭＯＳト
ランジスタＭＰ１のゲート・ソース間電位ＶGSp は、バ
イポーラトランジスタＱ４の順バイアス時のＶBEをＶf
＝ 0.7Ｖとすると、ＶGSp ＝ＶEE2 −（ＶXH−Ｖf ）＝
ＶEE2 ＋ 0.7Ｖのバイアスが印加され、ｐ型ＭＯＳトラ
ンジスタＭＰ１はＯＮ状態になる。このように、ｎ型Ｍ
ＯＳトランジスタＭＮ１がＯＦＦでｐ型ＭＯＳトランジ
スタＭＰ１がＯＮであるから出力Ｖｏには高電位（−Ｖ
f＝− 0.7Ｖ）が出力される。
【０００９】次に、入力Ｖinが低電位の場合のレベル変
換動作を説明する。相補出力〔Ｘ〕の電位Ｖ[X] は高電
位Ｖ[X]H＝０Ｖを出力し、相補出力Ｘの電位ＶX は低電
位ＶXL＝−Ｉ１・Ｒ２Ｖを出力している。ｎ型ＭＯＳト
ランジスタＭＮ１のゲート・ソース間にはＶGSn ＝−Ｖ
EE2 が印加されＯＮ状態になる。ｐ型ＭＯＳトランジス
タＭＰ１のゲート・ソース間にはＶGSp ＝ＶEE2 −（Ｖ
XL−Ｖf ）が印加されており、この時ＶGSp がｐ型ＭＯ
ＳトランジスタＭＰ１のスレッショルド電位ＶTpにほぼ
等しくなるように抵抗Ｒ２の抵抗値を設定しておくこと
によりｐ型ＭＯＳトランジスタＭＰ１はＯＦＦ状態にな
る。このように、ｎ型ＭＯＳトランジスタＭＮ１がＯＮ
でｐ型ＭＯＳトランジスタＭＰ１がＯＦＦであるから、
出力Ｖｏには低電位（ＶEE2 ）が出力される。
換動作を説明する。相補出力〔Ｘ〕の電位Ｖ[X] は高電
位Ｖ[X]H＝０Ｖを出力し、相補出力Ｘの電位ＶX は低電
位ＶXL＝−Ｉ１・Ｒ２Ｖを出力している。ｎ型ＭＯＳト
ランジスタＭＮ１のゲート・ソース間にはＶGSn ＝−Ｖ
EE2 が印加されＯＮ状態になる。ｐ型ＭＯＳトランジス
タＭＰ１のゲート・ソース間にはＶGSp ＝ＶEE2 −（Ｖ
XL−Ｖf ）が印加されており、この時ＶGSp がｐ型ＭＯ
ＳトランジスタＭＰ１のスレッショルド電位ＶTpにほぼ
等しくなるように抵抗Ｒ２の抵抗値を設定しておくこと
によりｐ型ＭＯＳトランジスタＭＰ１はＯＦＦ状態にな
る。このように、ｎ型ＭＯＳトランジスタＭＮ１がＯＮ
でｐ型ＭＯＳトランジスタＭＰ１がＯＦＦであるから、
出力Ｖｏには低電位（ＶEE2 ）が出力される。
【００１０】このように、この論理回路では、特にレベ
ルシフト部をバイポーラトランジスタＱ４と、ｎ型ＭＯ
ＳトランジスタＭＮ１と、ｐ型ＭＯＳトランジスタＭＰ
１とで構成し、ＥＣＬ回路部からの相補出力Ｘ，〔Ｘ〕
のレベルに応じて、Ｘが低電位の場合はｐ型ＭＯＳトラ
ンジスタＭＰ１が、〔Ｘ〕が低電位の場合はｎ型ＭＯＳ
トランジスタＭＮ１がそれぞれＯＦＦするように構成
し、出力ＶｏをＣＭＯＳレベルの低電位或いは高電位に
切り替えるので、レベルシフト部を３個のトランジスタ
で構成するだけでよく、回路を構成する素子数を大幅に
低減することができる。また、レベルシフト部の動作に
伴って生じる貫通電流を略０にすることができ、回路の
消費電流を大幅に低減することも可能となる。
ルシフト部をバイポーラトランジスタＱ４と、ｎ型ＭＯ
ＳトランジスタＭＮ１と、ｐ型ＭＯＳトランジスタＭＰ
１とで構成し、ＥＣＬ回路部からの相補出力Ｘ，〔Ｘ〕
のレベルに応じて、Ｘが低電位の場合はｐ型ＭＯＳトラ
ンジスタＭＰ１が、〔Ｘ〕が低電位の場合はｎ型ＭＯＳ
トランジスタＭＮ１がそれぞれＯＦＦするように構成
し、出力ＶｏをＣＭＯＳレベルの低電位或いは高電位に
切り替えるので、レベルシフト部を３個のトランジスタ
で構成するだけでよく、回路を構成する素子数を大幅に
低減することができる。また、レベルシフト部の動作に
伴って生じる貫通電流を略０にすることができ、回路の
消費電流を大幅に低減することも可能となる。
【００１１】図３は本発明の第２実施例の回路図であ
る。なお、以下に説明する各実施例において、図１と同
一部分には同一符号を付してある。この実施例ではＥＣ
Ｌ回路部の抵抗Ｒ１，Ｒ２の抵抗値を等しく（Ｒ２＝Ｒ
１）設定し、かつこれと同時にｐ型ＭＯＳトランジスタ
ＭＰ１のゲートにバイアス電位Ｖbpを与えている。この
場合、抵抗Ｒ１の抵抗値はＶ[X] ＝Ｖ[X]Lの時にｎ型Ｍ
ＯＳトランジスタＭＮ１がＯＦＦするように設定し、Ｖ
bpはＶX ＝ＶXLの時にｐ型ＭＯＳトランジスタＭＰ１が
ＯＦＦするように設定する。この第２実施例において
も、第１実施例と同様に、相補出力Ｘ，〔Ｘ〕に基づい
て出力Ｖｏに高電位と低電位を得ることができる。ま
た、この場合でも、レベルシフト部は３個のトランジス
タで構成でき、素子数を低減するともとに、貫通電流を
ほぼ０として消費電流を低減することができる。
る。なお、以下に説明する各実施例において、図１と同
一部分には同一符号を付してある。この実施例ではＥＣ
Ｌ回路部の抵抗Ｒ１，Ｒ２の抵抗値を等しく（Ｒ２＝Ｒ
１）設定し、かつこれと同時にｐ型ＭＯＳトランジスタ
ＭＰ１のゲートにバイアス電位Ｖbpを与えている。この
場合、抵抗Ｒ１の抵抗値はＶ[X] ＝Ｖ[X]Lの時にｎ型Ｍ
ＯＳトランジスタＭＮ１がＯＦＦするように設定し、Ｖ
bpはＶX ＝ＶXLの時にｐ型ＭＯＳトランジスタＭＰ１が
ＯＦＦするように設定する。この第２実施例において
も、第１実施例と同様に、相補出力Ｘ，〔Ｘ〕に基づい
て出力Ｖｏに高電位と低電位を得ることができる。ま
た、この場合でも、レベルシフト部は３個のトランジス
タで構成でき、素子数を低減するともとに、貫通電流を
ほぼ０として消費電流を低減することができる。
【００１２】図４は本発明の第３実施例の回路図であ
る。この実施例では、バイポーラトランジスタＱ５，Ｑ
６，及び抵抗Ｒ４でエミッタフォロア回路を構成し、こ
の回路に第１実施例における相補出力〔Ｘ〕を入力して
エミッタフォロア出力〔Ｙ〕を得ており、この出力
〔Ｙ〕をｎ型ＭＯＳトランジスタＭＮ１のゲートに入力
させている。この回路によれば、第１実施例におけるｎ
型ＭＯＳトランジスタＭＮ１のゲート容量が直接抵抗Ｒ
１の負荷となっているため、ｎ型ＭＯＳトランジスタＭ
Ｎ１のサイズを大きくすると〔Ｘ〕の応答が遅れ易いの
に対し、本実施例では同トランジスタＭＮ１のゲート容
量がエミッタフォロア回路により低インピーダンス化さ
れた〔Ｙ〕の負荷となるため遅れが生じ難くなるという
利点がある。また、この回路では、第１及び第２実施例
よりも２個のバイポーラトランジスタと１個の抵抗が余
分に必要とされるが、それでも従来構成に比較すれば素
子数を低減することができる。また、貫通電流がほぼ０
であるため、エミッタフォロア回路における電流Ｉ２が
生じても消費電流は第１及び第２実施例とは殆ど変わら
ない。
る。この実施例では、バイポーラトランジスタＱ５，Ｑ
６，及び抵抗Ｒ４でエミッタフォロア回路を構成し、こ
の回路に第１実施例における相補出力〔Ｘ〕を入力して
エミッタフォロア出力〔Ｙ〕を得ており、この出力
〔Ｙ〕をｎ型ＭＯＳトランジスタＭＮ１のゲートに入力
させている。この回路によれば、第１実施例におけるｎ
型ＭＯＳトランジスタＭＮ１のゲート容量が直接抵抗Ｒ
１の負荷となっているため、ｎ型ＭＯＳトランジスタＭ
Ｎ１のサイズを大きくすると〔Ｘ〕の応答が遅れ易いの
に対し、本実施例では同トランジスタＭＮ１のゲート容
量がエミッタフォロア回路により低インピーダンス化さ
れた〔Ｙ〕の負荷となるため遅れが生じ難くなるという
利点がある。また、この回路では、第１及び第２実施例
よりも２個のバイポーラトランジスタと１個の抵抗が余
分に必要とされるが、それでも従来構成に比較すれば素
子数を低減することができる。また、貫通電流がほぼ０
であるため、エミッタフォロア回路における電流Ｉ２が
生じても消費電流は第１及び第２実施例とは殆ど変わら
ない。
【００１３】図５は本発明の第４実施例の回路図であ
る。なお、以下の各実施例では、第１実施例の論理回路
に、更に論理を加えた回路構成の例を示している。この
実施例では、第１実施例のレベルシフト部に１個のｎ型
ＭＯＳトランジスタＭＮ２を追加し、このトランジスタ
のソース・ドレインをｎ型ＭＯＳトランジスタＭＮ１と
並列に接続し、ゲートをｐ型ＭＯＳトランジスタＭＰ１
のゲートに並列に接続し、これらのゲートに電位ＶA を
供給した構成としている。この回路では、電位ＶA が高
電位の場合には、ｐ型ＭＯＳトランジスタＭＰ１がＯＦ
Ｆとなり、ｎ型ＭＯＳトランジスタＭＮ4 がＯＮとなる
ため出力Ｖｏは低電位が出力される。また、電位ＶA に
低電位としてＶEE2 を入力した場合には、ｎ型ＭＯＳト
ランジスタＭＮ２がＯＦＦとなり、ｐ型ＭＯＳトランジ
スタＭＰ１のゲートはＶEE2 に接続したのと等価となる
ため、第１実施例の回路と同一動作をする。
る。なお、以下の各実施例では、第１実施例の論理回路
に、更に論理を加えた回路構成の例を示している。この
実施例では、第１実施例のレベルシフト部に１個のｎ型
ＭＯＳトランジスタＭＮ２を追加し、このトランジスタ
のソース・ドレインをｎ型ＭＯＳトランジスタＭＮ１と
並列に接続し、ゲートをｐ型ＭＯＳトランジスタＭＰ１
のゲートに並列に接続し、これらのゲートに電位ＶA を
供給した構成としている。この回路では、電位ＶA が高
電位の場合には、ｐ型ＭＯＳトランジスタＭＰ１がＯＦ
Ｆとなり、ｎ型ＭＯＳトランジスタＭＮ4 がＯＮとなる
ため出力Ｖｏは低電位が出力される。また、電位ＶA に
低電位としてＶEE2 を入力した場合には、ｎ型ＭＯＳト
ランジスタＭＮ２がＯＦＦとなり、ｐ型ＭＯＳトランジ
スタＭＰ１のゲートはＶEE2 に接続したのと等価となる
ため、第１実施例の回路と同一動作をする。
【００１４】このため、この回路では、Ｖｏ＝Ｖin・Ｖ
A なる論理積の論理を新たに組込んだことになる。この
実施例では、元から存在しているｐ型ＭＯＳトランジス
タＭＰ１のゲートを他方の論理入力としているため、新
たに追加する素子がｎ型ＭＯＳトランジスタ１個で済
み、論理を追加したのにもかかわらず追加する素子数が
最小数でよく、回路全体の素子数を少ないものにでき
る。消費電力についても第１実施例のものと殆ど変わり
はない。
A なる論理積の論理を新たに組込んだことになる。この
実施例では、元から存在しているｐ型ＭＯＳトランジス
タＭＰ１のゲートを他方の論理入力としているため、新
たに追加する素子がｎ型ＭＯＳトランジスタ１個で済
み、論理を追加したのにもかかわらず追加する素子数が
最小数でよく、回路全体の素子数を少ないものにでき
る。消費電力についても第１実施例のものと殆ど変わり
はない。
【００１５】図６は本発明の第５実施例の回路である。
この実施例では、第１実施例のレベルシフト部のｎ型Ｍ
ＯＳトランジスタと第２負電源電位ＶEE2 との間にｎ型
ＭＯＳトランジスタのソース・ドレインを直列に接続す
る。また、バイポーラトランジスタＱ４とｐ型ＭＯＳト
ランジスタＭＰ１と並列にバイポーラトランジスタＱ８
とｐ型ＭＯＳトランジスタＭＰ２を接続し、このｐ型Ｍ
ＯＳトランジスタＭＰ２のゲートとｎ型ＭＯＳトランジ
スタＭＮ３のゲートにＶB を入力した構成としている。
この実施例では、第１実施例のレベルシフト部のｎ型Ｍ
ＯＳトランジスタと第２負電源電位ＶEE2 との間にｎ型
ＭＯＳトランジスタのソース・ドレインを直列に接続す
る。また、バイポーラトランジスタＱ４とｐ型ＭＯＳト
ランジスタＭＰ１と並列にバイポーラトランジスタＱ８
とｐ型ＭＯＳトランジスタＭＰ２を接続し、このｐ型Ｍ
ＯＳトランジスタＭＰ２のゲートとｎ型ＭＯＳトランジ
スタＭＮ３のゲートにＶB を入力した構成としている。
【００１６】この回路では、ＶB が高電位の場合には、
ｐ型ＭＯＳトランジスタＭＰ２がＯＦＦとなり、ｎ型Ｍ
ＯＳトランジスタＭＮ３がＯＮとなり、出力Ｖｏは第１
実施例の場合と同じになる。また、ＶB が低電位の場合
には、ｎ型ＭＯＳトランジスタＭＮ３がＯＦＦとなり、
ｐ型ＭＯＳトランジスタＭＰ２がＯＮとなって、ｐ型Ｍ
ＯＳトランジスタＭＰ２及びバイポーラトランジスタＱ
８を通して出力Ｖｏは高電位（−Ｖf ）に引上げられ
る。この回路では、Ｖｏ＝Ｖin＋ＶB なる論理和の論理
を組込んでいることになる。この回路においても、第１
実施例の回路に３個のトランジスタを追加するだけで、
論理和を追加した論理回路が構成できる。また、消費電
力は殆ど増加されることはない。
ｐ型ＭＯＳトランジスタＭＰ２がＯＦＦとなり、ｎ型Ｍ
ＯＳトランジスタＭＮ３がＯＮとなり、出力Ｖｏは第１
実施例の場合と同じになる。また、ＶB が低電位の場合
には、ｎ型ＭＯＳトランジスタＭＮ３がＯＦＦとなり、
ｐ型ＭＯＳトランジスタＭＰ２がＯＮとなって、ｐ型Ｍ
ＯＳトランジスタＭＰ２及びバイポーラトランジスタＱ
８を通して出力Ｖｏは高電位（−Ｖf ）に引上げられ
る。この回路では、Ｖｏ＝Ｖin＋ＶB なる論理和の論理
を組込んでいることになる。この回路においても、第１
実施例の回路に３個のトランジスタを追加するだけで、
論理和を追加した論理回路が構成できる。また、消費電
力は殆ど増加されることはない。
【００１７】図７は本発明の第６実施例の回路図であ
る。この実施例では第１実施例のＥＣＬ回路部と全く同
じＥＣＬ回路を設けるとともに、レベルシフト部ではバ
イポーラトランジスタＱ４’とｎ型ＭＯＳトランジスタ
ＭＮ１’をそれぞれ追加し、バイポーラトランジスタＱ
４’はバイポーラトランジスタＱ４と並列に、ｎ型ＭＯ
ＳトランジスタＭＮ１’はｎ型ＭＯＳトランジスタＭＮ
１と直列に接続した構成としている。なお、新たに設け
たＥＣＬ回路部の各部には、’を付した同一符号を付し
てある。
る。この実施例では第１実施例のＥＣＬ回路部と全く同
じＥＣＬ回路を設けるとともに、レベルシフト部ではバ
イポーラトランジスタＱ４’とｎ型ＭＯＳトランジスタ
ＭＮ１’をそれぞれ追加し、バイポーラトランジスタＱ
４’はバイポーラトランジスタＱ４と並列に、ｎ型ＭＯ
ＳトランジスタＭＮ１’はｎ型ＭＯＳトランジスタＭＮ
１と直列に接続した構成としている。なお、新たに設け
たＥＣＬ回路部の各部には、’を付した同一符号を付し
てある。
【００１８】この回路では、電位Ｙはバイポーラトラン
ジスタＱ4 ，Ｑ4 ’のワイヤードＯＲになっているた
め、Ｖin，Ｖin’に対する出力Ｖｏの論理は次式のよう
になる。 Ｖｏ＝Ｙ＝Ｘ＋Ｘ’＝Ｖin＋Ｖin’ ｎ型ＭＯＳトランジスタＭＮ3 とＭＮ3 ’は直列に接続
されているので、出力Ｖｏは相補出力〔Ｘ〕，〔Ｘ’〕
のＮＡＮＤ論理となる。このため、入力信号Ｖin，Ｖi
n’に対する出力Ｖｏの論理は次式のようになる。 Ｖｏ＝〔〔Ｘ〕・〔Ｘ’〕〕＝Ｘ＋Ｘ’＝Ｖin＋Ｖin’ ここでは、出力引上げ側，引下げ側共に同一の論理にな
っており、したがって回路全体としては２つのＥＣＬ回
路部の入力Ｖin，Ｖin’に対してＶｏ＝Ｖin＋Ｖin’な
る論理和の論理を組み込んだことになる。この回路で
は、２つのＥＣＬ回路部の出力の論理和を取ったレベル
シフトが実現でき、論理回路数に対するレベルシフト部
の回路構成を簡略化し、素子数を低減し、かつ消費電力
を低減する。
ジスタＱ4 ，Ｑ4 ’のワイヤードＯＲになっているた
め、Ｖin，Ｖin’に対する出力Ｖｏの論理は次式のよう
になる。 Ｖｏ＝Ｙ＝Ｘ＋Ｘ’＝Ｖin＋Ｖin’ ｎ型ＭＯＳトランジスタＭＮ3 とＭＮ3 ’は直列に接続
されているので、出力Ｖｏは相補出力〔Ｘ〕，〔Ｘ’〕
のＮＡＮＤ論理となる。このため、入力信号Ｖin，Ｖi
n’に対する出力Ｖｏの論理は次式のようになる。 Ｖｏ＝〔〔Ｘ〕・〔Ｘ’〕〕＝Ｘ＋Ｘ’＝Ｖin＋Ｖin’ ここでは、出力引上げ側，引下げ側共に同一の論理にな
っており、したがって回路全体としては２つのＥＣＬ回
路部の入力Ｖin，Ｖin’に対してＶｏ＝Ｖin＋Ｖin’な
る論理和の論理を組み込んだことになる。この回路で
は、２つのＥＣＬ回路部の出力の論理和を取ったレベル
シフトが実現でき、論理回路数に対するレベルシフト部
の回路構成を簡略化し、素子数を低減し、かつ消費電力
を低減する。
【００１９】
【発明の効果】以上説明したように本発明は、入力信号
のレベルに対応する相補出力を出力する第１及び第２の
ＥＣＬ回路部と、これらのＥＣＬ回路部の相補出力に基
づいてＣＭＯＳレベルの出力を出力するレベルシフト部
とを備える半導体論理回路において、前記レベルシフト
部は、高電位源にコレクタが接続されたＮＰＮ型の第１
及び第２のバイポーラトランジスタと、共通接続された
前記バイポーラトランジスタのエミッタとソースが接続
されゲートが定電位源に接続されたｐ型ＭＯＳトランジ
スタと、前記ｐ型ＭＯＳトランジスタのドレインとドレ
インが接続された第１のｎ型ＭＯＳトランジスタと、前
記第１のｎ型ＭＯＳトランジスタのソースとドレインが
接続されソースが低電位源に接続された第２のｎ型ＭＯ
Ｓトランジスタと、前記第１及び第２のバイポーラトラ
ンジスタのベースに前記第１及び第２のＥＣＬ回路部の
相補出力の各一方が入力され、前記第１及び第２のｎ型
ＭＯＳトランジスタのゲートにそれぞれ前記第１及び第
２のＥＣＬ回路部の相補出力の各他方が入力され、前記
ｐ型ＭＯＳトランジスタと前記第１のｎ型ＭＯＳトラン
ジスタのドレイン接続点から、ＣＭＯＳレベルの出力信
号であって、前記第１及び第２のＥＣＬ回路部の入力信
号の論理和をとった信号が出力される構成としているの
で、従来回路に比較して素子数を大幅に削減でき、さら
にレベルシフト回路の貫通電流をほぼ無くして低消費電
流化が実現できるので、回路面積及び消費電流を共に従
来回路の約半分に削減した小型かつ低消費電流型の半導
体論理回路が構成できる。
のレベルに対応する相補出力を出力する第１及び第２の
ＥＣＬ回路部と、これらのＥＣＬ回路部の相補出力に基
づいてＣＭＯＳレベルの出力を出力するレベルシフト部
とを備える半導体論理回路において、前記レベルシフト
部は、高電位源にコレクタが接続されたＮＰＮ型の第１
及び第２のバイポーラトランジスタと、共通接続された
前記バイポーラトランジスタのエミッタとソースが接続
されゲートが定電位源に接続されたｐ型ＭＯＳトランジ
スタと、前記ｐ型ＭＯＳトランジスタのドレインとドレ
インが接続された第１のｎ型ＭＯＳトランジスタと、前
記第１のｎ型ＭＯＳトランジスタのソースとドレインが
接続されソースが低電位源に接続された第２のｎ型ＭＯ
Ｓトランジスタと、前記第１及び第２のバイポーラトラ
ンジスタのベースに前記第１及び第２のＥＣＬ回路部の
相補出力の各一方が入力され、前記第１及び第２のｎ型
ＭＯＳトランジスタのゲートにそれぞれ前記第１及び第
２のＥＣＬ回路部の相補出力の各他方が入力され、前記
ｐ型ＭＯＳトランジスタと前記第１のｎ型ＭＯＳトラン
ジスタのドレイン接続点から、ＣＭＯＳレベルの出力信
号であって、前記第１及び第２のＥＣＬ回路部の入力信
号の論理和をとった信号が出力される構成としているの
で、従来回路に比較して素子数を大幅に削減でき、さら
にレベルシフト回路の貫通電流をほぼ無くして低消費電
流化が実現できるので、回路面積及び消費電流を共に従
来回路の約半分に削減した小型かつ低消費電流型の半導
体論理回路が構成できる。
【００２０】ここで、ｐ型ＭＯＳトランジスタのゲート
を低電位源に接続することで、ＥＣＬ回路部に設けた２
つの負荷抵抗の値の設定により、適切なレベルシフト動
作が実現される。また、ｐ型ＭＯＳトランジスタのゲー
トに低電位源とは異なる電位のバイアス電位を供給する
ことで、ＥＣＬ回路部に設けた２つの負荷抵抗の抵抗値
を等しい値に設定しても適切なレベルシフト動作が実現
される。更に、ＥＣＬ回路部とｎ型ＭＯＳトランジスタ
のゲートとの間に、該ゲートを低インピーダンスでドラ
イブするバッファ回路を介挿することで、ｎ型ＭＯＳト
ランジスタのサイズを大きくした場合でも動作遅れを回
避することが可能となる。
を低電位源に接続することで、ＥＣＬ回路部に設けた２
つの負荷抵抗の値の設定により、適切なレベルシフト動
作が実現される。また、ｐ型ＭＯＳトランジスタのゲー
トに低電位源とは異なる電位のバイアス電位を供給する
ことで、ＥＣＬ回路部に設けた２つの負荷抵抗の抵抗値
を等しい値に設定しても適切なレベルシフト動作が実現
される。更に、ＥＣＬ回路部とｎ型ＭＯＳトランジスタ
のゲートとの間に、該ゲートを低インピーダンスでドラ
イブするバッファ回路を介挿することで、ｎ型ＭＯＳト
ランジスタのサイズを大きくした場合でも動作遅れを回
避することが可能となる。
【図１】本発明の論理回路の第１実施例の回路図であ
る。
る。
【図２】図１の論理回路における信号レベルを示すタイ
ムチャートである。
ムチャートである。
【図３】本発明の第２実施例の回路図である。
【図４】本発明の第３実施例の回路図である。
【図５】本発明の第４実施例の回路図である。
【図６】本発明の第５実施例の回路図である。
【図７】本発明の第６実施例の回路図である。
【図８】従来の論理回路の一例の回路図である。
【図９】図８の回路における信号レベルを示すタイムチ
ャートである。
ャートである。
Ｑ１〜Ｑ８ バイポーラトランジスタ ＭＰ１，ＭＰ２ ｐ型ＭＯＳトランジスタ ＭＮ１〜ＭＮ３ ｎ型ＭＯＳトランジスタ Ｒ１〜Ｒ３ 抵抗 Ｖin 入力 Ｖｏ 出力 Ｘ，〔Ｘ〕 相補出力
Claims (1)
- 【請求項１】 入力信号のレベルに対応する相補出力を
出力する第１及び第２のＥＣＬ回路部と、これらのＥＣ
Ｌ回路部の相補出力に基づいてＣＭＯＳレベルの出力を
出力するレベルシフト部とを備える半導体論理回路にお
いて、前記レベルシフト部は、高電位源にコレクタが接
続されたＮＰＮ型の第１及び第２のバイポーラトランジ
スタと、共通接続された前記バイポーラトランジスタの
エミッタとソースが接続されゲートが定電位源に接続さ
れたｐ型ＭＯＳトランジスタと、前記ｐ型ＭＯＳトラン
ジスタのドレインとドレインが接続された第１のｎ型Ｍ
ＯＳトランジスタと、前記第１のｎ型ＭＯＳトランジス
タのソースとドレインが接続されソースが低電位源に接
続された第２のｎ型ＭＯＳトランジスタと、前記第１及
び第２のバイポーラトランジスタのベースに前記第１及
び第２のＥＣＬ回路部の相補出力の各一方が入力され、
前記第１及び第２のｎ型ＭＯＳトランジスタのゲートに
それぞれ前記第１及び第２のＥＣＬ回路部の相補出力の
各他方が入力され、前記ｐ型ＭＯＳトランジスタと前記
第１のｎ型ＭＯＳトランジスタのドレイン接続点から、
ＣＭＯＳレベルの出力信号であって、前記第１及び第２
のＥＣＬ回路部の入力信号の論理和をとった信号が出力
されることを特徴とする半導体論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141169A JP3019668B2 (ja) | 1993-05-21 | 1993-05-21 | 半導体論理回路 |
| US08/243,138 US5479005A (en) | 1993-05-21 | 1994-05-16 | Low-power consumption bi-CMOS circuit formed by a small number of circuit components |
| DE69422218T DE69422218T2 (de) | 1993-05-21 | 1994-05-18 | Mit einer geringen Anzahl von Schaltungskomponenten aufgebaute, eine geringe Leistungsaufnahme aufweisende BI-CMOS-Schaltung |
| EP94107708A EP0625825B1 (en) | 1993-05-21 | 1994-05-18 | Low-power consumption BI-CMOS circuit formed by a small number of circuit components |
| KR1019940011123A KR0131170B1 (ko) | 1993-05-21 | 1994-05-21 | 소수의 회로 소자로 형성된 저 전력 소비 바이-cmos 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141169A JP3019668B2 (ja) | 1993-05-21 | 1993-05-21 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334508A JPH06334508A (ja) | 1994-12-02 |
| JP3019668B2 true JP3019668B2 (ja) | 2000-03-13 |
Family
ID=15285747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141169A Expired - Lifetime JP3019668B2 (ja) | 1993-05-21 | 1993-05-21 | 半導体論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5479005A (ja) |
| EP (1) | EP0625825B1 (ja) |
| JP (1) | JP3019668B2 (ja) |
| KR (1) | KR0131170B1 (ja) |
| DE (1) | DE69422218T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280165A (en) * | 1989-10-30 | 1994-01-18 | Symbol Technolgoies, Inc. | Scan pattern generators for bar code symbol readers |
| GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
| US6100716A (en) * | 1998-09-17 | 2000-08-08 | Nortel Networks Corporation | Voltage excursion detection apparatus |
| DE102006045184A1 (de) * | 2006-09-25 | 2008-04-03 | Rohde & Schwarz Gmbh & Co. Kg | Regelkreis zur thermischen Kompensation eines elektronischen Verstärkerpfads |
| WO2015001371A1 (en) * | 2013-07-03 | 2015-01-08 | Freescale Semiconductor, Inc. | Emitter follower buffer with reverse-bias protection |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| US4868421A (en) * | 1987-02-24 | 1989-09-19 | Fairchild Semiconductor Corporation | Bimos circuit that provides low power dissipation and high transient drive capability |
| JP2593872B2 (ja) * | 1987-05-29 | 1997-03-26 | 日本電信電話株式会社 | レベル変換回路 |
| GB2209104A (en) * | 1987-08-26 | 1989-04-26 | Philips Nv | An amplifier load circuit and an amplifier including the load circuit |
| JPH01259622A (ja) * | 1988-04-11 | 1989-10-17 | Hitachi Ltd | 論理回路 |
| JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
| JPH082019B2 (ja) * | 1989-09-13 | 1996-01-10 | 株式会社東芝 | レベル変換回路 |
| DE4010145C1 (ja) * | 1990-03-29 | 1991-01-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| US5068548A (en) * | 1990-05-15 | 1991-11-26 | Siarc | Bicmos logic circuit for basic applications |
| JP2547893B2 (ja) * | 1990-07-25 | 1996-10-23 | 株式会社東芝 | 論理回路 |
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| DE69122491D1 (de) * | 1991-02-28 | 1996-11-07 | Ibm | Pegelschieberschaltung für schnelle leistungsarme ECL nach CMOS-Eingangspuffern in biCMOS-Technik |
| JP3082336B2 (ja) * | 1991-09-12 | 2000-08-28 | 日本電気株式会社 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
| US5304869A (en) * | 1992-04-17 | 1994-04-19 | Intel Corporation | BiCMOS digital amplifier |
-
1993
- 1993-05-21 JP JP5141169A patent/JP3019668B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-16 US US08/243,138 patent/US5479005A/en not_active Expired - Fee Related
- 1994-05-18 EP EP94107708A patent/EP0625825B1/en not_active Expired - Lifetime
- 1994-05-18 DE DE69422218T patent/DE69422218T2/de not_active Expired - Fee Related
- 1994-05-21 KR KR1019940011123A patent/KR0131170B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334508A (ja) | 1994-12-02 |
| KR940027323A (ko) | 1994-12-10 |
| EP0625825A1 (en) | 1994-11-23 |
| EP0625825B1 (en) | 1999-12-22 |
| KR0131170B1 (ko) | 1998-10-01 |
| US5479005A (en) | 1995-12-26 |
| DE69422218T2 (de) | 2000-09-07 |
| DE69422218D1 (de) | 2000-01-27 |
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