JPH05327425A - 発振回路 - Google Patents
発振回路Info
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- JPH05327425A JPH05327425A JP12244592A JP12244592A JPH05327425A JP H05327425 A JPH05327425 A JP H05327425A JP 12244592 A JP12244592 A JP 12244592A JP 12244592 A JP12244592 A JP 12244592A JP H05327425 A JPH05327425 A JP H05327425A
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- transistor
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- drain
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Abstract
(57)【要約】
【目的】電源電圧が変動しても発振周波数が一定になる
ようにする。 【構成】一定電圧の第１及び第２の電圧Ｖｒ１，Ｖｒ２
をそれぞれ対応して発生する第１及び第２の定電圧発生
回路２ａ，２ｂを設ける。リング発振器１の各インバー
タブロック１１ａ〜１１ｃの第３のトランジスタＱ１
３，Ｑ２３，Ｑ３３のゲートに第１の電圧Ｖｒ１を供給
し第４のトランジスタＱ１４，Ｑ２４，Ｑ３４のゲート
に第２の電圧Ｖｒ２を供給する。
ようにする。 【構成】一定電圧の第１及び第２の電圧Ｖｒ１，Ｖｒ２
をそれぞれ対応して発生する第１及び第２の定電圧発生
回路２ａ，２ｂを設ける。リング発振器１の各インバー
タブロック１１ａ〜１１ｃの第３のトランジスタＱ１
３，Ｑ２３，Ｑ３３のゲートに第１の電圧Ｖｒ１を供給
し第４のトランジスタＱ１４，Ｑ２４，Ｑ３４のゲート
に第２の電圧Ｖｒ２を供給する。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に各
段が複数のトランジスタをカスコード状に接続したＣＭ
ＯＳ型のインバータブロックで形成されたリング発振器
を含む発振回路に関する。
段が複数のトランジスタをカスコード状に接続したＣＭ
ＯＳ型のインバータブロックで形成されたリング発振器
を含む発振回路に関する。
【０００２】
【従来の技術】従来、この種の発振回路は、図４に示す
ように、互いにゲート同志及びドレイン同志を接続する
Ｐ型の第１のトランジスタ（Ｑ１１，Ｑ２１，Ｑ３１）
及びＮ型の第２のトランジスタ（Ｑ１２，Ｑ２２，Ｑ３
２）、ソースを電源供給端子（Ｖｃｃ）と接続しドレイ
ンを第１のトランジスタ（Ｑ１１，Ｑ２１，Ｑ３１）の
ソースと接続しゲートを前述の第１，第２のトランジス
タのゲートと接続するＰ型の第３のトランジスタ（Ｑ１
３，Ｑ２３，Ｑ３３）、並びにソースを基準電位点と接
続しドレインを第２のトランジスタ（Ｑ１２，Ｑ２２，
Ｑ３２）のソースと接続しゲートを前述の第１〜第３の
トランジスタのゲートと接続するＮ型の第４のトランジ
スタ（Ｑ１４，Ｑ２４，Ｑ３４）をそれぞれ対応して備
え、これらカスコード接続された第１〜第４のトランジ
スタのゲートを入力端、第１，第２のトランジスタのド
レインを出力端とする３段のインバータブロック１２ａ
〜１２ｃを継続接続し最後段（１２ｃ）の出力端を最前
段（１２ａ）の入力端に接続するリング発振器１ａによ
り構成されていた。
ように、互いにゲート同志及びドレイン同志を接続する
Ｐ型の第１のトランジスタ（Ｑ１１，Ｑ２１，Ｑ３１）
及びＮ型の第２のトランジスタ（Ｑ１２，Ｑ２２，Ｑ３
２）、ソースを電源供給端子（Ｖｃｃ）と接続しドレイ
ンを第１のトランジスタ（Ｑ１１，Ｑ２１，Ｑ３１）の
ソースと接続しゲートを前述の第１，第２のトランジス
タのゲートと接続するＰ型の第３のトランジスタ（Ｑ１
３，Ｑ２３，Ｑ３３）、並びにソースを基準電位点と接
続しドレインを第２のトランジスタ（Ｑ１２，Ｑ２２，
Ｑ３２）のソースと接続しゲートを前述の第１〜第３の
トランジスタのゲートと接続するＮ型の第４のトランジ
スタ（Ｑ１４，Ｑ２４，Ｑ３４）をそれぞれ対応して備
え、これらカスコード接続された第１〜第４のトランジ
スタのゲートを入力端、第１，第２のトランジスタのド
レインを出力端とする３段のインバータブロック１２ａ
〜１２ｃを継続接続し最後段（１２ｃ）の出力端を最前
段（１２ａ）の入力端に接続するリング発振器１ａによ
り構成されていた。
【０００３】この発振回路においては、各インバータブ
ロック１２ａ〜１２ｃの入力端が前段のインバータブロ
ック（１２ａは１２ｃ）のＰ型トランジスタで充電さ
れ、Ｎ型のトランジスタで放電されることによって所定
の周波数で発振する。
ロック１２ａ〜１２ｃの入力端が前段のインバータブロ
ック（１２ａは１２ｃ）のＰ型トランジスタで充電さ
れ、Ｎ型のトランジスタで放電されることによって所定
の周波数で発振する。
【０００４】
【発明が解決しようとする課題】この従来の発振回路
は、カスコード接続された第１〜第４のトランジスタの
ゲートを共通接続して入力端とし第１，第２のトランジ
スタのドレインを出力端とする３段のインバータブロッ
ク１２ａ〜１２ｃをリング状に継続接続した構成となっ
ているので、電源電圧Ｖｃｃが変化すると各インバータ
ブロック１２ａ〜１２ｃの出力端の電位が変化し、これ
ら出力端は各インバータブロック１２ａ〜１２ｃの入力
端、すなわち各インバータブロック１２ａ〜１２ｃの第
１〜第４のトランジスタのゲートでもあるため、これら
トランジスタにより各インバータブロック１２ａ〜１２
ｃの入力端の充放電々流が変化し、図５に示すように、
発振周波数、すなわち出力信号ＯＳＣの周期が変化する
という問題点があった。
は、カスコード接続された第１〜第４のトランジスタの
ゲートを共通接続して入力端とし第１，第２のトランジ
スタのドレインを出力端とする３段のインバータブロッ
ク１２ａ〜１２ｃをリング状に継続接続した構成となっ
ているので、電源電圧Ｖｃｃが変化すると各インバータ
ブロック１２ａ〜１２ｃの出力端の電位が変化し、これ
ら出力端は各インバータブロック１２ａ〜１２ｃの入力
端、すなわち各インバータブロック１２ａ〜１２ｃの第
１〜第４のトランジスタのゲートでもあるため、これら
トランジスタにより各インバータブロック１２ａ〜１２
ｃの入力端の充放電々流が変化し、図５に示すように、
発振周波数、すなわち出力信号ＯＳＣの周期が変化する
という問題点があった。
【０００５】本発明の目的は、電源電圧が変化したとき
の発振周波数の変動を抑えることができる発振回路を提
供することにある。
の発振周波数の変動を抑えることができる発振回路を提
供することにある。
【０００６】
【課題を解決するための手段】本発明の発振回路は、互
いにゲート同志及びドレイン同志を接続する一導電型の
第１のトランジスタ及び逆導電型の第２のトランジス
タ、ソースを電源供給端子と接続しドレインを前記第１
のトランジスタのソースと接続しゲートに第１の電圧を
受ける一導電型の第３のトランジスタ、並びにソースを
基準電位点と接続しドレインを前記第２のトランジスタ
のソースと接続しゲートに第２の電圧を受ける逆導電型
の第４のトランジスタをそれぞれ備え、前記第１及び第
２のトランジスタのゲートを入力端、ドレインを出力端
とする奇数かつ複数段のインバータブロックを継続接続
し最後段の出力端を最前段の入力端に接続するリング発
振器と、一定電圧の前記第１の電圧を発生する第１の定
電圧発生回路と、一定電圧の前記第２の電圧を発生する
第２の定電圧発生回路とを有している。
いにゲート同志及びドレイン同志を接続する一導電型の
第１のトランジスタ及び逆導電型の第２のトランジス
タ、ソースを電源供給端子と接続しドレインを前記第１
のトランジスタのソースと接続しゲートに第１の電圧を
受ける一導電型の第３のトランジスタ、並びにソースを
基準電位点と接続しドレインを前記第２のトランジスタ
のソースと接続しゲートに第２の電圧を受ける逆導電型
の第４のトランジスタをそれぞれ備え、前記第１及び第
２のトランジスタのゲートを入力端、ドレインを出力端
とする奇数かつ複数段のインバータブロックを継続接続
し最後段の出力端を最前段の入力端に接続するリング発
振器と、一定電圧の前記第１の電圧を発生する第１の定
電圧発生回路と、一定電圧の前記第２の電圧を発生する
第２の定電圧発生回路とを有している。
【０００７】また、第１（第２）の定電圧発生回路を、
ソースを電源供給端子（基準電位点）と接続しゲート，
ドレインを共通接続する一導電型（逆導電型）の第５の
トランジスタ、及び一端をこの第５のトランジスタのゲ
ート，ドレインと接続し他端を前記基準電位点（電源供
給端子）と接続する第１の抵抗素子を備えこの第１の抵
抗素子の一端から電源電圧を分圧した電圧を出力する分
圧回路と、正の入力端に前記分圧回路の出力電圧を入力
し負の入力端に第１（第２）の電圧を入力するカレント
ミラー型の差動増幅器と、ゲートにこの差動増幅器の出
力電圧を受けソースを前記電源供給端子（基準電位点）
と接続しドレインを前記第１（第２）の電圧の出力端と
する一導電型（逆導電型）の第６のトランジスタと、一
端をこの第６のトランジスタのドレインと接続し他端を
前記基準電位点（電源供給端子）と接続する第２の抵抗
素子とを含んだ構成を有している。また、電源供給端子
（基準電位点）と第１の抵抗素子の一端との間に、第５
のトランジスタに代えて第３の抵抗素子を接続した構成
を有している。
ソースを電源供給端子（基準電位点）と接続しゲート，
ドレインを共通接続する一導電型（逆導電型）の第５の
トランジスタ、及び一端をこの第５のトランジスタのゲ
ート，ドレインと接続し他端を前記基準電位点（電源供
給端子）と接続する第１の抵抗素子を備えこの第１の抵
抗素子の一端から電源電圧を分圧した電圧を出力する分
圧回路と、正の入力端に前記分圧回路の出力電圧を入力
し負の入力端に第１（第２）の電圧を入力するカレント
ミラー型の差動増幅器と、ゲートにこの差動増幅器の出
力電圧を受けソースを前記電源供給端子（基準電位点）
と接続しドレインを前記第１（第２）の電圧の出力端と
する一導電型（逆導電型）の第６のトランジスタと、一
端をこの第６のトランジスタのドレインと接続し他端を
前記基準電位点（電源供給端子）と接続する第２の抵抗
素子とを含んだ構成を有している。また、電源供給端子
（基準電位点）と第１の抵抗素子の一端との間に、第５
のトランジスタに代えて第３の抵抗素子を接続した構成
を有している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１０】リング発振器１は、互いにゲート同志及び
ドレイン同志を接続するＰ型の第１のトランジスタ（Ｑ
１１，Ｑ２１，Ｑ３１）及びＮ型の第２のトランジスタ
（Ｑ１２，Ｑ２２，Ｑ３２）と、ソースを電源供給端子
（Ｖｃｃ）と接続しドレインを第１のトランジスタ（Ｑ
１１，Ｑ２１，Ｑ３１）のソースと接続しゲートに第１
の電圧Ｖｒ１を受けるＰ型の第３のトランジスタ（Ｑ１
３，Ｑ２３，Ｑ３３）と、ソースを基準電位点と接続し
ドレインを第２のトランジスタ（Ｑ１２，Ｑ２２，Ｑ３
２）のソースと接続しゲートに第２の電圧Ｖｒ２を受け
るＮ型の第４のトランジスタ（Ｑ１４，Ｑ２４，Ｑ３
４）とをそれぞれ対応して備え、第１及び第２のトラン
ジスタ（Ｑ１１，Ｑ２１，Ｑ３１），（Ｑ１２，Ｑ２
２，Ｑ３２）のゲートを入力端、ドレインを出力端とす
る３段のインバータブロック１１ａ〜１１ｃを継続接続
し最後段（１１ｃ）の出力端を最前段（１１ａ）入力端
に接続する構成となっている。
ドレイン同志を接続するＰ型の第１のトランジスタ（Ｑ
１１，Ｑ２１，Ｑ３１）及びＮ型の第２のトランジスタ
（Ｑ１２，Ｑ２２，Ｑ３２）と、ソースを電源供給端子
（Ｖｃｃ）と接続しドレインを第１のトランジスタ（Ｑ
１１，Ｑ２１，Ｑ３１）のソースと接続しゲートに第１
の電圧Ｖｒ１を受けるＰ型の第３のトランジスタ（Ｑ１
３，Ｑ２３，Ｑ３３）と、ソースを基準電位点と接続し
ドレインを第２のトランジスタ（Ｑ１２，Ｑ２２，Ｑ３
２）のソースと接続しゲートに第２の電圧Ｖｒ２を受け
るＮ型の第４のトランジスタ（Ｑ１４，Ｑ２４，Ｑ３
４）とをそれぞれ対応して備え、第１及び第２のトラン
ジスタ（Ｑ１１，Ｑ２１，Ｑ３１），（Ｑ１２，Ｑ２
２，Ｑ３２）のゲートを入力端、ドレインを出力端とす
る３段のインバータブロック１１ａ〜１１ｃを継続接続
し最後段（１１ｃ）の出力端を最前段（１１ａ）入力端
に接続する構成となっている。
【００１１】また、第１の電圧Ｖｒ１（第２の電圧Ｖｒ
２）を発生する定電圧発生回路２ａ（２ｂ）は、ソース
を電源供給端子（Ｖｃｃ）（基準電位点）と接続しゲー
ト，ドレインを共通接続するＰ型（Ｎ型）の第５のトラ
ンジスタＱ１（Ｑ３）、及び一端をこのトランジスタＱ
１（Ｑ３）のゲート，ドレインと接続し他端を基準電位
点（電源供給端子（Ｖｃｃ））と接続する第１の抵抗素
子Ｒ１（Ｒ３）を備えこの第１の抵抗素子の一端から電
源電圧Ｖｃｃを分圧した電圧を出力する分圧回路と、正
の入力端に分圧回路の出力電圧を入力し負の入力端に第
１（第２）の電圧Ｖｒ１（Ｖｒ２）を入力するカレント
ミラー型の差動増幅器ＤＡ１（ＤＡ２）と、ゲートにこ
の差動増幅器ＤＡ１（ＤＡ２）の出力電圧を受けソース
を電源供給端子（基準電位点）と接続しドレインを第１
（第２）の電圧Ｖｒ１（Ｖｒ２）の出力端とするＰ型
（Ｎ型）の第６のトランジスタＱ２（Ｑ４）と、一端を
この第６のトランジスタＱ２（Ｑ４）のドレインと接続
し他端を基準電位点（電源供給端子）と接続する第２の
抵抗素子Ｒ２（Ｒ４）とを含んだ構成となっている。
２）を発生する定電圧発生回路２ａ（２ｂ）は、ソース
を電源供給端子（Ｖｃｃ）（基準電位点）と接続しゲー
ト，ドレインを共通接続するＰ型（Ｎ型）の第５のトラ
ンジスタＱ１（Ｑ３）、及び一端をこのトランジスタＱ
１（Ｑ３）のゲート，ドレインと接続し他端を基準電位
点（電源供給端子（Ｖｃｃ））と接続する第１の抵抗素
子Ｒ１（Ｒ３）を備えこの第１の抵抗素子の一端から電
源電圧Ｖｃｃを分圧した電圧を出力する分圧回路と、正
の入力端に分圧回路の出力電圧を入力し負の入力端に第
１（第２）の電圧Ｖｒ１（Ｖｒ２）を入力するカレント
ミラー型の差動増幅器ＤＡ１（ＤＡ２）と、ゲートにこ
の差動増幅器ＤＡ１（ＤＡ２）の出力電圧を受けソース
を電源供給端子（基準電位点）と接続しドレインを第１
（第２）の電圧Ｖｒ１（Ｖｒ２）の出力端とするＰ型
（Ｎ型）の第６のトランジスタＱ２（Ｑ４）と、一端を
この第６のトランジスタＱ２（Ｑ４）のドレインと接続
し他端を基準電位点（電源供給端子）と接続する第２の
抵抗素子Ｒ２（Ｒ４）とを含んだ構成となっている。
【００１２】また、差動増幅器ＤＡ１，ＤＡ２は、図２
に示すように、Ｎ型のトランジスタＱ５，Ｑ６，Ｑ９と
Ｐ型のトランジスタＱ７，Ｑ８とを備えたカレントミラ
ー型となっている。
に示すように、Ｎ型のトランジスタＱ５，Ｑ６，Ｑ９と
Ｐ型のトランジスタＱ７，Ｑ８とを備えたカレントミラ
ー型となっている。
【００１３】次にこの実施例の動作について説明する。
【００１４】まず、分圧回路の出力端である節点Ｎ１
は、トランジスタＱ１により、電源電圧Ｖｃｃよりその
トランジスタのしきい電圧｜Ｖｔｐ｜だけ低い電位（Ｖ
ｃｃ−｜Ｖｔｐ｜）となる。しかし抵抗素子Ｒ１の値に
応じて電流を流すため、節点Ｎ１のレベルは多少Ｖｃｃ
−｜Ｖｔｐ｜により変動する。
は、トランジスタＱ１により、電源電圧Ｖｃｃよりその
トランジスタのしきい電圧｜Ｖｔｐ｜だけ低い電位（Ｖ
ｃｃ−｜Ｖｔｐ｜）となる。しかし抵抗素子Ｒ１の値に
応じて電流を流すため、節点Ｎ１のレベルは多少Ｖｃｃ
−｜Ｖｔｐ｜により変動する。
【００１５】一方、定電圧発生回路２ａの出力端、節点
Ｎ３の電位を、節点Ｎ１と同電位になるように抵抗素子
Ｒ２の値で制御する。節点Ｎ１，Ｎ３の電圧は差動増幅
器ＤＡ１に入力しているが、差動増幅器ＤＡ１の入力電
位が同一であればその出力節点Ｎ５はある一定の電位と
なる。
Ｎ３の電位を、節点Ｎ１と同電位になるように抵抗素子
Ｒ２の値で制御する。節点Ｎ１，Ｎ３の電圧は差動増幅
器ＤＡ１に入力しているが、差動増幅器ＤＡ１の入力電
位が同一であればその出力節点Ｎ５はある一定の電位と
なる。
【００１６】節点Ｎ５の電位をゲートへ入力しているト
ランジスタＱ２は、そのゲートレベルが一定であるなら
ばドレイン・ソース間を流れる電流も一定電流となり、
節点Ｎ３、すなわち第１の電圧Ｖｒ１はある一定の電位
に保たれることになる。
ランジスタＱ２は、そのゲートレベルが一定であるなら
ばドレイン・ソース間を流れる電流も一定電流となり、
節点Ｎ３、すなわち第１の電圧Ｖｒ１はある一定の電位
に保たれることになる。
【００１７】もし電源電圧Ｖｃｃが変化して、節点Ｎ１
が所定の電位よりも高くなった場合には、差動増幅ＤＡ
１が動作し、その出力の節点Ｎ５の電位を降下させる。
節点Ｎ５の電位が降下すると、トランジスタＱ２のゲー
ト・ソース間電位が変化するため、トランジスタＱ２の
ドレイン・ソース間電流が増大し、節点Ｎ３の電位すな
わち第１の電圧Ｖｒ１は上昇する。そして、節点Ｎ３の
電位が節点Ｎ１と同電位になると、差動増幅器ＤＡ１の
出力節点Ｎ５は所定の電位になる。すなわち、トランジ
スタＱ２は定電流回路として働き、各インバータブロッ
ク１１ａ〜１１ｃの第３のトランジスタＱ１３，Ｑ２
３，Ｑ３３のゲートレベルを常にある一定の電位に保
つ。
が所定の電位よりも高くなった場合には、差動増幅ＤＡ
１が動作し、その出力の節点Ｎ５の電位を降下させる。
節点Ｎ５の電位が降下すると、トランジスタＱ２のゲー
ト・ソース間電位が変化するため、トランジスタＱ２の
ドレイン・ソース間電流が増大し、節点Ｎ３の電位すな
わち第１の電圧Ｖｒ１は上昇する。そして、節点Ｎ３の
電位が節点Ｎ１と同電位になると、差動増幅器ＤＡ１の
出力節点Ｎ５は所定の電位になる。すなわち、トランジ
スタＱ２は定電流回路として働き、各インバータブロッ
ク１１ａ〜１１ｃの第３のトランジスタＱ１３，Ｑ２
３，Ｑ３３のゲートレベルを常にある一定の電位に保
つ。
【００１８】この働きにより、トランジスタＱ１３，Ｑ
２３，Ｑ３３の各ドレイン・ソース間電流は定電流とな
り、各インバータブロック１１ａ〜１１ｃの入力端を充
電する時間は電流電圧Ｖｃｃが変動しても変わらず、一
定の時間となる。
２３，Ｑ３３の各ドレイン・ソース間電流は定電流とな
り、各インバータブロック１１ａ〜１１ｃの入力端を充
電する時間は電流電圧Ｖｃｃが変動しても変わらず、一
定の時間となる。
【００１９】定電圧発生回路２ｂも同様に動作し、トラ
ンジスタＱ１４，Ｑ２４，Ｑ３４の各ドレイン・ソース
間電流を一定にし、各インバータブロック１１ａ〜１１
ｃの入力端の電荷を放電する時間を、電源電圧Ｖｃｃが
変動しても一定となるようにする。
ンジスタＱ１４，Ｑ２４，Ｑ３４の各ドレイン・ソース
間電流を一定にし、各インバータブロック１１ａ〜１１
ｃの入力端の電荷を放電する時間を、電源電圧Ｖｃｃが
変動しても一定となるようにする。
【００２０】こうして図３に示すように、発振周波数、
すなわち出力信号ＯＳＣの周期を、電源電圧Ｖｃｃが変
化しても一定に保つことができる。
すなわち出力信号ＯＳＣの周期を、電源電圧Ｖｃｃが変
化しても一定に保つことができる。
【００２１】この実施例においては、差動増幅器ＤＡ
１，ＤＡ２の正入力端に供給する分圧電圧を発生する分
圧回路を、トランジスタＱ１，Ｑ３及び抵抗素子Ｒ１，
Ｒで構成したが、トランジスタＱ１，Ｑ３の代りに、抵
抗素子を用いても同様の効果が得られる。
１，ＤＡ２の正入力端に供給する分圧電圧を発生する分
圧回路を、トランジスタＱ１，Ｑ３及び抵抗素子Ｒ１，
Ｒで構成したが、トランジスタＱ１，Ｑ３の代りに、抵
抗素子を用いても同様の効果が得られる。
【００２２】
【発明の効果】以上説明したように本発明は、第１及び
第２の定電圧発生回路を設け、リング発振器の各インバ
ータブロックの第３及び第４のトランジスタに第１及び
第２の定電圧発生回路からそれぞれ対応して一定電圧の
第１及び第２の電圧を供給する構成とすることにより、
電源電圧が変動しても、各インバータブロックの入力端
の充放電電流を一定に保つことができるので、発振周波
数を一定に保つことができる効果がある。
第２の定電圧発生回路を設け、リング発振器の各インバ
ータブロックの第３及び第４のトランジスタに第１及び
第２の定電圧発生回路からそれぞれ対応して一定電圧の
第１及び第２の電圧を供給する構成とすることにより、
電源電圧が変動しても、各インバータブロックの入力端
の充放電電流を一定に保つことができるので、発振周波
数を一定に保つことができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の差動増幅器の具体例を
示す回路図である。
示す回路図である。
【図３】図１に示された実施例の効果を説明するための
電源電圧対出力信号の周期の特性図である。
電源電圧対出力信号の周期の特性図である。
【図４】従来の発振回路の一例を示す回路図である。
【図５】図４に示された発振回路の課題を説明するため
の電源電圧対出力信号の周期の特性図である。
の電源電圧対出力信号の周期の特性図である。
１，１ａ リング発振器 ２ａ，２ｂ 定電圧発生回路 １１ａ〜１１ｃ，１２ａ〜１２ｃ インバータブロッ
ク ＤＡ１，ＤＡ２ 差動増幅器 Ｑ１〜Ｑ９，Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１
〜Ｑ３４ トランジスタ
ク ＤＡ１，ＤＡ２ 差動増幅器 Ｑ１〜Ｑ９，Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４，Ｑ３１
〜Ｑ３４ トランジスタ
Claims (3)
- 【請求項１】 互いにゲート同志及びドレイン同志を接
続する一導電型の第１のトランジスタ及び逆導電型の第
２のトランジスタ、ソースを電源供給端子と接続しドレ
インを前記第１のトランジスタのソースと接続しゲート
に第１の電圧を受ける一導電型の第３のトランジスタ、
並びにソースを基準電位点と接続しドレインを前記第２
のトランジスタのソースと接続しゲートに第２の電圧を
受ける逆導電型の第４のトランジスタをそれぞれ備え、
前記第１及び第２のトランジスタのゲートを入力端、ド
レインを出力端とする奇数かつ複数段のインバータブロ
ックを継続接続し最後段の出力端を最前段の入力端に接
続するリング発振器と、一定電圧の前記第１の電圧を発
生する第１の定電圧発生回路と、一定電圧の前記第２の
電圧を発生する第２の定電圧発生回路とを有することを
特徴とする発振回路。 - 【請求項２】 第１（第２）の定電圧発生回路を、ソー
スを電源供給端子（基準電位点）と接続しゲート，ドレ
インを共通接続する一導電型（逆導電型）の第５のトラ
ンジスタ、及び一端をこの第５のトランジスタのゲー
ト，ドレインと接続し他端を前記基準電位点（電源供給
端子）と接続する第１の抵抗素子を備えこの第１の抵抗
素子の一端から電源電圧を分圧した電圧を出力する分圧
回路と、正の入力端に前記分圧回路の出力電圧を入力し
負の入力端に第１（第２）の電圧を入力するカレントミ
ラー型の差動増幅器と、ゲートにこの差動増幅器の出力
電圧を受けソースを前記電源供給端子（基準電位点）と
接続しドレインを前記第１（第２）の電圧の出力端とす
る一導電型（逆導電型）の第６のトランジスタと、一端
をこの第６のトランジスタのドレインと接続し他端を前
記基準電位点（電源供給端子）と接続する第２の抵抗素
子とを含んだ構成とした請求項１記載の発振回路。 - 【請求項３】 電源供給端子（基準電位点）と第１の抵
抗素子の一端との間に、第５のトランジスタに代えて第
３の抵抗素子を接続した請求項２記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244592A JPH05327425A (ja) | 1992-05-15 | 1992-05-15 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244592A JPH05327425A (ja) | 1992-05-15 | 1992-05-15 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327425A true JPH05327425A (ja) | 1993-12-10 |
Family
ID=14836026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12244592A Withdrawn JPH05327425A (ja) | 1992-05-15 | 1992-05-15 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327425A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| JP2007006254A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | 遅延回路 |
| JPWO2005060098A1 (ja) * | 2003-12-18 | 2007-07-12 | 株式会社アドバンテスト | 遅延回路、及び試験装置 |
| JP2009005214A (ja) * | 2007-06-25 | 2009-01-08 | Ricoh Co Ltd | クロック位相制御装置 |
| US7586380B1 (en) | 2008-03-12 | 2009-09-08 | Kawasaki Microelectronics, Inc. | Bias circuit to stabilize oscillation in ring oscillator, oscillator, and method to stabilize oscillation in ring oscillator |
-
1992
- 1992-05-15 JP JP12244592A patent/JPH05327425A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| JPWO2005060098A1 (ja) * | 2003-12-18 | 2007-07-12 | 株式会社アドバンテスト | 遅延回路、及び試験装置 |
| JP4558649B2 (ja) * | 2003-12-18 | 2010-10-06 | 株式会社アドバンテスト | 遅延回路、及び試験装置 |
| JP2007006254A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | 遅延回路 |
| JP2009005214A (ja) * | 2007-06-25 | 2009-01-08 | Ricoh Co Ltd | クロック位相制御装置 |
| US7586380B1 (en) | 2008-03-12 | 2009-09-08 | Kawasaki Microelectronics, Inc. | Bias circuit to stabilize oscillation in ring oscillator, oscillator, and method to stabilize oscillation in ring oscillator |
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