JP2988430B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2988430B2 JP2988430B2 JP9107379A JP10737997A JP2988430B2 JP 2988430 B2 JP2988430 B2 JP 2988430B2 JP 9107379 A JP9107379 A JP 9107379A JP 10737997 A JP10737997 A JP 10737997A JP 2988430 B2 JP2988430 B2 JP 2988430B2
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Description
【０００１】
【発明の属する技術分野】本発明はレベル変換回路に関
し、特にＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）信号レベルのような小振幅信号をＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）信号レベルの
ような大振幅信号に変換する場合に、低消費電力動作が
可能なレベル変換回路に関する。
し、特にＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）信号レベルのような小振幅信号をＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）信号レベルの
ような大振幅信号に変換する場合に、低消費電力動作が
可能なレベル変換回路に関する。
【０００２】
【従来の技術】従来、この種のレベル変換回路は、例え
ば特開平７−９８９８３に示されるように、ＢｉＣＭＯ
Ｓ技術を用いたＳＲＡＭなどの半導体集積回路において
ＥＣＬインターフェースをＣＭＯＳインターフェースに
変換することを目的として用いられている。
ば特開平７−９８９８３に示されるように、ＢｉＣＭＯ
Ｓ技術を用いたＳＲＡＭなどの半導体集積回路において
ＥＣＬインターフェースをＣＭＯＳインターフェースに
変換することを目的として用いられている。
【０００３】図７を参照してこの公報に記載されている
レベル変換回路を説明すると、このレベル変換回路は、
ノードＮ１を第１の電源電位Ｖｃｃに充電するためのＰ
チャネルトランジスタＭＡと、ノードＮ１を第２の電源
電位Ｖｅｅに放電するためのＮチャネルトランジスタＭ
Ｂと、入力ノードＮ２に印加された入力信号Ｖｉｎを容
量結合によりそれぞれＰチャネルトランジスタＭＡ及び
ＮチャネルトランジスタＭＢのゲートに伝達するための
容量ＣＡ、ＣＢと、ノードＮ１の信号電位をラッチする
ためのインバータＩＶＡ及びＩＶＢから構成されるラッ
チ回路ＬＡとを備えている。インバータＩＶＡはその入
力部及び出力部がそれぞれノードＮ１、Ｎ３に接続さ
れ、インバータＩＶＢの入力部及び出力部がそれぞれノ
ードＮ３、Ｎ１に接続されている。
レベル変換回路を説明すると、このレベル変換回路は、
ノードＮ１を第１の電源電位Ｖｃｃに充電するためのＰ
チャネルトランジスタＭＡと、ノードＮ１を第２の電源
電位Ｖｅｅに放電するためのＮチャネルトランジスタＭ
Ｂと、入力ノードＮ２に印加された入力信号Ｖｉｎを容
量結合によりそれぞれＰチャネルトランジスタＭＡ及び
ＮチャネルトランジスタＭＢのゲートに伝達するための
容量ＣＡ、ＣＢと、ノードＮ１の信号電位をラッチする
ためのインバータＩＶＡ及びＩＶＢから構成されるラッ
チ回路ＬＡとを備えている。インバータＩＶＡはその入
力部及び出力部がそれぞれノードＮ１、Ｎ３に接続さ
れ、インバータＩＶＢの入力部及び出力部がそれぞれノ
ードＮ３、Ｎ１に接続されている。
【０００４】さらにこのレベル変換回路は、Ｐチャネル
トランジスタＭＡのゲートを所定電位（Ｖｃｃ−｜Ｖｔ
ｐ｜）にクランプするための抵抗ＲＡと、Ｎチャネルト
ランジスタＭＢのゲートを所定電位（Ｖｅｅ＋Ｖｔｎ）
にクランプするための抵抗ＲＢを含んでいる。ここで、
Ｖｔｐ，ＶｔｎはそれぞれＰチャネルトランジスタＭＡ
及びＮチャネルトランジスタＭＢのしきい値電圧であ
る。上記所定電位は、ＰチャネルトランジスタＭＡ及び
ＮチャネルトランジスタＭＢと同じしきい値電圧のトラ
ンジスタをダイオード接続することにより生成されてい
る。
トランジスタＭＡのゲートを所定電位（Ｖｃｃ−｜Ｖｔ
ｐ｜）にクランプするための抵抗ＲＡと、Ｎチャネルト
ランジスタＭＢのゲートを所定電位（Ｖｅｅ＋Ｖｔｎ）
にクランプするための抵抗ＲＢを含んでいる。ここで、
Ｖｔｐ，ＶｔｎはそれぞれＰチャネルトランジスタＭＡ
及びＮチャネルトランジスタＭＢのしきい値電圧であ
る。上記所定電位は、ＰチャネルトランジスタＭＡ及び
ＮチャネルトランジスタＭＢと同じしきい値電圧のトラ
ンジスタをダイオード接続することにより生成されてい
る。
【０００５】次に動作について説明する。入力ノードＮ
２に印加される入力信号Ｖｉｎが、ＥＣＬハイレベルか
らＥＣＬロウレベルに変化すると、容量ＣＡの容量結合
によりＰチャネルトランジスタＭＡのゲート電圧が一定
時間だけ低下し、ＰチャネルトランジスタＭＡが一定時
間オン状態になる。
２に印加される入力信号Ｖｉｎが、ＥＣＬハイレベルか
らＥＣＬロウレベルに変化すると、容量ＣＡの容量結合
によりＰチャネルトランジスタＭＡのゲート電圧が一定
時間だけ低下し、ＰチャネルトランジスタＭＡが一定時
間オン状態になる。
【０００６】これにより、ノードＮ１が上昇しその電位
がインバータＩＶＡの入力しきい値を超えると，インバ
ータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡによってノ
ードＮ１がＣＭＯＳハイレベルに、ノードＮ３がＣＭＯ
Ｓロウレベルに保持される。一定時間が経過すると、Ｐ
チャネルトランジスタＭＡは抵抗ＲＡによりハイレベル
にクランプされているのでオフ状態となるが、ノードＮ
１，Ｎ３の信号レベルはラッチ回路ＬＡにより保持され
る。
がインバータＩＶＡの入力しきい値を超えると，インバ
ータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡによってノ
ードＮ１がＣＭＯＳハイレベルに、ノードＮ３がＣＭＯ
Ｓロウレベルに保持される。一定時間が経過すると、Ｐ
チャネルトランジスタＭＡは抵抗ＲＡによりハイレベル
にクランプされているのでオフ状態となるが、ノードＮ
１，Ｎ３の信号レベルはラッチ回路ＬＡにより保持され
る。
【０００７】同様に、入力信号ＶｉｎがＥＣＬロウレベ
ルからＥＣＬハイレベルに変化した場合、Ｎチャネルト
ランジスタＭＢが一定時間オンしノードＮ１の電位がイ
ンバータＩＶＡの入力しきい値を超えるまで低下する
と、インバータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡ
によってノードＮ１がＣＭＯＳロウレベルに、ノードＮ
３がＣＭＯＳハイレベルに保持される。図７に示す従来
のレベル変換回路の構成では、入力ノードＮ２から第１
の電源電位Ｖｃｃ及び第２の電源電位Ｖｅｅへの直流電
流経路が存在しないため、消費電流を大幅に削減でき
る。
ルからＥＣＬハイレベルに変化した場合、Ｎチャネルト
ランジスタＭＢが一定時間オンしノードＮ１の電位がイ
ンバータＩＶＡの入力しきい値を超えるまで低下する
と、インバータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡ
によってノードＮ１がＣＭＯＳロウレベルに、ノードＮ
３がＣＭＯＳハイレベルに保持される。図７に示す従来
のレベル変換回路の構成では、入力ノードＮ２から第１
の電源電位Ｖｃｃ及び第２の電源電位Ｖｅｅへの直流電
流経路が存在しないため、消費電流を大幅に削減でき
る。
【０００８】また、ＰチャネルトランジスタＭＡ及びＮ
チャネルトランジスタＭＢを流れる電流はインバータＩ
ＶＡ，ＩＶＢを充放電する短時間だけ流れので、貫通電
流を大幅に低減することができる。
チャネルトランジスタＭＢを流れる電流はインバータＩ
ＶＡ，ＩＶＢを充放電する短時間だけ流れので、貫通電
流を大幅に低減することができる。
【０００９】
【発明が解決しようとする課題】しかし、上述した従来
のレベル変換回路は次のような問題点がある。すなわ
ち、ＰチャネルトランジスタＭＡ、Ｎチャネルトランジ
スタＭＢの各ゲートはそれぞれのトランジスタのほぼし
きい値電圧にクランプされているが、実際にはＰチャネ
ルトランジスタＭＡ、ＮチャネルトランジスタＭＢのサ
ブスレッショルド電流により、Ｐチャネルトランジスタ
ＭＡ及びＮチャネルトランジスタＭＢを介して、第１の
電源電位Ｖｃｃから第２の電源電位Ｖｅｅに貫通電流が
流れる。
のレベル変換回路は次のような問題点がある。すなわ
ち、ＰチャネルトランジスタＭＡ、Ｎチャネルトランジ
スタＭＢの各ゲートはそれぞれのトランジスタのほぼし
きい値電圧にクランプされているが、実際にはＰチャネ
ルトランジスタＭＡ、ＮチャネルトランジスタＭＢのサ
ブスレッショルド電流により、Ｐチャネルトランジスタ
ＭＡ及びＮチャネルトランジスタＭＢを介して、第１の
電源電位Ｖｃｃから第２の電源電位Ｖｅｅに貫通電流が
流れる。
【００１０】この貫通電流を減らすには、Ｐチャネルト
ランジスタＭＡのゲートバイアス電圧Ｖｏ１を（Ｖｃｃ
−｜Ｖｔｐ｜）より高くし、Ｎチャネルトランジスタ
ＭＢのゲートバイアス電圧Ｖｏ２を（Ｖｅｅ＋Ｖｔｎ）
より低くする方法がある。
ランジスタＭＡのゲートバイアス電圧Ｖｏ１を（Ｖｃｃ
−｜Ｖｔｐ｜）より高くし、Ｎチャネルトランジスタ
ＭＢのゲートバイアス電圧Ｖｏ２を（Ｖｅｅ＋Ｖｔｎ）
より低くする方法がある。
【００１１】その場合においても、Ｐチャネルトランジ
スタＭＡ、ＮチャネルトランジスタＭＢが入力信号の大
きさによらずオンする必要があり、入力信号振幅をＶｉ
ｐｐとして次の（１）式及び（２）式を満たす必要があ
る。
スタＭＡ、ＮチャネルトランジスタＭＢが入力信号の大
きさによらずオンする必要があり、入力信号振幅をＶｉ
ｐｐとして次の（１）式及び（２）式を満たす必要があ
る。
【００１２】 Ｖｏ１ ＜ Ｖｃｃ−｜Ｖｔｐ｜＋Ｖｉｐｐ ・・・（１） Ｖｏ２ ＞ Ｖｅｅ＋Ｖｔｎ−Ｖｉｐｐ ・・・（２） 一方上述したことと逆に、インバータＩＶＡ，ＩＶＢか
らなるラッチ回路ＬＡを駆動するのに必要な電流を流せ
るようにゲートバイアス電圧Ｖｏ１を低くし、ゲートバ
イアス電圧Ｖｏ２を高くする必要がある。
らなるラッチ回路ＬＡを駆動するのに必要な電流を流せ
るようにゲートバイアス電圧Ｖｏ１を低くし、ゲートバ
イアス電圧Ｖｏ２を高くする必要がある。
【００１３】ここで、時間的に変化する入力信号振幅Ｖ
ｉ（ｔ）がノードＮ２に入力し、この入力信号振幅Ｖｉ
（ｔ）に対して図７に示すレベル変換回路の貫通電流を
最小にすることを考えると、ＰチャネルトランジスタＭ
Ａのゲートバイアス電圧Ｖｏ１（ｔ）は（１）式によ
り、 Ｖｏ１（ｔ）＝ Ｖｃｃ−｜Ｖｔｐ｜＋Ｖｉ（ｔ） ・・・（３） となり、同様にＮチャネルトランジスタＭＢのゲートバ
イアス電圧Ｖｏ２（ｔ）は（２）式より、 Ｖｏ２（ｔ）＝ Ｖｅｅ＋Ｖｔｎ−Ｖｉ（ｔ） ・・・（４） となる。しかしながら、（３）式及び（４）式で設定し
たゲートバイアス電圧では、入力信号振幅Ｖｉｐｐが入
力信号振幅Ｖｉ（ｔ）よりも小さくなった場合、ゲート
バイアス電圧Ｖｏ１，Ｖｏ２が（１）式及び（２）式を
満足することができなくなる場合が生じる。このため、
ＰチャネルトランジスタＭＡ、Ｎチャネルトランジスタ
ＭＢがオンせず、図７に示す従来のレベル変換回路が誤
動作するという欠点がある。
ｉ（ｔ）がノードＮ２に入力し、この入力信号振幅Ｖｉ
（ｔ）に対して図７に示すレベル変換回路の貫通電流を
最小にすることを考えると、ＰチャネルトランジスタＭ
Ａのゲートバイアス電圧Ｖｏ１（ｔ）は（１）式によ
り、 Ｖｏ１（ｔ）＝ Ｖｃｃ−｜Ｖｔｐ｜＋Ｖｉ（ｔ） ・・・（３） となり、同様にＮチャネルトランジスタＭＢのゲートバ
イアス電圧Ｖｏ２（ｔ）は（２）式より、 Ｖｏ２（ｔ）＝ Ｖｅｅ＋Ｖｔｎ−Ｖｉ（ｔ） ・・・（４） となる。しかしながら、（３）式及び（４）式で設定し
たゲートバイアス電圧では、入力信号振幅Ｖｉｐｐが入
力信号振幅Ｖｉ（ｔ）よりも小さくなった場合、ゲート
バイアス電圧Ｖｏ１，Ｖｏ２が（１）式及び（２）式を
満足することができなくなる場合が生じる。このため、
ＰチャネルトランジスタＭＡ、Ｎチャネルトランジスタ
ＭＢがオンせず、図７に示す従来のレベル変換回路が誤
動作するという欠点がある。
【００１４】逆に入力信号振幅Ｖｉｐｐが十分小さな入
力振幅でもレベル変換できるようにするには、（１）式
及び（２）式よりゲートバイアス電圧Ｖｏ１を十分低
く、ゲートバイアス電圧Ｖｏ２を十分高く設定するが、
このときＰチャネルトランジスタＭＡとＮチャネルトラ
ンジスタＭＢを介しての貫通電流が大きくなるため、入
力信号振幅Ｖｉｐｐが大きな入力信号に対して必要以上
に消費電流が大きくなるという欠点がある。
力振幅でもレベル変換できるようにするには、（１）式
及び（２）式よりゲートバイアス電圧Ｖｏ１を十分低
く、ゲートバイアス電圧Ｖｏ２を十分高く設定するが、
このときＰチャネルトランジスタＭＡとＮチャネルトラ
ンジスタＭＢを介しての貫通電流が大きくなるため、入
力信号振幅Ｖｉｐｐが大きな入力信号に対して必要以上
に消費電流が大きくなるという欠点がある。
【００１５】このため、本発明の目的は、入力信号振幅
Ｖｉｐｐに対応してゲートバイアス電圧を変化させるこ
とで入力信号振幅によらず、安定してレベル変換動作を
行うとともに、消費電流を低減したレベル変換回路を提
供することにある。
Ｖｉｐｐに対応してゲートバイアス電圧を変化させるこ
とで入力信号振幅によらず、安定してレベル変換動作を
行うとともに、消費電流を低減したレベル変換回路を提
供することにある。
【００１６】より具体的には、入力信号振幅Ｖｉｐｐが
大きい場合は（１）式及び（２）式を満たす範囲でＰチ
ャネルトランジスタＭＡに印加するゲートバイアス電圧
を高く、かつＮチャネルトランジスタＭＢに印加するゲ
ートバイアス電圧を低く設定して貫通電流を小さくし、
逆に入力信号振幅Ｖｉｐｐが小さい場合は（１）式の右
辺は小さくまた（２）式の右辺は大きくなるので、これ
に伴ってＰチャネルトランジスタＭＡに印加するゲート
バイアス電圧を低くかつＮチャネルトランジスタＭＢに
印加するゲートバイアス電圧を高く設定し、入力信号振
幅Ｖｉｐｐが小さくても安定してラッチ回路を駆動する
ことができるレベル変換回路を提供することにある。
大きい場合は（１）式及び（２）式を満たす範囲でＰチ
ャネルトランジスタＭＡに印加するゲートバイアス電圧
を高く、かつＮチャネルトランジスタＭＢに印加するゲ
ートバイアス電圧を低く設定して貫通電流を小さくし、
逆に入力信号振幅Ｖｉｐｐが小さい場合は（１）式の右
辺は小さくまた（２）式の右辺は大きくなるので、これ
に伴ってＰチャネルトランジスタＭＡに印加するゲート
バイアス電圧を低くかつＮチャネルトランジスタＭＢに
印加するゲートバイアス電圧を高く設定し、入力信号振
幅Ｖｉｐｐが小さくても安定してラッチ回路を駆動する
ことができるレベル変換回路を提供することにある。
【００１７】
【課題を解決するための手段】そのため、本発明のレベ
ル変換回路は、ソースを第１の電源に接続しドレインを
出力端に接続した第１のＰチャネルトランジスタと、ソ
ースを前記第１の電源より低電位の第２の電源に接続し
ドレインを前記出力端に接続した第１のＮチャネルトラ
ンジスタと、入力信号を印加する入力端子から前記第１
のＰチャネルトランジスタと前記第１のＮチャネルトラ
ンジスタの各ゲートに容量結合により信号を伝達するた
めの第１の容量及び第２の容量と、前記出力端から出力
される信号を前記入力信号振幅よりも大きい信号レベル
にラッチするラッチ回路と、前記入力信号の信号振幅を
検知し、前記信号振幅が大きい場合は、第１の出力端か
ら前記第１のＰチャネルトランジスタのゲートに印加す
る第１のゲートバイアス電圧を高く、かつ第２の出力端
から前記第１のＮチャネルトランジスタのゲートに印加
する第２のゲートバイアス電圧を低くし、前記信号振幅
が小さい場合は、前記第１の出力端から前記第１のＰチ
ャネルトランジスタのゲートに印加する第１のゲートバ
イアス電圧を低く、かつ前記第２の出力端から前記第１
のＮチャネルトランジスタのゲートに印加する第２のゲ
ートバイアス電圧を高くするように制御する振幅検知バ
イアス回路とを備えることを特徴としている。
ル変換回路は、ソースを第１の電源に接続しドレインを
出力端に接続した第１のＰチャネルトランジスタと、ソ
ースを前記第１の電源より低電位の第２の電源に接続し
ドレインを前記出力端に接続した第１のＮチャネルトラ
ンジスタと、入力信号を印加する入力端子から前記第１
のＰチャネルトランジスタと前記第１のＮチャネルトラ
ンジスタの各ゲートに容量結合により信号を伝達するた
めの第１の容量及び第２の容量と、前記出力端から出力
される信号を前記入力信号振幅よりも大きい信号レベル
にラッチするラッチ回路と、前記入力信号の信号振幅を
検知し、前記信号振幅が大きい場合は、第１の出力端か
ら前記第１のＰチャネルトランジスタのゲートに印加す
る第１のゲートバイアス電圧を高く、かつ第２の出力端
から前記第１のＮチャネルトランジスタのゲートに印加
する第２のゲートバイアス電圧を低くし、前記信号振幅
が小さい場合は、前記第１の出力端から前記第１のＰチ
ャネルトランジスタのゲートに印加する第１のゲートバ
イアス電圧を低く、かつ前記第２の出力端から前記第１
のＮチャネルトランジスタのゲートに印加する第２のゲ
ートバイアス電圧を高くするように制御する振幅検知バ
イアス回路とを備えることを特徴としている。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】図１は本発明のレベル変換回路の第１の実
施の形態を示す回路図である。なお、従来例と共通の構
成要素には共通の参照文字／数字を付してある。
施の形態を示す回路図である。なお、従来例と共通の構
成要素には共通の参照文字／数字を付してある。
【００２０】本実施の形態によるレベル変換回路１００
は、ノードＮ１を第１の電源電位Ｖｃｃに充電するため
のＰチャネルトランジスタＭＡと、ノードＮ１を第２の
電源電位Ｖｅｅに放電するためのＮチャネルトランジス
タＭＢと、入力ノードＮ２に印加された入力信号Ｖｉｎ
を容量結合によりそれぞれＰチャネルトランジスタＭＡ
及びＮチャネルトランジスタＭＢの各ゲートに接続する
ノードＮＧＡ，ＮＧＢに伝達するための容量ＣＡ，ＣＢ
と、入力信号Ｖｉｎの信号振幅Ｖｉｐｐを検知しそれに
対応してノードＮＧＡ，ＮＧＢのバイアス電圧を変化さ
せる振幅検知バイアス回路ＢＧと、ラッチ回路ＬＡとを
備えている。
は、ノードＮ１を第１の電源電位Ｖｃｃに充電するため
のＰチャネルトランジスタＭＡと、ノードＮ１を第２の
電源電位Ｖｅｅに放電するためのＮチャネルトランジス
タＭＢと、入力ノードＮ２に印加された入力信号Ｖｉｎ
を容量結合によりそれぞれＰチャネルトランジスタＭＡ
及びＮチャネルトランジスタＭＢの各ゲートに接続する
ノードＮＧＡ，ＮＧＢに伝達するための容量ＣＡ，ＣＢ
と、入力信号Ｖｉｎの信号振幅Ｖｉｐｐを検知しそれに
対応してノードＮＧＡ，ＮＧＢのバイアス電圧を変化さ
せる振幅検知バイアス回路ＢＧと、ラッチ回路ＬＡとを
備えている。
【００２１】ここで、ノードＮ１の信号電位をラッチす
るためのラッチ回路ＬＡはインバータＩＶＡ，ＩＶＢか
ら構成され、インバータＩＶＡはその入力部及び出力部
がそれぞれノードＮ１、Ｎ３に接続され、インバータＩ
ＶＢの入力部及び出力部がそれぞれノードＮ３、Ｎ１に
接続されている。
るためのラッチ回路ＬＡはインバータＩＶＡ，ＩＶＢか
ら構成され、インバータＩＶＡはその入力部及び出力部
がそれぞれノードＮ１、Ｎ３に接続され、インバータＩ
ＶＢの入力部及び出力部がそれぞれノードＮ３、Ｎ１に
接続されている。
【００２２】また、振幅検知バイアス回路ＢＧの入力Ｉ
Ｎが入力ノードＮ２に接続され、振幅検知バイアス回路
ＢＧの２つの出力端子Ｏ１，Ｏ２が抵抗ＲＡ，ＲＢを介
してノードＮＧＡ，ＮＧＢに接続されている。
Ｎが入力ノードＮ２に接続され、振幅検知バイアス回路
ＢＧの２つの出力端子Ｏ１，Ｏ２が抵抗ＲＡ，ＲＢを介
してノードＮＧＡ，ＮＧＢに接続されている。
【００２３】次に、本発明のレベル変換回路の基本的な
レベル変換動作の説明を行う。
レベル変換動作の説明を行う。
【００２４】入力ノードＮ２に印加される入力信号Ｖｉ
ｎが、ＥＣＬハイレベルからＥＣＬロウレベルに変化す
ると、容量ＣＡの容量結合によりＰチャネルトランジス
タＭＡのゲート電圧が一定時間だけ低下し、Ｐチャネル
トランジスタＭＡが一定時間オン状態になる。
ｎが、ＥＣＬハイレベルからＥＣＬロウレベルに変化す
ると、容量ＣＡの容量結合によりＰチャネルトランジス
タＭＡのゲート電圧が一定時間だけ低下し、Ｐチャネル
トランジスタＭＡが一定時間オン状態になる。
【００２５】これにより、ノードＮ１が上昇しその電位
がインバータＩＶＡの入力しきい値を超えると，インバ
ータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡによってノ
ードＮ１がＣＭＯＳハイレベルに、ノードＮ３がＣＭＯ
Ｓロウレベルに保持される。一定時間が経過すると、Ｐ
チャネルトランジスタＭＡは抵抗ＲＡによりハイレベル
にクランプされているのでオフ状態となるが、ノードＮ
１，Ｎ３の信号レベルはラッチ回路ＬＡにより保持され
る。
がインバータＩＶＡの入力しきい値を超えると，インバ
ータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡによってノ
ードＮ１がＣＭＯＳハイレベルに、ノードＮ３がＣＭＯ
Ｓロウレベルに保持される。一定時間が経過すると、Ｐ
チャネルトランジスタＭＡは抵抗ＲＡによりハイレベル
にクランプされているのでオフ状態となるが、ノードＮ
１，Ｎ３の信号レベルはラッチ回路ＬＡにより保持され
る。
【００２６】同様に、入力信号ＶｉｎがＥＣＬロウレベ
ルからＥＣＬハイレベルに変化した場合、Ｎチャネルト
ランジスタＭＢが一定時間オンしノードＮ１の電位がイ
ンバータＩＶＡの入力しきい値を超えるまで低下する
と、インバータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡ
によってノードＮ１がＣＭＯＳロウレベルに、ノードＮ
３がＣＭＯＳハイレベルに保持される。
ルからＥＣＬハイレベルに変化した場合、Ｎチャネルト
ランジスタＭＢが一定時間オンしノードＮ１の電位がイ
ンバータＩＶＡの入力しきい値を超えるまで低下する
と、インバータＩＶＡ，ＩＶＢからなるラッチ回路ＬＡ
によってノードＮ１がＣＭＯＳロウレベルに、ノードＮ
３がＣＭＯＳハイレベルに保持される。
【００２７】ここまでの基本的な動作については、図７
に示す従来のレベル変換回路の動作と同様である。
に示す従来のレベル変換回路の動作と同様である。
【００２８】本発明のレベル変換回路を構成する振幅検
知バイアス回路ＢＧは、入力信号Ｖｉｎの入力信号振幅
Ｖｉｐｐを検知して、振幅検知バイアス回路ＢＧの出力
端子Ｏ１，Ｏ２を介してＰチャネルトランジスタＭＡ及
びＮチャネルトランジスタＭＢの各ゲートに印加するす
るバイアス電圧Ｖ１，Ｖ２を設定するためのバイアス回
路である。ＰチャネルトランジスタＭＡ、Ｎチャネルト
ランジスタＭＢのしきい値をＶｔｐ、Ｖｔｎとすると、
無信号状態ではゲートバイアス電圧Ｖ１，Ｖ２はそれぞ
れほぼ（Ｖｃｃ −｜Ｖｔｐ｜），（Ｖｅｅ＋Ｖｔｎ）
の値であり、入力信号振幅Ｖｉｐｐに応じてゲートバイ
アス電圧Ｖ１，Ｖ２を制御する。
知バイアス回路ＢＧは、入力信号Ｖｉｎの入力信号振幅
Ｖｉｐｐを検知して、振幅検知バイアス回路ＢＧの出力
端子Ｏ１，Ｏ２を介してＰチャネルトランジスタＭＡ及
びＮチャネルトランジスタＭＢの各ゲートに印加するす
るバイアス電圧Ｖ１，Ｖ２を設定するためのバイアス回
路である。ＰチャネルトランジスタＭＡ、Ｎチャネルト
ランジスタＭＢのしきい値をＶｔｐ、Ｖｔｎとすると、
無信号状態ではゲートバイアス電圧Ｖ１，Ｖ２はそれぞ
れほぼ（Ｖｃｃ −｜Ｖｔｐ｜），（Ｖｅｅ＋Ｖｔｎ）
の値であり、入力信号振幅Ｖｉｐｐに応じてゲートバイ
アス電圧Ｖ１，Ｖ２を制御する。
【００２９】具体的には、入力信号振幅Ｖｉｐｐが大き
い場合には、ゲートバイアス電圧Ｖ１を高く、ゲートバ
イアス電圧Ｖ２を低くするように制御し、入力信号振幅
Ｖｉｐｐが小さい場合には、ゲートバイアス電圧Ｖ１を
低く、ゲートバイアス電圧Ｖ２を高くするように制御す
る。
い場合には、ゲートバイアス電圧Ｖ１を高く、ゲートバ
イアス電圧Ｖ２を低くするように制御し、入力信号振幅
Ｖｉｐｐが小さい場合には、ゲートバイアス電圧Ｖ１を
低く、ゲートバイアス電圧Ｖ２を高くするように制御す
る。
【００３０】次に図２を参照して、本発明によるレベル
変換回路の特有の動作についてより詳しく説明する。
変換回路の特有の動作についてより詳しく説明する。
【００３１】いま、図２の矢印ｐで示すように入力信号
Ｖｉｎがα→β→γのように小振幅から大振幅に変化し
た場合、ＰチャネルトランジスタＭＡのゲート電位ＶＧ
ＭＡは、α’→β’→γ’のように小から大へと変化す
る。また、振幅検知バイアス回路ＢＧから出力端子Ｏ１
を介して出力されるゲートバイアス電圧Ｖ１は、矢印ａ
に示すようにａ１→ａ２→ａ３の順で低レベルから高レ
ベルへと変化する。
Ｖｉｎがα→β→γのように小振幅から大振幅に変化し
た場合、ＰチャネルトランジスタＭＡのゲート電位ＶＧ
ＭＡは、α’→β’→γ’のように小から大へと変化す
る。また、振幅検知バイアス回路ＢＧから出力端子Ｏ１
を介して出力されるゲートバイアス電圧Ｖ１は、矢印ａ
に示すようにａ１→ａ２→ａ３の順で低レベルから高レ
ベルへと変化する。
【００３２】同様に、入力信号Ｖｉｎが小振幅から大振
幅に変化した場合、ＮチャネルトランジスタＭＢのゲー
ト電位ＶＧＭＢは、α”→β”→γ”のように小から大
へと変化する。また、振幅検知バイアス回路ＢＧから出
力端子Ｏ２を介して出力されるゲートバイアス電圧Ｖ２
は、矢印ｂに示すようにα”→β”→γ”の順で高レベ
ルから低レベルへと変化する。
幅に変化した場合、ＮチャネルトランジスタＭＢのゲー
ト電位ＶＧＭＢは、α”→β”→γ”のように小から大
へと変化する。また、振幅検知バイアス回路ＢＧから出
力端子Ｏ２を介して出力されるゲートバイアス電圧Ｖ２
は、矢印ｂに示すようにα”→β”→γ”の順で高レベ
ルから低レベルへと変化する。
【００３３】ここで、図２のＡ部分に着目すると入力信
号振幅Ｖｉｐｐが変化しても、Ｐチャネルトランジスタ
ＭＡのゲート電位ＶＧＭＡの下側ピーク値はほぼ一定で
あり、かつ電圧（Ｖｃｃ−｜Ｖｔｐ｜）より低い。した
がって、ＰチャネルトランジスタＭＡは、（１）式に類
似の次の（５）式を満たすのでオンすることが可能であ
る。
号振幅Ｖｉｐｐが変化しても、Ｐチャネルトランジスタ
ＭＡのゲート電位ＶＧＭＡの下側ピーク値はほぼ一定で
あり、かつ電圧（Ｖｃｃ−｜Ｖｔｐ｜）より低い。した
がって、ＰチャネルトランジスタＭＡは、（１）式に類
似の次の（５）式を満たすのでオンすることが可能であ
る。
【００３４】 Ｖ１ ＜ Ｖｃｃ−｜Ｖｔｐ｜＋Ｖｉｐｐ ・・・（５） 一方、図２のＢ部分に着目すると入力信号振幅Ｖｉｐｐ
が変化しても、ＮチャネルトランジスタＭＢのゲート電
位ＶＧＭＢの上側ピーク値はほぼ一定であり、かつ電圧
（Ｖｅｅ＋Ｖｔｎ）より高い。したがって、Ｎチャネル
トランジスタＭＢは、（２）式に類似の次の（６）式を
満たすのでオンすることが可能である。
が変化しても、ＮチャネルトランジスタＭＢのゲート電
位ＶＧＭＢの上側ピーク値はほぼ一定であり、かつ電圧
（Ｖｅｅ＋Ｖｔｎ）より高い。したがって、Ｎチャネル
トランジスタＭＢは、（２）式に類似の次の（６）式を
満たすのでオンすることが可能である。
【００３５】 Ｖ２ ＞ Ｖｅｅ＋Ｖｔｎ−Ｖｉｐｐ ・・・（６） 従って、入力信号振幅Ｖｉｐｐが大きいときは、ゲート
バイアス電圧Ｖ２，Ｖ１は図２のａ３，ｂ３に設定され
るので、ＰチャネルトランジスタＭＡおよびＮチャネル
トランジスタＭＢは十分オフ状態になり、貫通電流が少
ない状態でレベル変換動作を行うことができる。また、
入力信号振幅Ｖｉｐｐが小さいときは、ゲートバイアス
電圧Ｖ２，Ｖ１を図２のａ１，ｂ１に示すようにＰチャ
ネルトランジスタＭＡ、ＮチャネルトランジスタＭＢの
しきい値に近づけることで、従来のレベル変換回路で問
題となった貫通電流の増加を改善し、貫通電流を増やさ
ずにレベル変換回路が正常に動作することができる。す
なわち、入力信号Ｖｉｎの大小にあわせて最適な電流に
制御される。
バイアス電圧Ｖ２，Ｖ１は図２のａ３，ｂ３に設定され
るので、ＰチャネルトランジスタＭＡおよびＮチャネル
トランジスタＭＢは十分オフ状態になり、貫通電流が少
ない状態でレベル変換動作を行うことができる。また、
入力信号振幅Ｖｉｐｐが小さいときは、ゲートバイアス
電圧Ｖ２，Ｖ１を図２のａ１，ｂ１に示すようにＰチャ
ネルトランジスタＭＡ、ＮチャネルトランジスタＭＢの
しきい値に近づけることで、従来のレベル変換回路で問
題となった貫通電流の増加を改善し、貫通電流を増やさ
ずにレベル変換回路が正常に動作することができる。す
なわち、入力信号Ｖｉｎの大小にあわせて最適な電流に
制御される。
【００３６】以上の説明から、本発明によるレベル変換
回路は、従来のレベル変換回路で問題であったレベル変
換を安定して行うためには回路電流を大きくなければな
らず、逆に回路電流を小さくするとレベル変換動作がで
きないばあいが生じるという不具合を改善し、入力信号
振幅Ｖｉｐｐが大きく変化しても、安定してレベル変換
を行うばかりでなく、貫通電流が少なくこのため消費電
力が小さいという優れた特徴を有する。
回路は、従来のレベル変換回路で問題であったレベル変
換を安定して行うためには回路電流を大きくなければな
らず、逆に回路電流を小さくするとレベル変換動作がで
きないばあいが生じるという不具合を改善し、入力信号
振幅Ｖｉｐｐが大きく変化しても、安定してレベル変換
を行うばかりでなく、貫通電流が少なくこのため消費電
力が小さいという優れた特徴を有する。
【００３７】次に、本発明のレベル変換回路を構成する
振幅検知バイアス回路ＢＧについて、図３を参照して説
明する。
振幅検知バイアス回路ＢＧについて、図３を参照して説
明する。
【００３８】振幅検知バイアス回路ＢＧは、入力信号の
包絡線を検出するエンベロープ検出回路ＥＤと、可変抵
抗回路ＲＶと、しきい値バイアス回路ＢＳを備えてい
る。
包絡線を検出するエンベロープ検出回路ＥＤと、可変抵
抗回路ＲＶと、しきい値バイアス回路ＢＳを備えてい
る。
【００３９】エンベロープ検出回路ＥＤはノードＩＮを
入力端子、ノードＮ９、Ｎ１０を出力端子とし、第１の
電源電位ＶｃｃとノードＮ９間に容量ＣＣと抵抗ＲＣを
並列接続する。
入力端子、ノードＮ９、Ｎ１０を出力端子とし、第１の
電源電位ＶｃｃとノードＮ９間に容量ＣＣと抵抗ＲＣを
並列接続する。
【００４０】また、ゲートとドレインを接続したＰチャ
ネルトランジスタＭＣ，ＭＤをノードＮ９とノードＩＮ
との間に直列接続し、ゲートとドレインを接続したＮチ
ャネルトランジスタＭＥ，ＭＦをノードＮ１０とノード
ＩＮとの間に直列接続する。
ネルトランジスタＭＣ，ＭＤをノードＮ９とノードＩＮ
との間に直列接続し、ゲートとドレインを接続したＮチ
ャネルトランジスタＭＥ，ＭＦをノードＮ１０とノード
ＩＮとの間に直列接続する。
【００４１】さらに、第２の電源電位ＶｅｅとノードＮ
１０間に容量ＣＤと抵抗ＲＤを並列接続する。
１０間に容量ＣＤと抵抗ＲＤを並列接続する。
【００４２】可変抵抗回路ＲＶは、ノードＮ９、Ｎ１０
を入力端子、ノードＯ１、Ｏ２を出力端子とし、抵抗Ｒ
Ｅと、ドレインをノードＯ１、ゲートをノードＮ９、ソ
ースを抵抗ＲＥの一方の端子に接続したＮチャネルトラ
ンジスタＭＧと、ドレインをノードＯ２、ゲートをノー
ドＮ１０、ソースを抵抗ＲＥの他の一方の端子に接続し
たＰチャネルトランジスタＭＨとから構成されている。
を入力端子、ノードＯ１、Ｏ２を出力端子とし、抵抗Ｒ
Ｅと、ドレインをノードＯ１、ゲートをノードＮ９、ソ
ースを抵抗ＲＥの一方の端子に接続したＮチャネルトラ
ンジスタＭＧと、ドレインをノードＯ２、ゲートをノー
ドＮ１０、ソースを抵抗ＲＥの他の一方の端子に接続し
たＰチャネルトランジスタＭＨとから構成されている。
【００４３】また、しきい値バイアス回路ＢＳはノード
Ｏ１，Ｏ２を出力端子とし、ソースを第１の電源電位Ｖ
ｃｃにゲートとドレインをノードＯ１に接続したＰチャ
ネルトランジスタＭＩと、ソースを第２の電源電位Ｖｅ
ｅにゲートとドレインをノードＯ２に接続したＮチャネ
ルトランジスタＭＪと、ノードＯ１，Ｏ２に接続した抵
抗ＲＦとから構成される。
Ｏ１，Ｏ２を出力端子とし、ソースを第１の電源電位Ｖ
ｃｃにゲートとドレインをノードＯ１に接続したＰチャ
ネルトランジスタＭＩと、ソースを第２の電源電位Ｖｅ
ｅにゲートとドレインをノードＯ２に接続したＮチャネ
ルトランジスタＭＪと、ノードＯ１，Ｏ２に接続した抵
抗ＲＦとから構成される。
【００４４】次に図３に示す振幅検知バイアス回路ＢＧ
の動作について、図４を参照して説明する。ここで、図
４は、振幅検知バイアス回路ＢＧの各ノード電圧波形の
時間変化を表す信号波形図であり、（ａ）は入力信号振
幅Ｖｉｐｐが小さい場合、（ｂ）は入力信号振幅Ｖｉｐ
ｐが大きい場合を示している。
の動作について、図４を参照して説明する。ここで、図
４は、振幅検知バイアス回路ＢＧの各ノード電圧波形の
時間変化を表す信号波形図であり、（ａ）は入力信号振
幅Ｖｉｐｐが小さい場合、（ｂ）は入力信号振幅Ｖｉｐ
ｐが大きい場合を示している。
【００４５】ノードＮ９の電圧ＶＮ９は、入力信号が低
電位Ｖｉｎｌのときダイオード動作を行うＰチャネルト
ランジスタＭＣ，ＭＤを介して入力端子ＩＮから容量Ｃ
Ｃに電荷が供給されることで、低電位ＶｉｎｌよりＰチ
ャネルトランジスタＭＣ，ＭＤのしきい値電圧分だけ高
い電圧、すなわち、図４の時刻ｔ１に示すように ＶＮ９＝Ｖｉｎｌ＋２・｜Ｖｔｐ｜ ・・・（７） にクランプされる。抵抗ＲＣの値を大きくし、容量ＣＣ
と抵抗ＲＣで決まる時定数をある程度大きくしておく
と、入力信号Ｖｉｎが高電位に変化した場合でも、電圧
ＶＮ９は図４の波線で示したように一定時間（７）式の
値にクランプされたままとなる。この動作により電圧Ｖ
Ｎ９は入力信号Ｖｉｎの低電位側の包絡線を検出する。
電位Ｖｉｎｌのときダイオード動作を行うＰチャネルト
ランジスタＭＣ，ＭＤを介して入力端子ＩＮから容量Ｃ
Ｃに電荷が供給されることで、低電位ＶｉｎｌよりＰチ
ャネルトランジスタＭＣ，ＭＤのしきい値電圧分だけ高
い電圧、すなわち、図４の時刻ｔ１に示すように ＶＮ９＝Ｖｉｎｌ＋２・｜Ｖｔｐ｜ ・・・（７） にクランプされる。抵抗ＲＣの値を大きくし、容量ＣＣ
と抵抗ＲＣで決まる時定数をある程度大きくしておく
と、入力信号Ｖｉｎが高電位に変化した場合でも、電圧
ＶＮ９は図４の波線で示したように一定時間（７）式の
値にクランプされたままとなる。この動作により電圧Ｖ
Ｎ９は入力信号Ｖｉｎの低電位側の包絡線を検出する。
【００４６】同様にノードＮ１０の電圧ＶＮ１０は、入
力信号が高電位Ｖｉｎｈのときダイオード動作を行うＮ
チャネルトランジスタＭＥ，ＭＦを介して入力端子ＩＮ
から容量ＣＤに電荷が供給されることで、高電位Ｖｉｎ
ｈよりＮチャネルトランジスタＭＥ，ＭＦのしきい値電
圧分だけ低い電圧、すなわち、図４の時刻ｔ０に示すよ
うに ＶＮ１０＝Ｖｉｎｈ−２・Ｖｔｎ ・・・（８） にクランプされる。抵抗ＲＤの値を大きくし、容量ＣＤ
と抵抗ＲＤで決まる時定数をある程度大きくしておく
と、入力信号が低電位に変化した場合でも、電圧ＶＮ１
０は一定時間（８）式の値にクランプされたままとな
る。この動作により電圧ＶＮ１０は図４の一点鎖線で示
すように入力信号Ｖｉｎの高電位側の包絡線を検出す
る。
力信号が高電位Ｖｉｎｈのときダイオード動作を行うＮ
チャネルトランジスタＭＥ，ＭＦを介して入力端子ＩＮ
から容量ＣＤに電荷が供給されることで、高電位Ｖｉｎ
ｈよりＮチャネルトランジスタＭＥ，ＭＦのしきい値電
圧分だけ低い電圧、すなわち、図４の時刻ｔ０に示すよ
うに ＶＮ１０＝Ｖｉｎｈ−２・Ｖｔｎ ・・・（８） にクランプされる。抵抗ＲＤの値を大きくし、容量ＣＤ
と抵抗ＲＤで決まる時定数をある程度大きくしておく
と、入力信号が低電位に変化した場合でも、電圧ＶＮ１
０は一定時間（８）式の値にクランプされたままとな
る。この動作により電圧ＶＮ１０は図４の一点鎖線で示
すように入力信号Ｖｉｎの高電位側の包絡線を検出す
る。
【００４７】次に可変抵抗回路ＲＶについて図３を参照
して説明すると、抵抗ＲＥに流れる電流ＩＲＥは電圧Ｖ
Ｎ９，ＶＮ１０によって変化する。ここで、Ｎチャネル
トランジスタＭＧ、ＰチャネルトランジスタＭＨのしき
い値電圧がそれぞれエンベロープ検出回路ＥＤを構成す
るＮチャネルトランジスタＭＥとＰチャネルトランジス
タＭＣのしきい値と同じであるとすると、抵抗ＲＥの両
端の電圧ＶＲＥは次の（９）式で与えられる。
して説明すると、抵抗ＲＥに流れる電流ＩＲＥは電圧Ｖ
Ｎ９，ＶＮ１０によって変化する。ここで、Ｎチャネル
トランジスタＭＧ、ＰチャネルトランジスタＭＨのしき
い値電圧がそれぞれエンベロープ検出回路ＥＤを構成す
るＮチャネルトランジスタＭＥとＰチャネルトランジス
タＭＣのしきい値と同じであるとすると、抵抗ＲＥの両
端の電圧ＶＲＥは次の（９）式で与えられる。
【００４８】 ＶＲＥ＝（ＶＮ９−Ｖｔｎ）−（ＶＮ１０＋｜Ｖｔｐ｜） ・・・（９） （７）式及び（８）式を（９）式に代入して、 ＶＲＥ＝｜Ｖｔｐ｜＋Ｖｔｎ−（Ｖｉｎｈ−Ｖｉｎｌ） ・・・（１０） となり、Ｖｉｐｐ＝Ｖｉｎｈ−Ｖｉｎｌだから（１０）
式は、 ＶＲＥ＝｜Ｖｔｐ｜＋Ｖｔｎ−Ｖｉｐｐ ・・・（１１） となる。この関係を図４（ａ），（ｂ）の右端に示す。
電圧ＶＲＥは（１１）式からわかるように入力信号振幅
Ｖｉｐｐが大きくなると減少し、逆に入力信号振幅Ｖｉ
ｐｐが小さくなると増大する。
式は、 ＶＲＥ＝｜Ｖｔｐ｜＋Ｖｔｎ−Ｖｉｐｐ ・・・（１１） となる。この関係を図４（ａ），（ｂ）の右端に示す。
電圧ＶＲＥは（１１）式からわかるように入力信号振幅
Ｖｉｐｐが大きくなると減少し、逆に入力信号振幅Ｖｉ
ｐｐが小さくなると増大する。
【００４９】また、電流ＩＲＥは次の（１２）式で計算
される。
される。
【００５０】 ＩＲＥ＝ＶＲＥ／ＲＥ ＝（｜Ｖｔｐ｜＋Ｖｔｎ−Ｖｉｐｐ）／ＲＥ ・・・（１２） ただし、入力信号振幅Ｖｉｐｐが大きくなって、Ｖｉｐ
ｐ≧（｜Ｖｔｐ｜＋｜Ｖｔｎ｜）となる条件下では電流
ＩＲＥは流れない。（１２）式より入力信号振幅Ｖｉｐ
ｐが大きいと電流ＩＲＥは小さくなり、逆に入力信号振
幅Ｖｉｐｐが小さいと電流ＩＲＥは大きくなる。電流Ｉ
ＲＥによってＰチャネルトランジスタＭＩ及びＮチャネ
ルトランジスタＭＪに流れる電流ＩＤも変化し、電流Ｉ
ＲＥが小さいと電流ＩＤも小さく、電流ＩＲＥが大きい
と電流ＩＤが大きくなる。
ｐ≧（｜Ｖｔｐ｜＋｜Ｖｔｎ｜）となる条件下では電流
ＩＲＥは流れない。（１２）式より入力信号振幅Ｖｉｐ
ｐが大きいと電流ＩＲＥは小さくなり、逆に入力信号振
幅Ｖｉｐｐが小さいと電流ＩＲＥは大きくなる。電流Ｉ
ＲＥによってＰチャネルトランジスタＭＩ及びＮチャネ
ルトランジスタＭＪに流れる電流ＩＤも変化し、電流Ｉ
ＲＥが小さいと電流ＩＤも小さく、電流ＩＲＥが大きい
と電流ＩＤが大きくなる。
【００５１】電流ＩＤによってＰチャネルトランジスタ
ＭＩ及びＮチャネルトランジスタＭＪのゲート・ソース
間電圧が変化し、これに伴ってノードＯ１，Ｏ２の電圧
Ｖ１、Ｖ２が変化する。電流ＩＤが大きいと電圧Ｖ１が
低く、電圧Ｖ２が高くなり、逆に電流ＩＤが小さいと電
圧Ｖ１が高く、電圧Ｖ２が低くなる。
ＭＩ及びＮチャネルトランジスタＭＪのゲート・ソース
間電圧が変化し、これに伴ってノードＯ１，Ｏ２の電圧
Ｖ１、Ｖ２が変化する。電流ＩＤが大きいと電圧Ｖ１が
低く、電圧Ｖ２が高くなり、逆に電流ＩＤが小さいと電
圧Ｖ１が高く、電圧Ｖ２が低くなる。
【００５２】したがって、入力信号振幅Ｖｉｐｐが小さ
いと電圧Ｖ１が低く、電圧Ｖ２が高くなり、逆に入力信
号振幅Ｖｉｐｐが大きいと電圧Ｖ１が高く、電圧Ｖ２が
低くなるように動作する。
いと電圧Ｖ１が低く、電圧Ｖ２が高くなり、逆に入力信
号振幅Ｖｉｐｐが大きいと電圧Ｖ１が高く、電圧Ｖ２が
低くなるように動作する。
【００５３】図３の説明では、入力端子ＩＮとノードＮ
９との間にダイオード動作を行うＰチャネルトランジス
タを２個直列接続し、入力端子ＩＮとノードＮ１０との
間にダイオード動作を行うＮチャネルトランジスタを２
個直列接続した場合について述べたが、必ずしも２個に
限定されず、１個若しくは３個以上直列接続しても同様
の効果が得られる。
９との間にダイオード動作を行うＰチャネルトランジス
タを２個直列接続し、入力端子ＩＮとノードＮ１０との
間にダイオード動作を行うＮチャネルトランジスタを２
個直列接続した場合について述べたが、必ずしも２個に
限定されず、１個若しくは３個以上直列接続しても同様
の効果が得られる。
【００５４】次に、図５を参照して本発明のレベル変換
回路の第２の実施の形態について説明する。なお、図１
及び図３と共通の構成要素には共通の参照文字／数字を
付してある。
回路の第２の実施の形態について説明する。なお、図１
及び図３と共通の構成要素には共通の参照文字／数字を
付してある。
【００５５】本実施の形態によるレベル変換回路２００
は、容量結合型レベル変換回路ＬＣ１，ＬＣ２と、振幅
検知バイアス回路ＢＧ１，ＢＧ２と、ラッチ回路ＬＡ
と、バッファ回路ＢＦ１，ＢＦ２とから構成される。バ
ッファ回路ＢＦ１，ＢＦ２は、ラッチ回路ＬＡの出力信
号を受けて出力端子Ｏｕｔ１，Ｏｕｔ２に接続する負荷
を駆動する。
は、容量結合型レベル変換回路ＬＣ１，ＬＣ２と、振幅
検知バイアス回路ＢＧ１，ＢＧ２と、ラッチ回路ＬＡ
と、バッファ回路ＢＦ１，ＢＦ２とから構成される。バ
ッファ回路ＢＦ１，ＢＦ２は、ラッチ回路ＬＡの出力信
号を受けて出力端子Ｏｕｔ１，Ｏｕｔ２に接続する負荷
を駆動する。
【００５６】容量結合型レベル変換回路ＬＣ１，ＬＣ２
は、図１の容量結合型レベル変換回路ＬＣと同一回路構
成であり、振幅検知バイアス回路ＢＧ１，ＢＧ２は、図
３に示す振幅検知バイアス回路ＢＧと同一回路構成であ
る。また、振幅検知バイアス回路ＢＧ１，ＢＧ２を構成
するエンベロープ検出回路ＥＤ１，ＥＤ２と、可変抵抗
回路ＲＶ１，ＲＶ２と、しきい値バイアス回路ＢＳ１，
ＢＳ２は、図３に示すエンベロープ検出回路ＥＤと可変
抵抗回路ＲＶ及びしきい値バイアス回路ＢＳとそれぞれ
同一回路構成である。
は、図１の容量結合型レベル変換回路ＬＣと同一回路構
成であり、振幅検知バイアス回路ＢＧ１，ＢＧ２は、図
３に示す振幅検知バイアス回路ＢＧと同一回路構成であ
る。また、振幅検知バイアス回路ＢＧ１，ＢＧ２を構成
するエンベロープ検出回路ＥＤ１，ＥＤ２と、可変抵抗
回路ＲＶ１，ＲＶ２と、しきい値バイアス回路ＢＳ１，
ＢＳ２は、図３に示すエンベロープ検出回路ＥＤと可変
抵抗回路ＲＶ及びしきい値バイアス回路ＢＳとそれぞれ
同一回路構成である。
【００５７】本実施の形態によるレベル変換回路２００
は、入力端子ＩＮ１，ＩＮ２に印加される入力信号を差
動入力としてレベル変換を行うので、入力信号に直流成
分を多く含む場合でも、入力振幅を検知してバイアス電
圧を変化させることができる。
は、入力端子ＩＮ１，ＩＮ２に印加される入力信号を差
動入力としてレベル変換を行うので、入力信号に直流成
分を多く含む場合でも、入力振幅を検知してバイアス電
圧を変化させることができる。
【００５８】また、振幅検知バイアス回路ＢＧ１，ＢＧ
２を構成する２つのエンベロープ検出回路ＥＤ１，ＥＤ
２の出力ノードＮ９，Ｎ１０を共通にすることで、入力
信号に直流成分が多く含まれている場合でも、入力信号
の振幅を検知することができるという特徴がある。
２を構成する２つのエンベロープ検出回路ＥＤ１，ＥＤ
２の出力ノードＮ９，Ｎ１０を共通にすることで、入力
信号に直流成分が多く含まれている場合でも、入力信号
の振幅を検知することができるという特徴がある。
【００５９】次に、図３，図６を参照して本発明の振幅
検知バイアス回路の第２の実施の形態について説明す
る。
検知バイアス回路の第２の実施の形態について説明す
る。
【００６０】本発明の振幅検知バイアス回路は、図３に
示すエンベロープ検出回路ＥＤと可変抵抗回路ＲＶ及び
しきい値バイアス回路ＢＳとそれぞれ同一回路構成の２
つのエンベロープ検出回路ＥＤ１，ＥＤ２及び可変抵抗
回路ＲＶとしきい値バイアス回路ＢＳとから構成され
る。エンベロープ検出回路ＥＤ１，ＥＤ２の出力ノード
Ｎ９，Ｎ１０は共に共通接続され、可変抵抗回路ＲＶを
構成するＰチャネルトランジスタ及びＮチャネルトラン
ジスタの各ゲートに接続する。
示すエンベロープ検出回路ＥＤと可変抵抗回路ＲＶ及び
しきい値バイアス回路ＢＳとそれぞれ同一回路構成の２
つのエンベロープ検出回路ＥＤ１，ＥＤ２及び可変抵抗
回路ＲＶとしきい値バイアス回路ＢＳとから構成され
る。エンベロープ検出回路ＥＤ１，ＥＤ２の出力ノード
Ｎ９，Ｎ１０は共に共通接続され、可変抵抗回路ＲＶを
構成するＰチャネルトランジスタ及びＮチャネルトラン
ジスタの各ゲートに接続する。
【００６１】本発明の振幅検知バイアス回路は、入力端
子ＩＮ１に印加される入力信号ｖｉ１と入力端子ＩＮ２
に印加される入力信号ｖｉ２の２つの信号を用いて、図
３に示すノードＮ９，Ｎ１０の電圧ＶＮ９，ＶＮ１０を
発生させるので、エンベロープ検出回路ＥＤ１，ＥＤ２
でクランプするクランプ電圧は容量ＣＣと抵抗ＲＣ又は
容量ＣＤと抵抗ＲＤで設定された時定数で決まる一定時
間とは無関係となり、入力信号が直流成分を多く含む場
合にも、ノードＮ９，Ｎ１０を介してしきい値バイアス
回路ＢＳに供給するバイアス電圧を制御することができ
る。
子ＩＮ１に印加される入力信号ｖｉ１と入力端子ＩＮ２
に印加される入力信号ｖｉ２の２つの信号を用いて、図
３に示すノードＮ９，Ｎ１０の電圧ＶＮ９，ＶＮ１０を
発生させるので、エンベロープ検出回路ＥＤ１，ＥＤ２
でクランプするクランプ電圧は容量ＣＣと抵抗ＲＣ又は
容量ＣＤと抵抗ＲＤで設定された時定数で決まる一定時
間とは無関係となり、入力信号が直流成分を多く含む場
合にも、ノードＮ９，Ｎ１０を介してしきい値バイアス
回路ＢＳに供給するバイアス電圧を制御することができ
る。
【００６２】
【発明の効果】以上説明したように本発明のレベル変換
回路は、入力信号振幅に対応してＭＯＳトランジスタの
ゲートバイアス電圧を変化させることで、入力信号振幅
によらず安定してレベル変換動作を行うとともに、消費
電流を低減することができる。
回路は、入力信号振幅に対応してＭＯＳトランジスタの
ゲートバイアス電圧を変化させることで、入力信号振幅
によらず安定してレベル変換動作を行うとともに、消費
電流を低減することができる。
【００６３】さらに、２つの入力端子に印加される入力
信号を差動入力としてレベル変換を行う場合、入力信号
に直流成分を多く含む場合でも入力振幅を検知してバイ
アス電圧を変化させることができ、直流から高周波まで
の広範囲な入力周波数範囲に対してレベル変換を行うこ
とができる。
信号を差動入力としてレベル変換を行う場合、入力信号
に直流成分を多く含む場合でも入力振幅を検知してバイ
アス電圧を変化させることができ、直流から高周波まで
の広範囲な入力周波数範囲に対してレベル変換を行うこ
とができる。
【図１】本発明のレベル変換回路の第１の実施の形態を
示す回路図である。
示す回路図である。
【図２】図１に示すレベル変換回路の動作を説明するた
めの信号波形図である。
めの信号波形図である。
【図３】本発明の振幅検知バイアス回路の第１の実施の
形態を示す回路図である。
形態を示す回路図である。
【図４】図３に示す振幅検知バイアス回路の動作を説明
するための信号波形図である。
するための信号波形図である。
【図５】本発明のレベル変換回路の第２の実施の形態を
示す回路図である。
示す回路図である。
【図６】本発明の振幅検知バイアス回路の第２の実施の
形態を示す回路図である。
形態を示す回路図である。
【図７】従来のレベル変換回路を示す回路図である。
ＢＦ１，ＢＦ２ バッファ回路 ＢＧ，ＢＧ１，ＢＧ２ 振幅検知バイアス回路 ＢＳ，ＢＳ１，ＢＳ２ しきい値バイアス回路 ＣＡ，ＣＢ，ＣＣ，ＣＤ 容量 ＥＤ，ＥＤ１，ＥＤ２ エンベロープ検出回路 ＩＶＡ，ＩＶＢ インバータ ＬＡ ラッチ回路 ＬＣ，ＬＣ１，ＬＣ２ 容量結合型レベル変換回路 ＭＡ，ＭＣ，ＭＤ，ＭＨ，ＭＩ Ｐチャネルトランジ
スタ ＭＢ，ＭＥ，ＭＦ，ＭＧ，ＭＪ Ｎチャネルトランジ
スタ ＲＡ，ＲＢ，ＲＣ，ＲＤ，ＲＥ，ＲＦ 抵抗 ＲＶ，ＲＶ１，ＲＶ２ 可変抵抗回路
スタ ＭＢ，ＭＥ，ＭＦ，ＭＧ，ＭＪ Ｎチャネルトランジ
スタ ＲＡ，ＲＢ，ＲＣ，ＲＤ，ＲＥ，ＲＦ 抵抗 ＲＶ，ＲＶ１，ＲＶ２ 可変抵抗回路
Claims (9)
- 【請求項１】 ソースを第１の電源に接続しドレインを
出力端に接続した第１のＰチャネルトランジスタと、 ソースを前記第１の電源より低電位の第２の電源に接続
しドレインを前記出力端に接続した第１のＮチャネルト
ランジスタと、 入力信号を印加する入力端子から前記第１のＰチャネル
トランジスタと前記第１のＮチャネルトランジスタの各
ゲートに容量結合により信号を伝達するための第１の容
量及び第２の容量と、 前記出力端から出力される信号を前記入力信号振幅より
も大きい信号レベルにラッチするラッチ回路と、 前記入力信号の信号振幅を検知し、前記信号振幅が大き
い場合は、第１の出力端から前記第１のＰチャネルトラ
ンジスタのゲートに印加する第１のゲートバイアス電圧
を高く、かつ第２の出力端から前記第１のＮチャネルト
ランジスタのゲートに印加する第２のゲートバイアス電
圧を低くし、前記信号振幅が小さい場合は、前記第１の
出力端から前記第１のＰチャネルトランジスタのゲート
に印加する第１のゲートバイアス電圧を低く、かつ前記
第２の出力端から前記第１のＮチャネルトランジスタの
ゲートに印加する第２のゲートバイアス電圧を高くする
ように制御する振幅検知バイアス回路とを備えることを
特徴とするレベル変換回路。 - 【請求項２】 前記ラッチ回路は、第１のインバータの
出力を第２のインバータの入力に接続し、第１のインバ
ータの入力を第２のインバータの出力に接続したことを
特徴とする請求項１記載のレベル変換回路。 - 【請求項３】 前記第１の出力端と前記第１のＰチャネ
ルトランジスタのゲートとの間に第１の抵抗を挿入し、
前記第２の出力端と前記第１のＮチャネルトランジスタ
のゲートとの間に第２の抵抗を挿入したことを特徴とす
る請求項１記載のレベル変換回路。 - 【請求項４】 前記振幅検知バイアス回路は、入力信号
の包絡線を検出し、前記包絡線の高電位と前記包絡線の
低電位とを出力するエンベロープ検出回路と、 前記包絡線の高電位と前記包絡線の低電位の差信号が大
きい場合には大きな電流を流し、逆に前記差信号が小さ
い場合には小さな電流を流す可変抵抗回路と、 前記可変抵抗回路に流れる電流が大きい場合に、前記第
１の出力端に出力する電圧を低く、前記第２の出力端に
出力する電圧を高くし、前記可変抵抗回路に流れる電流
が小さい場合に、前記第１の出力端に出力する電圧を高
く、前記第２の出力端に出力する電圧を低くするしきい
値バイアス回路とを備えることを特徴とする請求項１，
２又は３記載のレベル変換回路。 - 【請求項５】 前記エンベロープ検出回路は、ゲートと
ドレインを接続した単数若しくは複数のＰチャネルトラ
ンジスタを直列接続して前記入力信号に対して順次直流
的に高電位側にレベル変換し、最後の前記Ｐチャネルト
ランジスタのソースと前記第１の電源との間に第３の抵
抗と第３の容量を並列接続し、ゲートとドレインを接続
した単数若しくは複数のＮチャネルトランジスタを直列
接続して前記入力信号に対して順次直流的に低電位側に
レベル変換し、最後の前記Ｎチャネルトランジスタのソ
ースと前記第２の電源との間に第４の抵抗と第４の容量
を並列接続したことを特徴とする請求項４記載のレベル
変換回路。 - 【請求項６】 前記可変抵抗回路は、ゲートに前記包絡
線の低電位を印加しドレインを前記第１の出力端に接続
した第３のＮチャネルトランジスタと、 ゲートに前記包絡線の高電位を印加しドレインを前記第
２の出力端に接続した第３のＰチャネルトランジスタ
と、 前記第３のＮチャネルトランジスタと前記第３のＰチャ
ネルトランジスタとのソース間に第５の抵抗を接続した
ことを特徴とする請求項４記載のレベル変換回路。 - 【請求項７】 前記しきい値バイアス回路は、ソースを
第１の電源に接続し、ゲートとドレインを前記第１の出
力端に接続した第４のＰチャネルトランジスタと、 ソースを第２の電源に接続し、ゲートとドレインを前記
第２の出力端に接続した第４のＮチャネルトランジスタ
と、 前記第４のＰチャネルトランジスタと前記第４のＮチャ
ネルトランジスタの各ドレイン間に第６の抵抗を接続し
たことを特徴とする請求項４記載のレベル変換回路。 - 【請求項８】 ソースを第１の電源に接続しドレインを
第１の出力端に接続した第１のＰチャネルトランジスタ
と、ソースを前記第１の電源より低電位の第２の電源に
接続しドレインを前記第１の出力端に接続した第１のＮ
チャネルトランジスタと、第１の入力信号を印加する第
１の入力端子から前記第１のＰチャネルトランジスタと
前記第１のＮチャネルトランジスタの各ゲートに容量結
合により信号を伝達するための第１の容量及び第２の容
量とを備える第１の容量結合型レベル変換回路と、 ソースを第１の電源に接続しドレインを第２の出力端に
接続した第２のＰチャネルトランジスタと、ソースを前
記第１の電源より低電位の第２の電源に接続しドレイン
を前記第２の出力端に接続した第２のＮチャネルトラン
ジスタと、第２の入力信号を印加する第２の入力端子か
ら前記第２のＰチャネルトランジスタと前記第２のＮチ
ャネルトランジスタの各ゲートに容量結合により信号を
伝達するための第３の容量及び第４の容量とを備える第
２の容量結合型レベル変換回路と、 前記第１の出力端を第１の入力端に接続し、前記第２の
出力端を第２の入力端端に接続し、前記第１及び第２の
入力信号振幅よりも大きい信号レベルにラッチするラッ
チ回路と、 前記第１の入力信号の信号振幅を検知し、前記第１の信
号振幅が大きい場合は、第３の出力端から前記第１のＰ
チャネルトランジスタのゲートに印加する第１のゲート
バイアス電圧を高く、かつ第４の出力端から前記第１の
Ｎチャネルトランジスタのゲートに印加する第２のゲー
トバイアス電圧を低くし、前記第１の信号振幅が小さい
場合は、前記第３の出力端から前記第１のＰチャネルト
ランジスタのゲートに印加する第１のゲートバイアス電
圧を低く、かつ前記第４の出力端から前記第１のＮチャ
ネルトランジスタのゲートに印加する第２のゲートバイ
アス電圧を高くするように制御する第１の振幅検知バイ
アス回路と、 前記第２の入力信号の信号振幅を検知し、前記第２の信
号振幅が大きい場合は、第５の出力端から前記第２のＰ
チャネルトランジスタのゲートに印加する第３のゲート
バイアス電圧を高く、かつ第６の出力端から前記第２の
Ｎチャネルトランジスタのゲートに印加する第４のゲー
トバイアス電圧を低くし、前記第２の信号振幅が小さい
場合は、前記第６の出力端から前記第２のＰチャネルト
ランジスタのゲートに印加する第３のゲートバイアス電
圧を低く、かつ前記第６の出力端から前記第２のＮチャ
ネルトランジスタのゲートに印加する第４のゲートバイ
アス電圧を高くするように制御する第２の振幅検知バイ
アス回路とを備えることを特徴とするレベル変換回路。 - 【請求項９】 ソースを第１の電源に接続しドレインを
第１の出力端に接続した第１のＰチャネルトランジスタ
と、ソースを前記第１の電源より低電位の第２の電源に
接続しドレインを前記第１の出力端に接続した第１のＮ
チャネルトランジスタと、第１の入力信号を印加する第
１の入力端子から前記第１のＰチャネルトランジスタと
前記第１のＮチャネルトランジスタの各ゲートに容量結
合により信号を伝達するための第１の容量及び第２の容
量とを備える第１の容量結合型レベル変換回路と、 ソースを第１の電源に接続しドレインを第２の出力端に
接続した第２のＰチャネルトランジスタと、ソースを前
記第１の電源より低電位の第２の電源に接続しドレイン
を前記第２の出力端に接続した第２のＮチャネルトラン
ジスタと、第２の入力信号を印加する第２の入力端子か
ら前記第２のＰチャネルトランジスタと前記第２のＮチ
ャネルトランジスタの各ゲートに容量結合により信号を
伝達するための第３の容量及び第４の容量とを備える第
２の容量結合型レベル変換回路と、 前記第１の出力端を第１の入力端に接続し、前記第２の
出力端を第２の入力端端に接続し、前記第１及び第２の
入力信号振幅よりも大きい信号レベルにラッチするラッ
チ回路と、 前記第１の入力信号の第１の包絡線を検出し、前記第１
の包絡線の高電位と前記第１の包絡線の低電位とを出力
する第１のエンベロープ検出回路と、 前記第２の入力信号の第２の包絡線を検出し、前記第２
の包絡線の高電位と前記第２の包絡線の低電位とを出力
する第２のエンベロープ検出回路と、 前記第１及び第２の包絡線の高電位と前記第１及び第２
の包絡線の低電位の差信号が大きい場合には大きな電流
を流し、逆に前記差信号が小さい場合には小さな電流を
流す可変抵抗回路と、 前記可変抵抗回路に流れる電流が大きい場合に、前記第
１及び第２のＰチャネルトランジスタのゲートに印加す
るゲートバイアス電圧を低く、前記第１及び第２のＮチ
ャネルトランジスタに印加するゲートバイアス電圧を高
くし、前記可変抵抗回路に流れる電流が小さい場合に、
前記第１及び第２のＰチャネルトランジスタのゲートに
印加するゲートバイアス電圧を高く、前記第１及び第２
のＮチャネルトランジスタに印加するゲートバイアス電
圧を低くするしきい値バイアス回路とを備えることを特
徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107379A JP2988430B2 (ja) | 1997-04-24 | 1997-04-24 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107379A JP2988430B2 (ja) | 1997-04-24 | 1997-04-24 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303732A JPH10303732A (ja) | 1998-11-13 |
| JP2988430B2 true JP2988430B2 (ja) | 1999-12-13 |
Family
ID=14457631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9107379A Expired - Lifetime JP2988430B2 (ja) | 1997-04-24 | 1997-04-24 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988430B2 (ja) |
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|---|---|---|---|---|
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| US7528643B2 (en) | 2003-02-12 | 2009-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device having the same, and driving method of the same |
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| US8212619B2 (en) * | 2009-07-23 | 2012-07-03 | Qualcomm, Incorporated | Split-biased current scalable buffer |
-
1997
- 1997-04-24 JP JP9107379A patent/JP2988430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303732A (ja) | 1998-11-13 |
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