JP3252875B2 - 電圧比較器 - Google Patents
電圧比較器Info
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Description
大小を比較する電圧比較器において、高精度化と低電力
化を図った回路構成に関するものである。
トミラー型と、図6に示す正帰還型が用いられている。
較器は、T1,T2のPMOS電界効果トランジスタ
と、T3,T4のNMOS電界効果トランジスタで構成
される。なお、以下の説明では必要以外のときは単にト
ランジスタという。これらの接続を以下に示す。トラン
ジスタT1,T2のソースを電源端子Vddに、トランジ
スタT3,T4のソースを接地端子GNDに接続し、ト
ランジスタT1のドレインとトランジスタT3のドレイ
ンおよびトランジスタT3,T4のゲートを接続し、ト
ランジスタT2とT4のドレインを接続する。さらに、
トランジスタT1のゲートに比較電圧入力端子Vin、ト
ランジスタT2のゲートに基準電圧入力端子Vrefを接
続し、トランジスタT2のドレインを出力端子Voutと
する。なお、上記Vdd,Vin,Vref,GND,Vout等
は端子を示すと同時に、電圧も表すものとする。カレン
トミラー型の電圧比較器は1種の差動増幅器であり、比
較電圧Vinと基準電圧Vrefの差を増幅して出力するた
め、比較電圧Vinが基準電圧Vrefより大きければVdd
レベルを、比較電圧Vinが基準電圧Vrefより小さけれ
ばGNDレベルを出力する。
されるソースホロワ回路に流れる電流と同じ値の電流を
トランジスタT2,T4で構成されるソース接地回路に
流すことにより、トランジスタT2,T4で比較電圧V
inと基準電圧Vrefの差を増幅する。このため電圧が大
きく振れるのはB点のみで、A点は比較電圧Vinの変化
分しか振れない。このためゲート容量Cgを通して入力
に漏れる雑音は小さく高精度である。しかし、比較電圧
Vinが大きくなるとトランジスタT1,T3に流れる電
流は小さくなり、このため、トランジスタT2,T4の
電流も小さくなるため大きく動作速度が劣化する欠点を
有している。
T1,T2,T3のPMOS電界効果トランジスタと、
T4,T5,T6のNMOS電界効果トランジスタおよ
びT7,T8およびT9,T10の2つのCMOSトラ
ンスファーゲートで構成される。これらの接続を以下に
示す。トランジスタT2,T4で構成されるインバータ
回路Xと、トランジスタT3,T5で構成されるインバ
ータ回路Yのお互いの電源側端子を接続し、接続した電
源側端子と電源端子Vddの間に直列にトランジスタT1
を接続する。同様にお互いの接地側端子を接続し、接続
した接地側端子と接地端子GNDの間に直列にトランジ
スタT6を接続する。インバータ回路Xの出力をインバ
ータ回路Yの入力に、インバータ回路Yの出力をインバ
ータ回路Xの入力に接続し、インバータ回路Yの出力を
出力端子Voutとする。また、インバータ回路Xの入力
であるA点にトランジスタT7,T8からなるトランス
ファゲートの一端を接続し、残りの一端を比較電圧入力
端子Vinとし、インバータ回路Yの入力であるB点にト
ランジスタT9,T10からなるトランスファゲートの
一端を接続し、残りの一端を基準電圧入力端子Vrefと
した構成である。なお、CLp,CLnは相補な制御信
号端子である。
ジスタT1,T6をオフする。するとトランジスタT
2,T3,T4,T5には電流は流れずA,B点はフロ
ーテングとなる。このとき、トランジスタT7,T8,
T9,T10からなるトランスファゲートをオンし、
A,B点に比較電圧Vinと基準電圧V ref を各々セット
する。さらに、トランスファゲートをオフし、トランジ
スタT1,T6をオンする。するとトランジスタT2,
T3,T4,T5に電流が流れ、インバータ回路Xとイ
ンバータ回路Yは動作状態となる。インバータ回路Xと
インバータ回路Yが動作状態になると正帰還パスが出
来、A,B点の電位差は増幅され電位の高い点は電源電
圧Vddに、電位の低い点は接地電圧GNDになる。
を用いているため比較電圧Vinと基準電圧Vrefがどん
な電圧であっても、高速動作が可能である。しかし、ト
ランファゲートをオンする直前のA,B点の電位は比較
電圧Vinおよび基準電圧Vrefとは異なるため、トラン
スファゲートをオン時に比較電圧Vinおよび基準電圧V
refに雑音を出す。この雑音はキックバック雑音とよば
れ、精度劣化の主要因となる。このキックバック雑音を
防止するため、図7に示すように正帰還型の電圧比較器
の入力に電流源をもつソースホロワ回路を付加しバッフ
ァすることによりキックバック雑音を低減する回路もあ
るが、ソースホロワ回路の出力を電圧出力としなければ
A,B点に電圧をセットできない。このため、電流源の
電流を小さくすると出力の時定数が大きくなり速度が劣
化し、大きくすると時定数が小さくなり高速度となるが
消費電力が大きくなり、高速化と低電力化を同時に実現
できない欠点を有していた。
較器のキックバック雑音を防止し、高速化と低電力化を
同時に実現することにある。
器は、電界効果トランジスタを用いた第1のインバータ
回路と第2のインバータ回路のお互いの電源側端子を接
続し、この接続した電源側端子と電源端子との間に直列
に第1の電界効果トランジスタを接続し、第1,第2の
インバータ回路のお互いの接地側端子を接続し、この接
続した接地側端子と接地端子の間に直列に第2の電界効
果トランジスタを接続し、第1のインバータ回路の出力
を第2のインバータ回路の入力に、第2のインバータ回
路の出力を第1のインバータ回路の入力に接続し、第2
のインバータ回路の出力を出力端子とし、さらに第1の
インバータ回路の出力と電源端子または接地端子の間に
第3の電界効果トランジスタを、第2のインバータ回路
の出力と電源端子または接地端子の間に第4の電界効果
トランジスタを直列に接続し、第3の電界効果トランジ
スタのゲートを比較電圧入力端子、第4の電界効果トラ
ンジスタのゲートを基準電圧入力端子とし、さらに第
1,第2の電界効果トランジスタのゲートを相補な制御
信号入力端子とし、さらに、第3のインバータ回路と第
4のインバータ回路を追加し、第3のインバータ回路の
入力を第1インバータ回路の出力に、第 4のインバータ
回路の入力を第2インバータ回路の出力に接続し、さら
に第3の電界効果トランジスタと電源端子または接地端
子の間に第5の電界効果トランジスタを、第4の電界効
果トランジスタと電源端子または接地端子の間に第6の
電界効果トランジスタを直列に挿入し、前記第5の電界
効果トランジスタのゲートに第3のインバータ回路の出
力を接続し、前記第6の電界効果トランジスタのゲート
に第4のインバータ回路の出力を接続したものである。
された比較電圧の大きさに反比例して第3のトランジス
タのオン抵抗の値が定まり、第4のトランジスタに入力
された基準電圧の大きさに反比例して第4のトランジス
タのオン抵抗の値が定まる。一方、第1,第2のインバ
ータ回路は正帰還回路を構成しており、上記第3,第4
のオン抵抗の値の差を比較し、その大小に応じて出力端
子に電源電圧または接地電圧が出力される。そして、比
較電圧や基準電圧が直接第1,第2のインバータ回路に
接続されていないのでキックバック雑音は発生しない。
トランジスタにより電流パスが遮断されるので、低電力
特性がより良好になる。
の接続はT1,T2,T3のPMOS電界効果トランジ
スタとT4,T5,T6のNMOS電界効果トランジス
タおよびT7,T8の2つの入力用のNMOS電界効果
トランジスタで構成される。これらの接続を以下に示
す。トランジスタT2,T4で構成されるインバータ回
路XとトランジスタT3,T5で構成されるインバータ
回路Yのお互いの電源側端子を接続し、この接続した電
源側端子と電源端子Vddの間に直列にトランジスタT1
を接続する。同様にお互いの接地側端子を接続し、この
接続した接地側端子と接地端子GNDの間に直列にトラ
ンジスタT6を接続する。インバータ回路Xの出力をイ
ンバータ回路Yの入力に、インバータ回路Yの出力をイ
ンバータ回路Xの入力に接続し、インバータ回路Yの出
力を出力端子Voutとする。また、インバータ回路Xの
A点にトランジスタT7のドレインを接続し、ゲートを
比較電圧入力端子Vinとし、ソースを接地端子GNDに
接続する。インバータ回路YのB点にトランジスタT8
のドレインを接続し、ゲートを基準電圧入力端子Vref
と接続し、ソースを接地端子GNDと接続した構成であ
る。
ジスタT1,T6をオフする。するとトランジスタT
2,T3,T4,T5には電流は流れずA,B点はフロ
ーテングとなる。比較電圧Vinと基準電圧Vrefともト
ランジスタT7,T8をいつもオンさせる領域にあるの
で、この回路の例ではA,B点ともGNDの電位とな
る。次に、トランジスタT1,T6のトランジスタをオ
ンする。するとトランジスタT2,T3,T4,T5に
電流が流れ、インバータ回路Xとインバータ回路Yは動
作状態となる。インバータ回路Xとインバータ回路Yが
動作状態となると正帰還パスができる。このときA,B
点の電位ははじめは同じなので、トランジスタT7,T
8のオン抵抗の高い方の接続点が電源電位、オン抵抗の
低い方の接続点がGND電位となる。図1のようにトラ
ンジスタT7,T8にNMOSを用いた場合、オン抵抗
はゲート電圧に反比例するため、オン抵抗の大小は比較
電圧Vinと基準電圧Vrefの大小と等価となり、比較電
圧Vinと基準電圧Vrefを比較することができる。
ファゲートによりA,B点に比較電圧Vin,・基準電圧
Vref と同じ電圧を充電し、正帰還回路で比較する構造
になっているのに対し、本回路の電圧比較器では、電圧
ではなくトランジスタのオン抵抗を比較する構造になっ
ていることが、従来回路と大きく異なるところである。
端子Vin,基準電圧入力端子Vrefと接続されることは
なく、これら各入力端子Vin,VrefはトランジスタT
7,T8のゲートに入力されているためキックバック雑
音が比較電圧入力端子Vin,基準電圧入力端子Vrefに
出ることはなく、従来の正帰還型の電圧比較器のような
キックバック雑音による精度劣化はない。また、本回路
の電圧比較器は正帰還回路を用いているので高速であ
る。さらに、本回路の電圧比較器では常に電流が流れる
回路はないので低電力である。このように、本回路の電
圧比較器では、従来回路では困難であった高速・低電力
・高精度を同時に実現することが可能である。
は、図1の回路の入力にPMOS,NMOSの電界効果
トランジスタTA,TB,TC,TDからなるカレント
ミラー回路によるバッファ回路を設けることにより、ト
ランジスタT7,T8のゲート・ドレイン間容量により
A,B点の雑音が入力に漏れることを防止する回路であ
る。この回路は、図1に示した第1の参考例の回路が電
圧ではなく、トランジスタT7,T8のオン抵抗を比較
する特性を利用し、トランジスタTA,TBで定まる電
流をトランジスタT7に、トランジスタTC,TDで定
まる電流をトランジスタT8にそれぞれミラーすること
により、トランジスタT7,T8のオン抵抗を制御する
ものである。この回路の場合、トランジスタTB,TD
がダイオード動作しているのでC,D点であるトランジ
スタT7,T8のゲート電圧の変化は小さく、カレント
ミラー回路によるバッファ回路は高速動作する。
る。図1の回路にインバータ回路RおよびSを追加し、
インバータ回路Rの入力をA点、インバータ回路Sの入
力をB点に接続する。また電界効果トンラジスタTE,
TFを追加し、トランジスタT7のソースと接地端子の
間にトランジスタTEを、トランジスタT8のソースと
接地端子との間にトランジスタTFを直列に挿入し、イ
ンバータ回路Rの出力をトランジスタTEのゲートに、
インバータ回路Sの出力をトランジスタTFのゲートに
接続する回路となっている。本回路は動作前はA,B点
はGND電位になっているのでインバータ回路R,Sの
出力は電源電位になりトランジスタTE,TFはオンし
ている。この状態で相補な制御信号CLp,CLnがト
ランジスタT1,T6をオンさせるように変化すると、
図1の回路と全く同じ動作をする。しかしその後、イン
バータ回路X,Yが動作しA,B点が電源電位か接地電
位に定まると電源電位に定まった方に接続されているイ
ンバータ回路RもしくはSの出力が接地電位となり、ト
ランジスタTEもしくはTFがオフする。A,B点で電
位が電源電位になる方のインバータ回路XもしくはYは
PMOSがオンしているので、トランジスタT2−T7
もしくはT3−T8の経路で電流が流れてしまう。トラ
ンジスタTE,TFはこの電流パスを遮断するように働
き、図1の回路よりさらに低電力特性を得ることができ
る。
す第2の参考例にNMOS電界効果トランジスタT9,
T10を追加し、A,B点のGND電位への収束時間を
早めた参考例である。これはトランジスタT7,T8の
ゲート電圧が電源電圧Vddまで上がらないためオン抵抗
が高く、A,B点がGND電位へ収束しにくいためトラ
ンジスタT9,T10のゲートを電源電圧Vddにしてト
ランジスタT9,T10のオン抵抗を低くしGND電位
への収束を早める回路構成の参考例である。
路において、トランジスタT7,T8をPMOSとし、
ソースを電源端子Vddに接続しても同様の動作をする。
また、上記の各回路ではMOS型FETを用いたが、M
OS型に限定されず、ほかのFETであってもよい。
トランジスタを用いた第1のインバータ回路(X)と第
2のインバータ回路(Y)のお互いの電源側端子を接続
し、この接続した電源側端子と電源端子との間に直列に
第1の電界効果トランジスタ(T1)を接続し、前記第
1,第2のインバータ回路のお互いの接地側端子を接続
し、この接続した接地側端子と接地端子の間に直列に第
2の電界効果トランジスタ(T6)を接続し、前記第1
のインバータ回路(X)の出力を第2のインバータ回路
(Y)の入力に、第2のインバータ回路(Y)の出力を
第1のインバータ回路(X)の入力に接続し、第2のイ
ンバータ回路(Y)の出力を出力端子(Vout )とし、
さらに、前記第1のインバータ回路(X)の出力と電源
端子または接地端子の間に第3の電界効果トランジスタ
(T7)を、前記第2のインバータ回路(Y)の出力と
電源端子または接地端子の間に第4の電界効果トランジ
スタ(T8)を直列に接続し、前記第3の電界効果トラ
ンジスタ(T7)のゲートを比較電圧入力端子
(Vin)、前記第4の電界効果トランジスタ(T8)の
ゲートを基準電圧入力端子(Vref )とし、さらに前記
第1,第2の電界効果トランジスタ(T1),(T6)
のゲートを相補な制御信号端子(CLn),(CLp)
としたので、比較電圧と基準電圧とが電界効果トランジ
スタのオン抵抗の差として比較でき、比較電圧と基準電
圧が直接インバータ回路に接続されていないので、キッ
クバック雑音が発生することなく、従来の正帰還型の電
圧比較器では得られなかった高速,高精度,低電力特性
を同時に得ることが可能となる。
4のインバータ回路(S)を追加し、第3のインバータ
回路(R)の入力を第1のインバータ回路(X)の出力
に、第4のインバータ回路(S)の入力を第2インバー
タ回路(Y)の出力に接続し、さらに、第3の電界効果
トランジスタ(T7)と電源端子または接地端子の間に
第5の電界効果トランジスタ(TE)を、第4の電界効
果トランジスタ(T8)と電源端子または接地端子の間
に第6の電界効果トランジスタ(TF)直列に挿入し、
前記第5の電界効果トランジスタ(TE)のゲートに第
3のインバータ回路(R)の出力を接続し、前記第6の
電界効果トランジスタ(TF)のゲートに第4のインバ
ータ回路(S)の出力を接続したので、第5,第6の電
界効果トランジスタ(TE),(TF)のいずれかによ
って第3,第4の電界効果トランジスタ(T7),(T
8)の電流パスが遮断されるので、さらに良好な低電力
特性が得られる。
図である。
図である。
示す回路図である。
Claims (1)
- 【請求項1】 電界効果トランジスタを用いた第1のイ
ンバータ回路と第2のインバータ回路のお互いの電源側
端子を接続し、この接続した電源側端子と電源端子との
間に直列に第1の電界効果トランジスタを接続し、前記
第1,第2のインバータ回路のお互いの接地側端子を接
続し、この接続した接地側端子と接地端子の間に直列に
第2の電界効果トランジスタを接続し、前記第1のイン
バータ回路の出力を第2のインバータ回路の入力に、第
2のインバータ回路の出力を第1のインバータ回路の入
力に接続し、第2のインバータ回路の出力を出力端子と
し、さらに前記第1のインバータ回路の出力と電源端子
または接地端子の間に第3の電界効果トランジスタを、
前記第2のインバータ回路の出力と電源端子または接地
端子の間に第4の電界効果トランジスタを直列に接続
し、前記第3の電界効果トランジスタのゲートを比較電
圧入力端子、前記第4の電界効果トランジスタのゲート
を基準電圧入力端子とし、さらに前記第1,第2の電界
効果トランジスタのゲートを相補な制御信号入力端子と
し、さらに第3のインバータ回路と第4のインバータ回
路を追加し、第3のインバータ回路の入力を第1インバ
ータ回路の出力に、第4のインバータ回路の入力を第2
インバータ回路の出力に接続し、さらに第3の電界効果
トランジスタと電源端子または接地端子の間に第5の電
界効果トランジスタを、第4の電界効果トランジスタと
電源端子または接地端子の間に第6の電界効果トランジ
スタを直列に挿入し、前記第5の電界効果トランジスタ
のゲートに第3のインバータ回路の出力を接続し、前記
第6の電界効果トランジスタのゲートに第4のインバー
タ回路の出力を接続したことを特徴とする電圧比較器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29565493A JP3252875B2 (ja) | 1993-11-25 | 1993-11-25 | 電圧比較器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29565493A JP3252875B2 (ja) | 1993-11-25 | 1993-11-25 | 電圧比較器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07154216A JPH07154216A (ja) | 1995-06-16 |
JP3252875B2 true JP3252875B2 (ja) | 2002-02-04 |
Family
ID=17823447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29565493A Expired - Lifetime JP3252875B2 (ja) | 1993-11-25 | 1993-11-25 | 電圧比較器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3252875B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69931121T8 (de) * | 1998-10-23 | 2007-05-03 | Nippon Telegraph And Telephone Corp. | Spannungsvergleicher |
KR100380152B1 (ko) * | 2001-06-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 전압 비교 회로 |
JP5318502B2 (ja) * | 2008-09-01 | 2013-10-16 | 新日本無線株式会社 | コンパレータ回路 |
-
1993
- 1993-11-25 JP JP29565493A patent/JP3252875B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07154216A (ja) | 1995-06-16 |
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