JP5318502B2 - コンパレータ回路 - Google Patents

Description

本発明は、２個の入力電圧を比較してその比較結果を示す電圧を出力するコンパレータ回路に係り、特にラッチ型コンパレータ回路に関するものである。

ラッチ型コンパレータ回路として、図５に記載の回路が提案されている（例えば、特許文献１参照）。このコンパレータ回路は、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１からなるインバータおよびＰＭＯＳトランジスタＭＰ２２とＮＭＯＳトランジスタＭＮ２２からなるインバータを逆並列接続して構成した正帰還部２１と、その正帰還部２１への電源供給を行う電源用のＰＭＯＳトランジスタＭＰ２３と、出力用のインバータＩＮＶ２１，ＩＮＶ２２と、制御用のインバータＩＮＶ２３，ＩＮＶ２４と、入力用のＮＭＯＳトランジスタＭＮ２３，ＭＮ２４と、インバータＩＮＶ２３，ＩＮＶ２４で制御される制御用のＮＭＯＳトランジスタＭＮ２５，ＭＮ２６と、リセット用のＮＭＯＳトランジスタＭＮ２７，ＭＮ２８からなる。なお、インバータＩＮＶ２１〜ＩＮＶ２４は、図５の下段に示すように、ＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰから構成されている。

図６は、図５のコンパレータ回路の動作波形図である。時刻ｔ２１〜ｔ２２の期間は、クロック信号ＣＫ２１が“Ｈ”（＝ＶＤＤ）であり、電源用のトランジスタＭＰ２３はオフ、リセット用のトランジスタＭＮ２７，ＭＮ２８はオンとなる。これによって、正帰還部２１のノードＮ２１，Ｎ２２は、電荷が放電されて“Ｌ”（＝ＧＮＤ）になり、リセット状態となる。また、入力用のトランジスタＭＮ２３，ＭＮ２４のドレインは“Ｌ”になる。また、インバータＩＮＶ２３，ＩＮＶ２４の出力が“Ｈ”になり、制御用のトランジスタＭＮ２５，ＭＮ２６はオンになる。

この後、時刻ｔ２２において、クロック信号ＣＫ２１が“Ｌ”に変化すると、電源用のトランジスタＭＰ２３がオンし、リセット用のトランジスタＭＮ２７，ＭＮ２８がオフし、リセット状態が解除される。これにより、正帰還部２１に電源が供給される。この後、インバータＩＮＶ２３，ＩＮＶ２４の出力が“Ｈ”から“Ｌ”に変化するが、そのインバータＩＮＶ２３，ＩＮＶ２４で生じる遅延時間の間、制御用のトランジスタＭＮ２５，ＭＮ２６はオンとなっている。よって、ＶＤＤ→トランジスタＭＰ２３→ＭＰ２１→ＭＮ２３→ＭＮ２５→ＧＮＤの経路と、ＶＤＤ→トランジスタＭＰ２３→ＭＰ２２→ＭＮ２４→ＭＮ２６→ＧＮＤの経路を電流が流れる。このとき、入力電圧ＶＩＮ＋，ＶＩＮ−の違いに応じて、入力用のトランジスタＭＮ２３，ＭＮ２４はそのオン抵抗の値が異なる。このときの入力電圧が、ＶＩＮ＋＝ＶＤＤ、ＶＩＮ−＝ＶＤＤ／２であれば、トランジスタＭＮ２４のオン抵抗が大きく、トランジスタＭＮ２３のオン抵抗が小さくなるので、ノードＮ２１の電圧が高く、ノードＮ２２の電圧が低くなる。

このノードＮ２１，Ｎ２２の電圧の違いは、正帰還部２１によって増幅され、この結果、時刻ｔ２３経過の頃から、ノードＮ２１が“Ｈ”、ノードＮ２２が“Ｌ”になり、出力電圧ＶＯＵＴ＋＝ＶＤＤ、ＶＯＵＴ−＝ＧＮＤとなる。この状態は、クロック信号ＣＫ２１＝“Ｈ”に変化する時刻ｔ２４まで、正帰還部２１で保持される。以上により、１回のサンプリングによる比較動作が完了する。
特許第３５１９６５０号公報

ところが、このコンパレータ回路では、ノードＮ２１，Ｎ２２の電圧が、リセット状態では“Ｌ”となっている。したがって、リセット解除時には、入力用のトランジスタＭＮ２３，ＭＮ２４のドレイン・ソース間電圧が小さいため、その入力用のトランジスタＭＮ２３，ＭＮ２４は線形領域から動作を開始する。そのため、ノードＮ２１，Ｎ２２の電圧差が、正帰還部２１の正帰還動作を開始する電圧に達するまでの時間が長くかかり、コンパレータ回路としての判定時間が長くなり、クロック信号ＣＫ２１の高速化が難しくなる。また、線形領域ではトランジスタのｇｍが小さくなるため感度も低くなり、入力電圧ＶＩＮ＋，ＶＩＮ−の電圧差が微小な場合には、正常な判定が困難となる。

本発明の目的は、短い判定時間を実現して高速化を図り、また高感度化も同時に実現したコンパレータ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のコンパレータ回路は、第１および第２のノード間に２個のインバータを逆並列接続した正帰還部と、該正帰還部を正電源端子に接続する電源用トランジスタと、前記正帰還部を接地端子に接続する接地用トランジスタと、前記第１および第２のノードを前記正電源端子に個々に接続する第１および第２のリセット用トランジスタと、入力電圧に比例して内部抵抗を減少させる第１および第２の入力用トランジスタと、該第１および第２の入力用トランジスタを前記第１および第２のノードと前記接地との間に個々に接続する第１および第２の判定用トランジスタと、前記第１および第２のノードに入力側がそれぞれ接続された第１および第２のインバータとを備え、リセット期間は、前記電源用トランジスタおよび前記接地用トランジスタをオフさせるとともに、前記第１および第２のリセット用トランジスタをオンさせて、前記第１および第２のノードを前記正電源端子の正電源電圧に充電し、前記リセット期間に続く判定期間は、前記電源用トランジスタおよび前記接地用トランジスタ並びに前記第１および第２のリセット用トランジスタをオフさせるとともに前記第１および第２の判定用トランジスタをオンさせて、前記第１および第２のノードと前記接地間の経路に個々に前記第１および第２の入力用トランジスタを接続し、前記判定期間に続く保持期間は、前記第１および第２のリセット用トランジスタ並びに前記第１および第２の判定用トランジスタをオフさせ、前記電源用トランジスタおよび前記接地用トランジスタをオンして前記正帰還部に電源を供給し、前記第１および第２のインバータから、前記第１および第２の入力用トランジスタに入力した２個の電圧の比較結果を示す電圧を出力することを特徴とする。
請求項２にかかる発明のコンパレータ回路は、第１および第２のノード間に２個のインバータを逆並列接続した正帰還部と、該正帰還部を正電源端子に接続する電源用トランジスタと、前記正帰還部を接地端子に接続する接地用トランジスタと、前記第１および第２のノードを前記接地端子に個々に接続する第１および第２のリセット用トランジスタと、入力電圧に逆比例して内部抵抗を減少させる第１および第２の入力用トランジスタと、該第１および第２の入力用トランジスタを前記第１および第２のノードと前記正電源端子との間に個々に接続する第１および第２の判定用トランジスタと、前記第１および第２のノードに入力側がそれぞれ接続された第１および第２のインバータとを備え、リセット期間は、前記電源用トランジスタおよび前記接地用トランジスタをオフさせるとともに、前記第１および第２のリセット用トランジスタをオンさせて、前記第１および第２のノードの電荷を前記接地端子から接地に放電し、前記リセット期間に続く判定期間は、前記電源用トランジスタおよび前記接地用トランジスタ並びに前記第１および第２のリセット用トランジスタをオフさせるとともに前記第１および第２の判定用トランジスタをオンさせて、前記第１および第２のノードと前記正電源端子間の経路に個々に前記第１および第２の入力用トランジスタを接続し、前記判定期間に続く保持期間は、前記第１および第２のリセット用トランジスタ並びに前記第１および第２の判定用トランジスタをオフさせ、前記電源用トランジスタおよび前記接地用トランジスタをオンして前記正帰還部に電源を供給し、前記第１および第２のインバータから、前記第１および第２の入力用トランジスタに入力した２個の電圧の比較結果を示す電圧を出力することを特徴とする。

本発明によれば、リセット状態の解除直後は、入力用トランジスタのドレイン・ソース間に十分な電圧が印加しているので、入力用のトランジスタが動作開始してから正帰還部が動作を開始するために必要な電位差を第１および第２のノードに生じさせるまでの時間を短縮でき、判定時間を短縮でき、高速動作が実現できる。また、同じ理由から、それらのトランジスタのｇｍが大きくなり、高感度化を実現できる。さらに、判定用トランジスタを判定期間のみオンさせることで、入力用トランジスタは判定期間のみ動作し、消費電力削減を図ることができる。
また、請求項１にかかる発明では、リセット期間であっても第１および第２のノードに正電源電圧が印加しているが、このとき正帰還部と接地端子との間はオフしている接地用トランジスタによって遮断されているので、第１および第２のノードから正帰還部を経由して接地端子にリーク電流が生じることはない。
また、請求項２にかかる発明では、リセット期間であっても第１および第２のノードが接地電位になっているのが、このとき正帰還部と正電源端子との間はオフしている電源用トランジスタによって遮断されているので、正電源端子から正帰還部を経由して第１および第２のノードにリークする電流が生じることはない。

＜第１の実施例＞
図１は本発明の１つの実施例のコンパレータ回路の構成を示す回路図である。このコンパレータ回路は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるインバータおよびＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなるインバータを逆並列接続して構成した正帰還部１と、その正帰還部１への電源供給を制御する電源用のＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ３と、リセット用のＰＭＯＳトランジスタＭＰ４，ＭＰ５と、出力用のインバータＩＮＶ１，ＩＮＶ２と、判定用のＮＭＯＳトランジスタＭＮ４，ＭＮ５と、入力用のＮＭＯＳトランジスタＭＮ６，ＭＮ７とからなる。なお、インバータＩＮＶ１，ＩＮＶ２は、図１の中段に示すように、ＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰから構成されている。２は論理回路であり、クロック信号ＣＫを入力して、クロック信号ＣＫ１〜ＣＫ４を生成する。

図２は、図１のコンパレータ回路の動作波形図である。時刻ｔ１〜ｔ２は、クロック信号ＣＫ１が“Ｌ”であり、リセット用のトランジスタＭＰ４，ＭＰ５はオンである。また、クロック信号ＣＫ２も“Ｌ”となって、判定用のトランジスタＭＮ４，ＭＮ５がオフである。さらに、クロック信号ＣＫ３＝“Ｌ”、クロック信号ＣＫ４＝“Ｈ”となって、電源用のトランジスタＭＰ３，ＭＮ３がオフとなり、正帰還部１への電源供給が遮断されている。よって、正帰還部１のノードＮ１，Ｎ２（インバータＩＮＶ１，ＩＮＶ２の入力容量）がいずれもＶＤＤに充電されて“Ｈ”になり、リセット状態となる。

時刻ｔ２において、クロック信号ＣＫ１が“Ｈ”に変化すると、リセット用のトランジスタＭＰ４，ＭＰ５がオフとなってリセットが解除される。また、同時にクロック信号ＣＫ２が“Ｈ”に変化するので、判定用のトランジスタＭＮ４，ＭＮ５がオンとなり、ノードＮ１→トランジスタＭＮ４→ＭＮ６→ＧＮＤの経路と、ノードＮ２→トランジスタＭＮ５→ＭＮ７→ＧＮＤの経路が形成される。よって、ノードＮ１，Ｎ２の電位は、ＶＤＤから低下を開始する。このとき、入力電圧ＶＩＮ＋，ＶＩＮ−の違いに応じて、入力用のトランジスタＭＮ６，ＭＮ７はそのオン抵抗の値が異なり、ＶＩＮ＋＝ＶＤＤ、ＶＩＮ−＝ＶＤＤ／２であれば、トランジスタＭＮ６のオン抵抗が大きく、トランジスタＭＮ７のオン抵抗が小さくなるので、ノードＮ１の電圧低下が遅く（高電位）、ノードＮ２の電圧低下が速く（低電位）なる。

時刻ｔ３になると、クロック信号ＣＫ２が“Ｌ”に変化すると同時に、クロック信号ＣＫ３＝“Ｈ”、ＣＫ４＝“Ｌ”に変化する。このため、判定用のトランジスタＭＮ４，ＭＮ５がオフして判定期間が終了する。また、電源用のトランジスタＭＰ３，ＭＮ３がオンし、正帰還部１に電源が供給されて正帰還動作を開始し、ノードＮ１，Ｎ２の電圧の違いを増幅する。この結果、ノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”になり、出力電圧ＶＯＵＴ＋＝ＶＤＤ、ＶＯＵＴ−＝ＧＮＤとなる。この状態は、時刻ｔ４までの保持期間中、正帰還部１で保持される。以上により、１回のサンプリングによる比較動作が完了する。

以上のように本実施例は、リセット状態において、正帰還部１のノードＮ１，Ｎ２をリセット用のトランジスタＭＰ４，ＭＰ５によって“Ｈ”（＝ＶＤＤ）の状態にしておくものである。このため、リセット解除後の判定期間初期では、判定用のトランジスタＭＮ４，ＭＮ５のオンによって、入力用のトランジスタＭＮ６，ＭＮ７のドレインには、ノードＮ１，Ｎ２に充電されたＶＤＤが印加する。よって、その入力用のトランジスタＭＮ６，ＭＮ７はドレイン・ソース間電圧が十分な電圧で判定動作を開始するので、ドレイン・ソース間電圧がＧＮＤから上昇して判定動作を開始する図５で説明した回路と比べると、入力用のトランジスタＭＮ６，ＭＮ７が動作を開始してから正帰還部１が動作を開始するために必要な電位差をノードＮ１，Ｎ２に生じさせるまでの時間を短縮でき、動作が高速化される。また、入力用のトランジスタＭＮ６，ＭＮ７は、ｇｍの大きな飽和状態あるいはそれに近い状態から動作を開始するので、入力電圧ＶＩＮ＋，ＶＩＮ−の電圧差が微小のときであっても、正帰還部１によってこの差を迅速に検知して増幅することができ、高感度化を実現できる。

また、判定用のトランジスタＭＮ４，ＭＮ５は判定期間のみオンするので、入力用のトランジスタＭＮ６，ＭＮ７は判定期間のみ動作し、消費電流が削減できる。

さらに、本実施例では、電源用のトランジスタＭＮ３のオフによって、ノードＮ１，Ｎ２がＶＤＤに充電されているリセット期間および判定期間は、正帰還部１のＧＮＤ側の経路を完全に遮断しているので、正帰還部１を経由するリーク電流による消費電流増大を防止できる。特に本実施例ではリセット状態でノードＮ１，Ｎ２をＶＤＤに充電するので、リーク防止は有用である。

なお、本実施例では、トランジスタＭＮ４とＭＮ６の接続順、トランジスタＭＮ５とＭＮ７の接続順は、それぞれ逆にしてもよい。また、インバータＩＮＶ１，ＩＮＶ２以外では、ＰＭＯＳトランジスタはＮＰＮトランジスタに置き換え、ＮＭＯＳトランジスタはＰＮＰトランジスタに置き換えることができる。このとき、ゲートはベースに、ドレインはコレクタに、ソースはエミッタになる。

＜第２の実施例＞
図３は本発明の第２の実施例のコンパレータ回路の構成を示す回路図である。このコンパレータ回路は、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１からなるインバータおよびＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２からなるインバータを逆並列接続して構成した正帰還部１１と、その正帰還部１１への電源供給を制御する電源用のＰＭＯＳトランジスタＭＰ１３およびＮＭＯＳトランジスタＭＮ１３と、リセット用のＮＭＯＳトランジスタＭＮ１４，ＭＮ１５と、出力用のインバータＩＮＶ１１，ＩＮＶ１２と、判定用のＰＭＯＳトランジスタＭＰ１４，ＭＰ１５と、入力用のＰＭＯＳトランジスタＭＰＮ１６，ＭＰ１７とからなる。なお、インバータＩＮＶ１１，ＩＮＶ１２は、図３の中段に示すように、ＮＭＯＳトランジスタＭＮとＰＭＯＳトランジスタＭＰから構成されている。１２は論理回路であり、クロック信号ＣＫを入力して、クロック信号ＣＫ１１〜ＣＫ１４を生成する。

図４は、図３のコンパレータ回路の動作波形図である。時刻ｔ１１〜ｔ１２は、クロック信号ＣＫ１１が“Ｈ”であり、リセット用のトランジスタＭＮ１４，ＭＮ１５はオンである。また、クロック信号ＣＫ１２も“Ｈ”となって、判定用のトランジスタＭＰ１４，ＭＰ１５がオフである。さらに、クロック信号ＣＫ１３＝“Ｌ”、クロック信号ＣＫ１４＝“Ｈ”となって、電源用のトランジスタＭＰ１３，ＭＮ１３がオフし、正帰還部１１への電源供給が遮断されている。よって、正帰還部１１のノードＮ１１，Ｎ１２がいずれもＧＮＤに放電されて“Ｌ”になり、リセット状態となる。

時刻ｔ１２において、クロック信号ＣＫ１１が“Ｌ”に変化すると、リセット用のトランジスタＭＮ１４，ＭＮ１５がオフとなってリセットが解除される。また、同時にクロック信号ＣＫ１２が“Ｌ”に変化するので、判定用のトランジスタＭＰ１４，ＭＰ１５がオンとなり、ＶＤＤ→トランジスタＭＰ１６→ＭＰ１４→ノードＮ１１→インバータＩＮＶ１１の入力容量→ＧＮＤの経路と、ＶＤＤ→トランジスタＭＰ１７→ＭＰ１５→ノードＮ１２→インバータＩＮＶ１２の入力容量→ＧＮＤの経路が形成される。このとき、入力電圧ＶＩＮ＋，ＶＩＮ−の違いに応じて、入力用のトランジスタＭＰ１６，ＭＰ１７はそのオン抵抗の値が異なり、ＶＩＮ＋＝ＶＤＤ、ＶＩＮ−＝ＶＤＤ／２であれば、トランジスタＭＰ１６のオン抵抗が小さく、トランジスタＭＰ１７のオン抵抗が大きくなるので、ノードＮ１１の電圧が高く、ノードＮ１２の電圧が低くなる。

時刻ｔ１３になると、クロック信号ＣＫ１２が“Ｈ”に変化すると同時に、クロック信号ＣＫ１３＝“Ｈ”、ＣＫ１４＝“Ｌ”に変化する。このため、判定用のトランジスタＭＰ１４，ＭＰ１５がオフして判定期間が終了する。また、トランジスタＭＰ１３，ＭＮ１３がオンし、正帰還部１１に電源が供給されて正帰還動作を開始し、ノードＮ１１，Ｎ１２の電圧の違いを増幅する。この結果、ノードＮ１１が“Ｈ”、ノードＮ１２が“Ｌ”になり、出力電圧ＶＯＵＴ＋＝ＶＤＤ、ＶＯＵＴ−＝ＧＮＤとなる。この状態は、時刻ｔ１４までの保持期間中、正帰還部１１で保持される。以上により、１回のサンプリングによる比較動作が完了する。

以上のように本実施例は、リセット状態において、正帰還部１１のノードＮ１１，Ｎ１２をリセット用のトランジスタＭＮ１４，ＭＮ１５によって“Ｌ”（＝ＧＮＤ）の状態にしておくものである。このため、リセット解除後の判定期間初期では、判定用のトランジスタＭＰ１４，ＭＰ１５のオンによって、入力用のトランジスタＭＰ１６，ＭＰ１７のドレイン電圧がＧＮＤとなる。よって、その入力用のトランジスタＭＰ１６，ＭＰ１７はドレイン・ソース間電圧が十分な電圧で判定動作を開始するので、ドレイン・ソース間電圧がＧＮＤから上昇して判定動作を開始する図５で説明した回路と比べると、入力用のトランジスタＭＰ１６，ＭＰ１７が動作を開始してから正帰還部１が動作を開始するために必要な電位差をノードＮ１，Ｎ２に生じさせるまでの時間を短縮でき、動作が高速化される。また、入力用のトランジスタＭＰ１６，ＭＰ１７は、ｇｍの大きな飽和状態あるいはそれに近い状態から動作を開始するので、入力電圧ＶＩＮ＋，ＶＩＮ−の電圧差が微小のときであっても、正帰還部１１によってこの差を迅速に検知して増幅することができ、高感度化を実現できる。

また、判定用のトランジスタＭＰ１４，ＭＰ１５は判定期間のみオンするので、入力用のトランジスタＭＰ１６，ＭＰ１７は判定期間のみ動作し、消費電流が削減できる。

なお、本実施例では、トランジスタＭＰ１４とＭＰ１６の接続順、トランジスタＭＰ１５とＭＰ１７の接続順は、それぞれ逆にしてもよい。また、インバータＩＮＶ１１，ＩＮＶ１２以外では、ＰＭＯＳトランジスタはＮＰＮトランジスタに置き換え、ＮＭＯＳトランジスタはＰＮＰトランジスタに置き換えることができる。このとき、ゲートはベースに、ドレインはコレクタに、ソースはエミッタになる。

本発明の第１の実施例のコンパレータ回路の回路図である。 図１のコンパレータ回路の動作波形図である。 本発明の第２の実施例のコンパレータ回路の回路図である。 図３のコンパレータ回路の動作波形図である。 従来のコンパレータ回路の回路図である。 図５のコンパレータ回路の動作波形図である。

符号の説明

１，１１，２１：正帰還部
２，１２：論理回路

Claims (2)

1. 第１および第２のノード間に２個のインバータを逆並列接続した正帰還部と、該正帰還部を正電源端子に接続する電源用トランジスタと、前記正帰還部を接地端子に接続する接地用トランジスタと、前記第１および第２のノードを前記正電源端子に個々に接続する第１および第２のリセット用トランジスタと、入力電圧に比例して内部抵抗を減少させる第１および第２の入力用トランジスタと、該第１および第２の入力用トランジスタを前記第１および第２のノードと前記接地との間に個々に接続する第１および第２の判定用トランジスタと、前記第１および第２のノードに入力側がそれぞれ接続された第１および第２のインバータとを備え、
   リセット期間は、前記電源用トランジスタおよび前記接地用トランジスタをオフさせるとともに、前記第１および第２のリセット用トランジスタをオンさせて、前記第１および第２のノードを前記正電源端子の正電源電圧に充電し、
   前記リセット期間に続く判定期間は、前記電源用トランジスタおよび前記接地用トランジスタ並びに前記第１および第２のリセット用トランジスタをオフさせるとともに前記第１および第２の判定用トランジスタをオンさせて、前記第１および第２のノードと前記接地間の経路に個々に前記第１および第２の入力用トランジスタを接続し、
   前記判定期間に続く保持期間は、前記第１および第２のリセット用トランジスタ並びに前記第１および第２の判定用トランジスタをオフさせ、前記電源用トランジスタおよび前記接地用トランジスタをオンして前記正帰還部に電源を供給し、
   前記第１および第２のインバータから、前記第１および第２の入力用トランジスタに入力した２個の電圧の比較結果を示す電圧を出力することを特徴とするコンパレータ回路。
2. 第１および第２のノード間に２個のインバータを逆並列接続した正帰還部と、該正帰還部を正電源端子に接続する電源用トランジスタと、前記正帰還部を接地端子に接続する接地用トランジスタと、前記第１および第２のノードを前記接地端子に個々に接続する第１および第２のリセット用トランジスタと、入力電圧に逆比例して内部抵抗を減少させる第１および第２の入力用トランジスタと、該第１および第２の入力用トランジスタを前記第１および第２のノードと前記正電源端子との間に個々に接続する第１および第２の判定用トランジスタと、前記第１および第２のノードに入力側がそれぞれ接続された第１および第２のインバータとを備え、
   リセット期間は、前記電源用トランジスタおよび前記接地用トランジスタをオフさせるとともに、前記第１および第２のリセット用トランジスタをオンさせて、前記第１および第２のノードの電荷を前記接地端子から接地に放電し、
   前記リセット期間に続く判定期間は、前記電源用トランジスタおよび前記接地用トランジスタ並びに前記第１および第２のリセット用トランジスタをオフさせるとともに前記第１および第２の判定用トランジスタをオンさせて、前記第１および第２のノードと前記正電源端子間の経路に個々に前記第１および第２の入力用トランジスタを接続し、
   前記判定期間に続く保持期間は、前記第１および第２のリセット用トランジスタ並びに前記第１および第２の判定用トランジスタをオフさせ、前記電源用トランジスタおよび前記接地用トランジスタをオンして前記正帰還部に電源を供給し、
   前記第１および第２のインバータから、前記第１および第２の入力用トランジスタに入力した２個の電圧の比較結果を示す電圧を出力することを特徴とするコンパレータ回路。

Images