JP6788850B2 - コンパレータと、そのコンパレータを用いた発振器回路 - Google Patents
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Description
図1に、本発明の第1実施形態として、矩形波発生回路9が外付けされた発振器回路1aを示す。図29と同じ要素には同じ符号を付して詳細な説明は省略する。発振器回路1aは、従来の構成に加えて、トランジスタN2のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量の充放電を制御する充放電制御部4を有する。充放電制御部4は、インバータINV3と、否定論理和回路NOR1と、トランジスタ(N型MOSFET)N7と、インバータINV4と、トランジスタ(P型MOSFET)P6とを有する。
すなわち、従来の発振器回路1では差動部の出力電圧がトランジスタN2のゲート閾値電圧(例えば0.7V)まで下がりきらないとトランジスタN2がターンオフして利得部出力電圧が上昇を開始しなかったが、本発明の実施形態の発振器回路1aでは、差動部の出力電圧がトランジスタN2のゲート閾値電圧より高い否定論理和回路NOR1の論理閾値電圧(例えば2.5V)まで下がれば、トランジスタN2がターンオフして利得部出力電圧が上昇を開始する。さらに、トランジスタN2がターンオフするタイミングでトランジスタP6による充電が開始される。これにより、利得部出力が立ち上がるまでの時間を短縮することができる。
図6に、本発明の第2実施形態として、矩形波発生回路9が外付けされた発振器回路1bを示す。図1と同じ要素には同じ符号を付して詳細な説明は省略する。ただし、図1の充放電制御部4は、図6における第1検出ロジック部41と第1補助回路部42との組み合わせに相当する。第1検出ロジック部41は、インバータINV3と否定論理和回路NOR1とインバータINV4とを有し、まずCG電圧がハイレベルとなったことを検出する。第1補助回路部42は、トランジスタP6及びN7とを有し、利得部出力がハイレベルとなるべきときに利得部出力が速やかにハイレベルとなるように補助を行う。
一方、「インバータINV3の入力であるCG電圧がハイレベル(>1/2×VDD)かつ、差動部2の出力がローレベル(<1/2×VDD)」の場合、すなわち利得部3の出力がハイレベルになる(ハイレベルである)べきときに、否定論理和回路NOR1の出力はハイレベルになり、インバータINV4の出力はローレベルになる。すると、スイッチN8及びトランジスタN10がオフし、トランジスタN9はオンする。そのため、トランジスタN2および利得部出力からトランジスタN11が切り離される。
図12に、本発明の第3実施形態として、矩形波発生回路9が外付けされた発振器回路1cを示す。図6と同じ要素には同じ符号を付して詳細な説明は省略する。
図17に、本発明の第4実施形態として、矩形波発生回路9が外付けされた発振器回路1dを示す。図12と同じ要素には同じ符号を付して詳細な説明は省略する。なお、符号CMPが本実施の形態に用いられるコンパレータである。
否定論理和回路NOR1の一方の入力である差動部出力電圧は、該否定論路和回路の論理閾値電圧(1/2×VDD)に達することがなく、当該論理閾値より低いローレベルを保つ。そのため、否定論理和回路NOR1の出力電圧は、該否定論理和回路の他方の入力端子にインバータINV3を介して入力されるCG電圧と同相出力になる。
上記(1)から、CG電圧がハイレベルのときに、ゲートが否定論理和回路NOR1の出力に接続されるトランジスタN7はオンし、CG電圧がローレベルのときに同トランジスタはオフする。また、CG電圧がハイレベルのときに、ゲートがインバータINV4を介して否定論理和回路NOR1の出力に接続されるトランジスタP6はオンし、CG電圧がローレベルのときに同トランジスタはオフする。
まず、差動部出力によりトランジスタN2(ゲート閾値電圧は0.7V)がオンして、利得部出力電圧はローレベルとなる。利得部出力電圧がローレベルのとき、この利得部出力電圧と、インバータINV5d及びINV6dとを介したCG電圧とが入力される否定論理和回路NOR2の出力は、CG電圧とは逆相となる。インバータINV6dの入力も、インバータINV5dによりCG電圧とは逆相である。容量C2を介して、インバータINV6dの入力と否定論理和回路NOR2の出力とは同期し、安定する。
上記(3)から、CG電圧がハイレベルのときに、ゲートが否定論理和回路NOR2の出力に接続されるトランジスタN8aはオフし、CG電圧がローレベルのときに同トランジスタはオンする。
以上から、第1補助回路部42と第2補助回路部7とにより、CG電圧がハイレベルのときに、否定論理和回路NOR1の出力はハイレベルとなり、否定論理和回路NOR2の出力はローレベルとなり、利得部出力はハイレベルとなる(図24(a)の上段参照)。また、CG電圧がローレベルのときに、否定論理和回路NOR1の出力はローレベルとなり、否定論理和回路NOR2の出力はハイレベルとなり、利得部出力はローレベルとなる。
また、CG電圧が2.7Vになる直前の状態における容量C1の両端の電圧は、インバータINV3の出力電圧側が5Vであり、差動部出力電圧が1V程度(図21(b))であり、容量C1はこの電圧差で充電されている。このため、CG電圧が0Vから2.7Vに変化してもインバータINV3の出力は瞬時にローレベルにならず、絞られたトランジスタP3とインバータINV3の電流によって容量C1の電荷が放電されるにつれインバータINV3の出力は徐々に下がっていき、それにつれて否定論理和回路NOR1の出力が徐々に増加することになる。また、インバータINV3の出力が容量C1を介して伝わるとともに、否定論理和回路NOR1の出力の上昇によりトランジスタN7がオンするので、差動部出力電圧は0Vまで減少する。
その結果、否定論理和回路NOR1の出力はCG電圧に比べてデューティ比の小さい波形となり、トランジスタP6のオン時間は短くなる。
また、高周波である矩形波制御信号の逆相であるインバータINV5dの出力が急変すると、同様にその変化が容量C2を介して否定論理和回路NOR2の出力に伝達される。従い、高周波である矩形波制御信号がローレベルになると、否定論理和回路NOR2の出力は速やかにハイレベルとなり、利得部出力電圧はローレベルとなる。このことは、図13(d)の符号Q4及び同図(e)の符号Q5と、図19(d)及び(e)との比較からも確認することができる。また、矩形波制御信号がハイレベルになると、否定論理和回路NOR2の出力は速やかにローレベルとなり、利得部出力電圧はハイレベルとなる。
なお、電流供給素子は抵抗に限定されるものではなく、例えばカレントミラー回路を使った定電流回路などであってもよい。
1 発振器回路
VDD 電源端子
CG 入力端子
GND 接地端子
2 差動部
P2〜P5 トランジスタ
N3、N4 トランジスタ
N5、N6 スイッチ
R2〜R6 抵抗
V1、V2 基準電圧
3 利得部
P1 トランジスタ
N2 トランジスタ
INV2 インバータ
INV1 インバータ
R1 抵抗
N1 トランジスタ
D−FF Dフリップフロップ回路
1a 発振器回路
4 充放電制御部
INV3 インバータ
NOR1 否定論理和回路
N7 トランジスタ
INV4 インバータ
P6 トランジスタ
R0 抵抗
C0 容量
9 矩形波発生回路
1b 発振器回路
41 第1検出ロジック部
42 第1補助回路部
5 第2補助回路部
N8 スイッチ
N9〜N11 トランジスタ
1c 発振器回路
6 第2検出ロジック部
INV5、INV6 インバータ
NAND1 否定論理積回路
7 第2補助回路部
N8a トランジスタ
1d 発振器回路
4d 充放電制御部
41d 第1検出ロジック部
6d 第2検出ロジック部
INV5d、INV6d インバータ
NOR2 否定論理和回路
C1、C2 容量
Claims (7)
- 差動部と利得部とを有するコンパレータであって、
前記差動部の出力に接続し、前記利得部の増幅器として用いられるMOSFETのゲート・ドレイン間のミラー容量及び前記MOSFETのゲート容量の充放電を制御する充放電制御部と、
前記利得部の出力を制御する出力制御部と
を有し、
前記差動部の一方の入力に、前記コンパレータの外部端子に生じる信号が入力され、
前記出力制御部は、
前記外部端子に生じる信号が入力される第1インバータと、
前記第1インバータの出力と前記利得部の出力とが入力される第1論理回路と、
ドレインが前記利得部の出力に接続され、ソースが前記コンパレータの基準電位に接続され、ゲートが前記第1論理回路の出力に接続される第1トランジスタと、
前記第1論理回路の入力及び出力に接続される第1容量と
を有し、
前記第1論理回路は、
前記第1インバータの出力が入力される第2インバータと、
前記第2インバータの出力と前記利得部の出力とが入力される第1否定論理和回路と
を有し、前記第1否定論理和回路の出力を前記第1論理回路の出力とする、
コンパレータ。 - 前記充放電制御部は、
前記外部端子に生じる信号が入力される第3インバータと、
前記差動部の出力と前記第3インバータの出力とが入力される第2論理回路と、
ゲートが前記第2論路回路の出力に接続され、ソースが前記コンパレータの電源電圧に接続され、ドレインが前記MOSFETのドレインに接続される第2トランジスタと、
前記第2論理回路の2つの入力に接続される第2容量と
を有し、
前記第2論理回路は、
前記差動部の出力と前記第3インバータの出力とが入力される第2否定論理和回路と、
前記第2否定論理和回路の出力が入力される第4インバータと
を有し、前記第4インバータの出力を前記第2論理回路の出力とする、
請求項1に記載のコンパレータ。 - 前記充放電制御部は、ドレインが前記MOSFETのゲートに接続され、ソースが前記コンパレータの基準電位に接続され、ゲートが前記第2否定論理和回路の出力に接続される第3トランジスタを有する、請求項2に記載のコンパレータ。
- 前記外部端子に生じる信号は、前記利得部の出力により生成される信号又は前記コンパレータの外部から前記外部端子に入力される信号である、請求項1に記載のコンパレータ。
- 請求項1に記載のコンパレータを用いた発振器回路であって、
前記差動部の一方の入力と前記コンパレータの基準電位との間に接続された第3容量と、
前記コンパレータの電源電圧と前記差動部の一方の入力との間に接続された電流供給素子と、
前記コンパレータの出力に応じて前記第3容量を放電する放電回路と
を有し、前記差動部の他方の入力に基準電圧が入力される、発振器回路。 - 前記電流供給素子が抵抗又は定電流回路である、請求項5に記載の発振器回路。
- 前記基準電圧の値が前記コンパレータの出力に応じて切り替えられる、請求項5に記載の発振器回路。
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