WO2019077890A1 - コンパレータを用いた発振器回路 - Google Patents

コンパレータを用いた発振器回路 Download PDF

Info

Publication number
WO2019077890A1
WO2019077890A1 PCT/JP2018/032079 JP2018032079W WO2019077890A1 WO 2019077890 A1 WO2019077890 A1 WO 2019077890A1 JP 2018032079 W JP2018032079 W JP 2018032079W WO 2019077890 A1 WO2019077890 A1 WO 2019077890A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
transistor
oscillator circuit
gate
input
Prior art date
Application number
PCT/JP2018/032079
Other languages
English (en)
French (fr)
Inventor
謙司 中込
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to JP2019549142A priority Critical patent/JP6829824B2/ja
Publication of WO2019077890A1 publication Critical patent/WO2019077890A1/ja
Priority to US16/582,610 priority patent/US10879858B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1203—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier being a single transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/18—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of distributed coupling, i.e. distributed amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
    • H03F3/423—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback

Definitions

  • the present invention relates to an oscillator circuit using a comparator.
  • the semiconductor integrated circuit is provided with an oscillator circuit that outputs a clock signal of a constant cycle for time setting in the circuit.
  • an oscillator circuit there is an oscillator circuit using a comparator.
  • the comparator is one of the elements, an example of which is described in Patent Document 1.
  • a resistor and a capacitor are externally connected to one input terminal of the comparator, and the output of the comparator switches the reference voltage input to the other input terminal of the comparator.
  • the oscillation frequency of such an oscillator circuit is determined by the resistance value of the externally attached resistor, the capacitance value of the capacitance, and the reference voltage.
  • FIG. 17 shows a conventional oscillator circuit using a comparator.
  • the oscillator circuit 1 has a power supply terminal VDD to which a power supply voltage is input from the outside, an input terminal CG to which a resistor R0 determining an oscillation frequency and a capacitor C0 are externally attached, and a ground terminal GND connected to the ground level.
  • the power supply voltage is also referred to as VDD in FIG.
  • the input terminal CG also has a function as an input terminal to which a control signal for controlling the oscillator circuit is input from the outside.
  • the oscillator circuit 1 further includes a comparator having a differential unit 2 and a gain unit 3 connected to the power supply terminal VDD and the ground terminal GND, and a transistor (P-type MOSFET) P5 connected to the power supply terminal VDD and the ground terminal GND. And. A constant current source for flowing a constant current ibias is connected to the drain of the transistor P5.
  • the differential unit 2 includes transistors (P-type MOSFETs) P2 to P4 and transistors (N-type MOSFETs) N3 and N4.
  • the drain of the transistor P5 is connected to the gate of the transistor and the gate of the transistor P2.
  • the sources of the transistors P5 and P2 are connected to the power supply terminal VDD.
  • the transistors P5 and P2 form a current mirror circuit, and the transistor P2 is a constant current source for supplying a bias current (proportional to the constant current ibias) to the differential unit 2 with the constant current ibias flowing through the transistor P5 as a reference current. Become.
  • the drain of the transistor P2 is connected to the sources of the transistors P3 and P4 that form a differential pair.
  • Each gate of the transistors P3 and P4 is an input of the differential unit 2, and the potential of a connection point of the resistor R0 and the capacitor C0 or a control signal is input to the gate of the transistor P3 via the input terminal CG.
  • a reference voltage to be compared with the potential at the connection point between the resistor R0 and the capacitor C0 or the control signal input from an external circuit is input to the gate of the transistor.
  • the drain of the transistor P3 is connected to the drain of the transistor N3.
  • the drain of the transistor P4 is connected to the drain and gate of the transistor N4 and the gate of the transistor N3.
  • the sources of the transistors N3 and N4 are connected to the ground terminal GND.
  • the transistors N3 and N4 constitute a current mirror circuit and serve as an active load of the differential unit 2.
  • the drain of the transistor P3 and the drain of the transistor N3 are the output of the differential unit 2.
  • the gain unit 3 includes a transistor (P-type MOSFET) P1 through which a constant current (proportional to the constant current ibias) flows using a constant current ibias as a reference current, and a transistor (N-type MOSFET) N2 used as an amplifier.
  • the source of the transistor P1 is connected to the power supply terminal VDD
  • the gate of the transistor is connected to the drain of the transistor P5 and the gate of the transistor P5, and the transistors P5 and P1 constitute a mirror circuit.
  • the drain and source of the transistor N2 are connected to the drain of the transistor P1 and the ground terminal GND, respectively.
  • the output of the differential unit 2 is input to the gate of the transistor N2.
  • the connection point between the drain of the transistor P1 and the drain of the transistor N2 is the output of the gain unit 3.
  • the oscillator circuit 1 further includes a voltage dividing circuit including resistors R2 to R6 connected in series in order between the power supply terminal VDD and the ground terminal GND, and switches (N-type MOSFETs) N5 and N6.
  • a second reference voltage V1 which is a voltage at a connection point between the resistors R3 and R4 and a voltage at a connection point between the resistors R4 and R5, which is a voltage lower than the first reference voltage.
  • a voltage V2 is obtained.
  • the first reference voltage V1 is input to the gate of the transistor P4 via the switch N5.
  • the second reference voltage V2 is input to the gate of the transistor P4 via the switch N6 which operates in reverse phase to the switch N5.
  • the comparator has inverters INV1 and INV2 in addition to the differential unit 2 and the gain unit 3.
  • the output of the gain unit 3 is input to the inverter INV2.
  • the output of the inverter INV2 is input to the inverter INV1 and the gate of the switch N5.
  • the output of the inverter INV1 is connected to the gate of the switch N6.
  • the output of the inverter INV1 is a comparator output.
  • the oscillator circuit 1 further includes a resistor R1 and a transistor (N-type MOSFET) N1 connected in series between the input terminal CG and the ground terminal GND.
  • the comparator output is input to the gate of the transistor N1.
  • An output after dividing the comparator output by the D flip flop circuit D-FF so that the frequency becomes 1/2 is a clock output (output of the oscillator circuit 1).
  • the resistor R0 is externally connected to the input terminal CG and the power supply terminal VDD. Further, the capacitor C0 is externally connected to the input terminal CG and the ground terminal GND. In this case, the control signal input to the input terminal CG is obtained by charging and discharging the capacitance C0.
  • the power supply voltage is 5V
  • the reference potential of the oscillator circuit 1 is the ground level, that is, 0V.
  • the resistances of the resistors R2 to R6 are equal. That is, the first reference voltage V1 is 3V, and the second reference voltage V2 is 2V.
  • the logic threshold voltages of the inverter INV1, the inverter INV2 and the D flip-flop circuit D-FF are all 1/2 ⁇ VDD. Furthermore, the resistance value of the resistor R1 is sufficiently smaller than the resistance value of the resistor R0.
  • the resistance value of the resistor R0 and the capacitance value of the capacitor C0 are set such that the oscillation frequency of the comparator output is about 200 kHz, that is, the frequency of the clock output is about 100 kHz. Further, the gate threshold voltage of the transistor N2 is 0.7V.
  • FIG. 18 shows voltage simulation waveforms of respective portions when the oscillator circuit 1 is operated normally.
  • the horizontal axis indicates time ( ⁇ s).
  • the vertical axis shows the CG voltage (V) which is the voltage of the input terminal CG in FIG. (A), the differential part output voltage (V) in FIG. (B), and in FIG. (C) Indicates the gain part output voltage (V), and in the same figure (d) indicates the comparator output voltage (V), and in the same figure (e) indicates the clock output voltage (V).
  • the comparator output voltage is low (0 V)
  • the output of the inverter INV1 is low and the output of the inverter INV2 is high. Therefore, since the switch N5 is turned on and the switch N6 is turned off, the reference voltage input to the differential unit 2 is the first reference voltage V1 or 3V. Further since the transistor N1 is turned off, the capacitor C0 is charged by the charging current I c as shown in FIG. 17, CG voltage rises toward the 3V from 2V. At this time, the differential section output voltage is at the high level, the transistor N2 in the gain section 3 is on, and the gain section output voltage is at the low level (0 V).
  • the differential part output voltage is gradually lowered while discharging the mirror capacitance between the gate and drain of the transistor N2 and the gate capacitance of the same transistor by the current flowing to the transistor N3.
  • the capacity (parasitic capacity) between the gate and the drain of the transistor N2 acts as a size that is twice the voltage amplification factor of the same transistor (strictly speaking, (voltage amplification factor + 1) times). This phenomenon is called the mirror effect. Further, a value obtained by multiplying the gate-drain capacitance by the voltage amplification factor of the same transistor is called a mirror capacitance between the gate and the drain.
  • the transistor N2 When the differential unit output voltage falls below the gate threshold voltage of the transistor N2, the transistor N2 is turned off. Then, the gain part output voltage gradually rises while charging the mirror capacitance between the gate and the drain of the transistor N2 by the constant current from the transistor P1.
  • the gain section output voltage reaches the logic threshold voltage of the inverter INV2, the output voltage of the inverter INV2 becomes low level, and the output voltage of the inverter INV1, that is, the comparator output voltage becomes high level (5 V). Then, the switch N5 is turned off, the switch N6 is turned on, and the reference voltage input to the differential unit 2 becomes the second reference voltage V2 or 2V.
  • the transistor N1 is turned on, the capacitance C0 is discharged. That is, as shown in FIG. 17, the discharge current I d flows from the capacitor C 0 through the input terminal CG, the resistor R 1 and the transistor N 1 to the ground terminal GND. Thereby, the CG voltage is decreasing.
  • the comparator output becomes a rectangular wave of a frequency determined by the resistance value of the resistor R0, the capacitance value of the capacitance C0, and the first reference voltage V1 and the second reference voltage V2 (see FIG. )).
  • the output of this comparator output after being divided by the D flip-flop circuit D-FF so that the frequency is 1 ⁇ 2 becomes a clock output (FIG. 18 (e)).
  • FIG. 19 shows a configuration at the time of shipping test of a semiconductor integrated circuit provided with a digital circuit using the clock output of the oscillator circuit 1 as an operation clock.
  • the same elements as in FIG. 17 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • a rectangular wave control signal having a frequency higher than the oscillation frequency determined by the resistance value of the resistor R0 and the capacitance value of the capacitor C0 is input to the input terminal CG.
  • An external rectangular wave generation circuit 9 for input to CG is externally attached.
  • the purpose of inputting a control signal of relatively high frequency as described above is to increase the clock output of the clock of the oscillator circuit 1 and to reduce the time required for the shipping test of the semiconductor integrated circuit.
  • FIG. 20 shows a voltage simulation waveform of each part of the oscillator circuit 1 when the rectangular wave control signal from the rectangular wave generation circuit 9 is input to the input terminal CG.
  • a square wave is 2 MHz of 0V and 5V amplitude. That is, the period is 500 ns.
  • the differential section output voltage decreases and the gain section output voltage rises.
  • the CG voltage falls before the gain section output voltage reaches the logic threshold voltage (2.5 V) of the inverter INV2.
  • the output voltage of the gain section also decreases and eventually becomes low level.
  • the gain section output voltage never reaches the logic threshold voltage (2.5 V) of the inverter INV2 throughout the period. Therefore, the comparator output voltage is fixed at low level (0 V) throughout the cycle and does not oscillate. Therefore, the clock output voltage is fixed at high level (5 V) (in the case of FIG. 20 (e)) or low level (0 V) throughout the period, and does not oscillate.
  • the comparator output voltage can not follow the 2 MHz rectangular wave control signal input from the rectangular wave generation circuit 9 and can not be clocked up to 2 MHz.
  • the present invention controls, in an oscillator circuit using a comparator, Miller capacitance between the gate and drain of a MOSFET used as an amplifier in the gain portion of the comparator and charging / discharging of the gate capacitance of the MOSFET, and a control signal of relatively high frequency
  • An object of the present invention is to make it possible for a comparator output to follow the control signal even when input from the outside.
  • an oscillator circuit is an oscillator circuit using a comparator having a differential portion and a gain portion, and is connected to the output of the differential portion,
  • a charge / discharge control unit controls charging / discharging of the gate capacitance between the gate and the drain of a MOSFET used as an amplifier of the gain unit and the gate capacitance of the MOSFET, and an output control unit controls the output of the gain unit.
  • the output of the differential unit is connected to the gate of the MOSFET, the drain of the output control unit is connected to the output of the gain unit, and the source is connected to the reference potential of the oscillator circuit , And a first transistor whose gate is connected to the output of the differential unit.
  • the charge / discharge control unit includes a logic circuit to which a control signal for controlling the oscillator circuit is input, and an inverter to which an output of the logic circuit is input, and the output control unit further includes a drain A second transistor connected to the output of the gain unit, a source connected to the drain of the first transistor, and a gate connected to the output of the inverter, and an output of the differential unit and the gate of the first transistor And a switch connected between the gate and the output of the inverter.
  • the output control unit further includes a third transistor having a drain connected to the gate of the first transistor, a source connected to the reference potential of the oscillator circuit, and a gate connected to the output of the logic circuit. be able to.
  • the charge / discharge control unit further includes a fourth transistor having a drain connected to the gate of the MOSFET, a source connected to the reference potential of the oscillator circuit, and a gate connected to the output of the logic circuit. Can.
  • the charge and discharge control unit includes a first inverter to which a control signal for controlling the oscillator circuit is input, and the output control unit includes an output of the first inverter and the output control unit.
  • a logic circuit to which the output of the gain unit is input; a first transistor having a drain connected to the output of the gain unit, a source connected to the reference potential of the oscillator circuit, and a gate connected to the output of the logic circuit And can be provided.
  • the logic circuit includes a second inverter to which the output of the gain unit is input, a non-conjunction circuit to which the output of the second inverter and the output of the first inverter are input, and an output of the non-conjunction circuit Can be input to the third inverter, and the output of the third inverter can be used as the output of the logic circuit.
  • the logic threshold voltage of the second inverter may be higher than the logic threshold voltage of the first inverter.
  • the drain is connected to the gate of the MOSFET, the source is connected to the reference potential of the oscillator circuit, and the gate receives the output of the first inverter and the output of the differential unit.
  • the second transistor may be connected to the output of the NOR circuit.
  • the control signal may be a signal generated from an output of the gain unit or a signal input from the outside of the oscillator circuit, and the control signal may be input to one input of the differential unit. it can.
  • charging / discharging of the gate capacitance between the gate and drain of the MOSFET used as an amplifier in the gain section of the comparator and the gate capacitance of the MOSFET is controlled to control relatively high frequency. Even when a signal is input from the outside, the comparator output can follow the control signal.
  • FIG. 1 shows an oscillator circuit 1a to which a rectangular wave generation circuit 9 is externally attached, as a first embodiment of the present invention.
  • the same elements as in FIG. 19 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the oscillator circuit 1a has, in addition to the conventional configuration, a charge / discharge control unit 4 that controls charging / discharging of the mirror capacitance between the gate and drain of the transistor N2 and the gate capacitance of the transistor.
  • the charge / discharge control unit 4 includes an inverter INV3, a non-OR circuit NOR1, a transistor (N-type MOSFET) N7, an inverter INV4 and a transistor (P-type MOSFET) P6.
  • the input of the inverter INV3 is connected to the input terminal CG. That is, the rectangular wave control signal from the rectangular wave generation circuit 9 is input to the inverter INV3.
  • the output of the inverter INV3 is sent to one input of the NOR circuit NOR1.
  • the output of the NOR circuit NOR1 is connected to the gate of the transistor N7.
  • the source of the transistor N7 is connected to the ground terminal GND.
  • the output of the differential unit 2 (the connection point between the drain of the transistor P3 and the drain of the transistor N3) is connected not only to the gate of the transistor N2, but also to the other input of the NOR circuit NOR1 and the drain of the transistor N7. Ru. That is, the drain of the transistor N7 is connected to the gate of the transistor N2.
  • the output of the NOR circuit NOR1 is also connected to the input of the inverter INV4.
  • the output of the inverter INV4 is connected to the gate of the transistor P6.
  • the source of the transistor P6 is connected to the power supply terminal VDD, and the drain is connected to the output of the gain section (the connection point between the drain of the transistor P1 and the drain of the transistor N2).
  • the power supply voltage VDD is 5V
  • the reference potential of the oscillator circuit 1a is the ground level, that is, 0V.
  • the resistances of the resistors R2 to R6 are equal. That is, the first reference voltage V1 input to the comparator is 3V, and the second reference voltage V2 is 2V.
  • the logical threshold voltage of each of the inverters INV1 to INV4, the NOR circuit NOR1 and the D flip flop circuit D-FF is 1/2 ⁇ VDD. Further, the gate threshold voltage of the transistor N2 is 0.7V.
  • FIG. 2 shows a voltage simulation waveform of each part of the oscillator circuit 1a when the rectangular wave control signal from the rectangular wave generation circuit 9 is input to the input terminal CG.
  • the horizontal axis indicates time ( ⁇ s).
  • the vertical axis shows the CG voltage (V) which is the voltage of the input terminal CG in FIG. (A), the differential part output voltage (V) in FIG. (B), and in FIG. (C) Shows the output voltage (V) of the NOR circuit NOR1, in the same figure (d) shows the gain part output voltage (V), in the figure (e) shows the comparator output voltage (V), the same figure In (f), the clock output voltage (V) is shown.
  • the rectangular wave control signal at this time is 2 MHz with 0 V and 5 V amplitude as shown in FIG. That is, the period is 500 ns.
  • the transistor N7 is turned on, and the output of the differential unit is shorted to the ground terminal GND. Therefore, the mirror capacitance and the gate capacitance are discharged at high speed, and the differential part output voltage becomes 0 V almost simultaneously as it falls below 2.5 V. This is shown as symbol K12 in FIG. 2 (b). As a result, the transistor N2 is turned off.
  • the output of the gain section still remains at the low level (less than 2.5 V) even after 250 ns have passed since the rise of the CG voltage.
  • the output of the gain unit becomes high level and the comparator output voltage also becomes high level within 100 ns after the rise of the CG voltage.
  • the time required to discharge the mirror capacitance between the gate and drain of the transistor N2 and the gate capacitance of the transistor is shortened by the transistor N7. Further, the time required to charge the mirror capacitance is shortened by the transistor P6. As a result, the time until the gain section output voltage reaches the logical threshold voltage of the inverter INV2 is shortened. Therefore, even when a relatively high frequency control signal is input from the outside, the comparator output can follow the control signal.
  • the differential part output is input to the gate of the transistor N2 and the NOR gate NOR1, and the output of the NOR gate NOR1 is connected to the gate of the transistor N7 connected to the differential output and the ground terminal GND. It is input.
  • Such a configuration utilizes that the logical threshold voltage of the NOR circuit NOR1 is higher than the gate threshold voltage of the transistor N2. That is, in the conventional oscillator circuit 1, the transistor N2 is turned off unless the output voltage of the differential portion falls to the gate threshold voltage (for example, 0.7 V) of the transistor N2, and the gain portion output voltage does not start rising.
  • the transistor N2 is turned off if the output voltage of the differential unit falls to the logic threshold voltage (for example, 2.5 V) of the NOR circuit NOR1 higher than the gate threshold voltage of the transistor N2. Then, the gain section output voltage starts to rise. Furthermore, the charging by the transistor P6 is started at the timing when the transistor N2 is turned off. Thereby, the time until the output of the gain section rises can be shortened.
  • the logic threshold voltage for example, 2.5 V
  • FIG. 3 shows a voltage simulation waveform of each part of the oscillator circuit 1a when a rectangular wave control signal of 0 V, 5 V amplitude and 5 MHz is input to the input terminal CG. According to this figure, it can be seen that the comparator output voltage changes following the voltage of the input terminal CG. That is, the comparator output voltage can be clocked up to about 5 MHz.
  • FIG. 4 shows an oscillator circuit 1a in normal operation.
  • a resistor R0 is externally connected between the input terminal CG and the power supply terminal VDD, and a capacitor C0 is externally connected between the input terminal CG and the ground terminal GND.
  • FIG. 5 shows a voltage simulation waveform of each part when the oscillator circuit 1a is operated normally. Similar to FIG. 18, it can be seen that a clock output of about 200 kHz can be obtained at the comparator output voltage, and a clock output of about 100 kHz can be obtained at the output of the D flip-flop circuit D-FF.
  • the inverters INV3 and INV4 can also be referred to as a first inverter and a second inverter in the charge / discharge control unit, respectively.
  • transistors N7 and P6 can also be referred to as a discharge switch and a charge switch, respectively.
  • the configuration of the charge and discharge control unit 4 can be changed as appropriate.
  • the inverter INV3 and the non-OR circuit NOR1 can be combined to form one logic circuit.
  • the input of the inverter INV3 can be used as the input of this logic circuit
  • the output of the NOR circuit NOR1 can be used as the output of this logic circuit.
  • FIG. 6 shows an oscillator circuit 1b to which a rectangular wave generating circuit 9 is externally attached, as a second embodiment of the present invention.
  • the same elements as in FIG. 1 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the charge / discharge control unit 4 in FIG. 1 corresponds to a combination of the first detection logic unit 41 and the first auxiliary circuit unit 42 in FIG. 6.
  • the first detection logic unit 41 includes an inverter INV3, a non-OR circuit NOR1 and an inverter INV4, and first detects that the CG voltage has become high level.
  • the first auxiliary circuit unit 42 includes transistors P6 and N7, and assists the gain unit output to be rapidly turned to high level when the gain unit output is to be turned to high level.
  • the oscillator circuit 1 b has a second auxiliary circuit unit 5 in addition to the configuration of the oscillator circuit 1 a.
  • the second auxiliary circuit unit 5 includes a switch (N-type MOSFET) N8 and transistors (N-type MOSFET) N9 to N11, and when the gain unit output is to be low level, the gain unit output is rapidly switched to low level. Help to become
  • the drain of the transistor N10 is connected to the output of the gain section, and the source is connected to the drain of the transistor N11.
  • the source of the transistor N11 is connected to the ground terminal GND.
  • the output of the inverter INV4 is input to the gates of the switch N8 and the transistor N10 in addition to the gate of the transistor P6.
  • the switch N8 is interposed between the output of the differential unit 2 and the gate of the transistor N11.
  • the drain of the transistor N9 is connected to the gate of the transistor N11.
  • the output of the differential unit 2 is input not only to the gate of the transistor N2, but also to the drain of the transistor N9 and the gate of the transistor N11 through the switch N8.
  • the source of the transistor N9 is connected to the ground terminal GND, and the output of the NOR circuit NOR1 is input to the gate.
  • FIG. 7 shows a voltage simulation waveform of each part of the oscillator circuit 1b when the rectangular wave control signal from the rectangular wave generation circuit 9 is input to the input terminal CG.
  • the horizontal axis indicates time ( ⁇ s).
  • the vertical axis shows the CG voltage (V) which is the voltage of the input terminal CG in FIG. (A), the differential part output voltage (V) in FIG. (B), and in FIG. (C) Shows the output voltage (V) of the NOR circuit NOR1, in the same figure (d) shows the gain part output voltage (V), in the figure (e) shows the comparator output voltage (V), the same figure In (f), the clock output voltage (V) is shown.
  • the rectangular wave control signal at this time is 2 MHz with 0 V and 5 V amplitude as shown in FIG. That is, the period is 500 ns.
  • the CG voltage which is the input of the inverter INV3 is high level (> 1 ⁇ 2 ⁇ VDD) and the output of the differential unit 2 is low level ( ⁇ 1 ⁇ 2 ⁇ VDD)”, that is, When the output should be high (high), the output of the NOR circuit NOR1 becomes high, and the output of the inverter INV4 becomes low. Then, the switch N8 and the transistor N10 are turned off, and the transistor N9 is turned on. Therefore, the transistor N11 is disconnected from the transistor N2 and the gain section output.
  • FIG. 8 shows a voltage simulation waveform of each part of the oscillator circuit 1b when a rectangular wave control signal of 0 V, 5 V amplitude and 10 MHz is input to the input terminal CG.
  • FIG. 9 shows a voltage simulation waveform of each part of the oscillator circuit 1b when a rectangular wave control signal of 0 V, 5 V amplitude and 20 MHz is input to the input terminal CG.
  • the comparator output voltage changes following the voltage of the input terminal CG. That is, the comparator output voltage can be clocked up to about 20 MHz.
  • FIG. 10 shows an oscillator circuit 1b in normal operation.
  • a resistor R0 is externally connected between the input terminal CG and the power supply terminal VDD, and a capacitor C0 is externally connected between the input terminal CG and the ground terminal GND.
  • FIG. 11 shows a voltage simulation waveform of each part when the oscillator circuit 1 b is operated normally. Similar to FIG. 18, it can be seen that a clock output of about 200 kHz can be obtained at the comparator output voltage, and a clock output of about 100 kHz can be obtained at the output of the D flip-flop circuit D-FF.
  • the second auxiliary circuit unit 5 can also be called an output control unit that controls the output of the gain unit.
  • FIG. 12 shows an oscillator circuit 1c to which a rectangular wave generating circuit 9 is externally attached according to a third embodiment of the present invention.
  • the same elements as in FIG. 6 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the oscillator circuit 1c has a second detection logic unit 6 and a second auxiliary circuit unit 7 in addition to the configuration of the oscillator circuit 1a.
  • the second detection logic unit 6 includes an inverter INV5, an NAND circuit NAND1, and an inverter INV6, and first detects that the CG voltage has become low level.
  • the second auxiliary circuit unit 7 includes a transistor (N-type MOSFET) N8a whose drain is connected to the gain unit output and whose source is connected to the ground terminal GND. When the gain unit output is to be low level, the transistor N8a Is turned on to assist the output of the gain section to quickly go low.
  • the output of the gain unit is input to the inverter INV5.
  • the output of the inverter INV5 and the output of the inverter INV3 are input to the NAND circuit NAND1.
  • the output of the NAND circuit NAND1 is input to the inverter INV6, and the output of the inverter INV6 is input to the gate of the transistor N8a.
  • the power supply voltage VDD is 5V
  • the reference potential of the oscillator circuit 1c is the ground level, that is, 0V.
  • the resistances of the resistors R2 to R6 are equal. That is, the first reference voltage V1 input to the comparator is 3V, and the second reference voltage V2 is 2V.
  • the logical threshold voltages of the inverters INV1 to INV4 and INV6 and the D flip-flop circuit D-FF are all 1/2 ⁇ VDD. Further, the logical threshold voltage of the inverter INV5 is 2/3 ⁇ VDD. That is, the logic threshold voltage of the inverter INV5 is higher than the logic threshold voltage of the inverter INV3.
  • FIG. 13 shows a voltage simulation waveform of each part of the oscillator circuit 1 c when the rectangular wave control signal from the rectangular wave generation circuit 9 is input to the input terminal CG.
  • the horizontal axis indicates time (ns).
  • the vertical axis shows the CG voltage (V) which is the voltage of the input terminal CG in FIG. (A), the differential part output voltage (V) in FIG. (B), and in FIG. (C) Shows the output voltage (V) of the NOR circuit NOR1, and in FIG. (D) shows the output voltage (V) of the NAND circuit NAND1, and in FIG. (E) shows the output voltage (V) of the gain section.
  • (F) indicates the comparator output voltage (V), and (g) indicates the clock output voltage (V).
  • the rectangular wave control signal at this time is 10 MHz with 0 V and 5 V amplitude as shown in FIG. That is, the cycle is 100 ns.
  • the CG voltage and the gain unit output are input, and the CG voltage is low level (0 V in FIG. 12) and the gain unit output is low level (2/3 ⁇ VDD or less).
  • the output of the NAND circuit NAND1 goes low (the output of the inverter INV6 goes high).
  • the low level output of the NAND circuit NAND1 (high level output of the inverter INV6) turns on the transistor N8a of the second auxiliary circuit section, and the output of the gain section rapidly becomes low level (FIG. 13 (e)). Sign Q3). Note that, as shown in FIG.
  • the logic threshold voltage of the inverter INV5 that detects the fall of the output voltage of the gain is Higher than the logic threshold voltage of the inverter in order to promptly detect that the gain section output voltage has started to fall.
  • FIG. 14 shows a voltage simulation waveform of each part of the oscillator circuit 1 c when a rectangular wave control signal of 0 V, 5 V amplitude and 17 MHz is input to the input terminal CG. It can be seen that the comparator output voltage changes following the voltage of the input terminal CG. That is, the comparator output voltage can be clocked up to about 17 MHz.
  • FIG. 15 shows an oscillator circuit 1c in normal operation.
  • a resistor R0 is externally connected between the input terminal CG and the power supply terminal VDD, and a capacitor C0 is externally connected between the input terminal CG and the ground terminal GND.
  • FIG. 16 shows a voltage simulation waveform of each part when the oscillator circuit 1c is normally operated. Similar to FIG. 18, it can be seen that a clock output of about 200 kHz can be obtained at the comparator output voltage, and a clock output of about 100 kHz can be obtained at the output of the D flip-flop circuit D-FF.
  • the second detection logic unit 6 and the second auxiliary circuit unit 7 can be collectively referred to as an output control unit that controls the output of the gain unit.
  • the configuration of the second detection logic unit 6 can be changed as appropriate.
  • the inverter INV5, the NAND circuit NAND1 and the inverter INV6 can be combined to form one logic circuit.
  • the input of the inverter INV5 can be used as the input of this logic circuit
  • the output of the inverter INV6 can be used as the output of this logic circuit.
  • the reference potential of the oscillator circuit is not limited to the ground, and can be determined arbitrarily.
  • each can be called an n-th inverter.
  • n is a natural number.
  • each may be referred to as an n-th transistor.
  • control signal for controlling the oscillator circuit can be a signal generated from the output of the gain unit or a signal input from the outside of the oscillator circuit. This control signal is input to one input of the differential unit.

Abstract

コンパレータを用いた発振器回路において、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電を制御し、比較的高周波の制御信号が外部から入力された場合でも該制御信号にコンパレータ出力が追従できるようにする。　差動部２と利得部３とを有するコンパレータを用いた発振器回路１ａは、前記差動部の出力に接続し、前記利得部の増幅器として用いられるＭＯＳＦＥＴ（Ｎ２）のゲート・ドレイン間のミラー容量及び前記ＭＯＳＦＥＴのゲート容量の充放電を制御する充放電制御部４と、前記利得部の出力を制御する出力制御部５とを有する。

Description

コンパレータを用いた発振器回路
　本発明は、コンパレータを用いた発振器回路に関する。
　半導体集積回路には、回路内部の時間設定のために、一定周期のクロック信号を出力する発振器回路が設けられる。その発振器回路の一例として、コンパレータを用いた発振器回路がある。
　コンパレータは、素子の一つであり、その一例が特許文献１に記載されている。
　コンパレータを用いた発振器回路には、コンパレータの一方の入力端子に抵抗及び容量を外付けし、コンパレータの出力によって、コンパレータの他方の入力端子に入力される基準電圧を切り替える方式がある。このような発振器回路の発振周波数は、外付けされる抵抗の抵抗値及び容量の容量値と基準電圧とにより定まる。
　図１７に、コンパレータを用いた従来の発振器回路を示す。発振器回路１は、外部から電源電圧が入力される電源端子ＶＤＤと、発振周波数を決める抵抗Ｒ０及び容量Ｃ０が外付けされる入力端子ＣＧと、グランドレベルに接続する接地端子ＧＮＤとを有する。なお、同図において、電源電圧もＶＤＤと記す。また、入力端子ＣＧは、発振器回路を制御するための制御信号が外部から入力される入力端子としての機能も有する。
　発振器回路１はさらに、電源端子ＶＤＤと接地端子ＧＮＤとに接続された差動部２及び利得部３を有するコンパレータと、電源端子ＶＤＤと接地端子ＧＮＤとに接続されたトランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ５とを有する。トランジスタＰ５のドレインには定電流ｉｂｉａｓを流す定電流源が接続されている。
　差動部２は、トランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ２～Ｐ４と、トランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ３及びＮ４とを有する。トランジスタＰ５のドレインは、同トランジスタのゲートとトランジスタＰ２のゲートとに接続される。トランジスタＰ５とＰ２のソースは、電源端子ＶＤＤに接続される。トランジスタＰ５とＰ２はカレントミラー回路を構成し、トランジスタＰ２は、トランジスタＰ５を流れる定電流ｉｂｉａｓを基準電流とする（定電流ｉｂｉａｓに比例する）バイアス電流を差動部２に供給する定電流源となる。
　トランジスタＰ２のドレインは、差動対を構成するトランジスタＰ３及びＰ４の各ソースに接続される。トランジスタＰ３及びＰ４の各ゲートは差動部２の入力であり、トランジスタＰ３のゲートには入力端子ＣＧを介して抵抗Ｒ０と容量Ｃ０との接続点の電位、もしくは制御信号が入力され、トランジスタＰ４のゲートには、抵抗Ｒ０と容量Ｃ０との接続点の電位又は外部回路から入力される前記制御信号と比較される基準電圧が入力される。トランジスタＰ３のドレインはトランジスタＮ３のドレインに接続される。トランジスタＰ４のドレインは、トランジスタＮ４のドレイン及びゲートと、トランジスタＮ３のゲートとに接続される。トランジスタＮ３及びＮ４の各ソースは、接地端子ＧＮＤに接続される。トランジスタＮ３とＮ４はカレントミラー回路を構成して、差動部２の能動負荷となっている。トランジスタＰ３のドレイン及びトランジスタＮ３のドレインが、差動部２の出力である。
　利得部３は、定電流ｉｂｉａｓを基準電流とする（定電流ｉｂｉａｓに比例する）定電流が流れるトランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ１と、増幅器として用いられるトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ２とを有する。トランジスタＰ１のソースは電源端子ＶＤＤに接続され、同トランジスタのゲートはトランジスタＰ５のドレインとトランジスタＰ５のゲートに接続され、トランジスタＰ５とＰ１はミラー回路を構成している。トランジスタＮ２のドレイン及びソースはそれぞれ、トランジスタＰ１のドレイン及び接地端子ＧＮＤに接続される。トランジスタＮ２のゲートには、差動部２の出力が入力される。トランジスタＰ１のドレインとトランジスタＮ２のドレインとの接続点が、利得部３の出力である。
　発振器回路１は、電源端子ＶＤＤと接地端子ＧＮＤとの間で順に直列接続される抵抗Ｒ２～Ｒ６からなる分圧回路と、スイッチ（Ｎ型ＭＯＳＦＥＴ）Ｎ５及びＮ６とをさらに有する。この分圧回路により、抵抗Ｒ３と抵抗Ｒ４との接続点の電圧である第１基準電圧Ｖ１と、抵抗Ｒ４と抵抗Ｒ５との接続点の電圧であり、第１基準電圧よりも低い第２基準電圧Ｖ２とが得られる。第１基準電圧Ｖ１は、スイッチＮ５を介してトランジスタＰ４のゲートに入力される。また、第２基準電圧Ｖ２は、スイッチＮ５とは逆相動作するスイッチＮ６を介してトランジスタＰ４のゲートに入力される。
　コンパレータは、差動部２及び利得部３に加えて、インバータＩＮＶ１及びＩＮＶ２を有する。利得部３の出力は、インバータＩＮＶ２に入力される。このインバータＩＮＶ２の出力は、インバータＩＮＶ１とスイッチＮ５のゲートとに入力される。インバータＩＮＶ１の出力は、スイッチＮ６のゲートに接続される。インバータＩＮＶ１の出力をコンパレータ出力とする。
　発振器回路１は、入力端子ＣＧと接地端子ＧＮＤとの間に直列接続される抵抗Ｒ１及びトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ１をさらに有する。トランジスタＮ１のゲートには、コンパレータ出力が入力される。コンパレータ出力を、周波数が１／２となるようにＤフリップフロップ回路Ｄ－ＦＦで分周した後の出力を、クロック出力（発振器回路１の出力）とする。
　このような発振器回路１を通常動作させる際は、入力端子ＣＧと電源端子ＶＤＤとに抵抗Ｒ０を外付けする。さらに、入力端子ＣＧと接地端子ＧＮＤとに容量Ｃ０を外付けする。この場合、入力端子ＣＧに入力される制御信号は、容量Ｃ０の充放電により得られる。
　一例として、電源電圧は５Ｖであり、発振器回路１の基準電位はグランドレベルすなわち０Ｖである。抵抗Ｒ２～Ｒ６の各抵抗値は等しい。すなわち、第１基準電圧Ｖ１は３Ｖであり、第２基準電圧Ｖ２は２Ｖである。インバータＩＮＶ１とインバータＩＮＶ２とＤフリップフロップ回路Ｄ－ＦＦとにおける論理閾値電圧は、いずれも１／２×ＶＤＤである。さらに、抵抗Ｒ１の抵抗値は、抵抗Ｒ０の抵抗値に比べ十分小さい。抵抗Ｒ０の抵抗値と容量Ｃ０の容量値は、コンパレータ出力の発振周波数が約２００ｋＨｚ、すなわち、クロック出力の周波数が約１００ｋＨｚとなるよう設定しているとする。さらに、トランジスタＮ２のゲート閾値電圧は０．７Ｖとする。
　図１８に、発振器回路１を通常動作させた際の各部電圧シミュレーション波形を示す。同図において横軸は時間（μｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては利得部出力電圧（Ｖ）を示し、同図（ｄ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｅ）においてはクロック出力電圧（Ｖ）を示す。
　まず、コンパレータ出力電圧がローレベル（０Ｖ）であるとき、インバータＩＮＶ１の出力はローレベル、インバータＩＮＶ２の出力はハイレベルである。そのため、スイッチＮ５がオンし、スイッチＮ６がオフすることから、差動部２に入力される基準電圧は第１基準電圧Ｖ１すなわち３Ｖである。さらにトランジスタＮ１がオフすることから、図１７に示す充電電流Ｉｃにより容量Ｃ０が充電され、ＣＧ電圧が２Ｖから３Ｖに向かって上昇していく。このとき、差動部出力電圧はハイレベルであり、利得部３内のトランジスタＮ２がオンしていて、利得部出力電圧はローレベル（０Ｖ）になっている。
　ＣＧ電圧が第１基準電圧Ｖ１すなわち３Ｖを超えると、トランジスタＰ４を流れる電流がトランジスタＰ３を流れる電流を上回り、トランジスタＮ３及びＮ４のゲート電圧が上昇する。そして、差動部出力電圧は、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量をトランジスタＮ３に流れる電流により放電しながら、徐々に低下する。
　ここで、トランジスタＮ２のゲート・ドレイン間容量（寄生容量）は、同トランジスタの電圧増幅率倍（厳密にいえば、（電圧増幅率＋１）倍）の大きさとなって作用する。この現象をミラー効果と呼ぶ。また、ゲート・ドレイン間容量を同トランジスタの電圧増幅率倍した値を、ゲート・ドレイン間のミラー容量と呼ぶ。
　差動部出力電圧がトランジスタＮ２のゲート閾値電圧を下回ると、トランジスタＮ２がオフする。そして、利得部出力電圧は、トランジスタＰ１からの定電流によりトランジスタＮ２のゲート・ドレイン間のミラー容量を充電しながら、徐々に上昇する。
　利得部出力電圧がインバータＩＮＶ２の論理閾値電圧に達すると、インバータＩＮＶ２の出力電圧はローレベルになり、インバータＩＮＶ１の出力電圧すなわちコンパレータ出力電圧はハイレベル（５Ｖ）になる。そして、スイッチＮ５がオフし、スイッチＮ６がオンして、差動部２に入力される基準電圧は第２基準電圧Ｖ２すなわち２Ｖとなる。また、トランジスタＮ１がオンすることにより、容量Ｃ０が放電される。すなわち、図１７に示すように、容量Ｃ０から入力端子ＣＧと抵抗Ｒ１とトランジスタＮ１とを通って接地端子ＧＮＤへと放電電流Ｉｄが流れる。これにより、ＣＧ電圧は低下していく。
　ＣＧ電圧が第２基準電圧Ｖ２すなわち２Ｖを下回ると、トランジスタＰ３を流れる電流がトランジスタＰ４を流れる電流を上回り、トランジスタＰ４を流れる電流が減少して、トランジスタＮ３及びＮ４のゲート電圧が低下する。そして、差動部出力電圧はハイレベルとなり、トランジスタＮ２がオンして利得部出力電圧はローレベル（０Ｖ）となる。さらに、インバータＩＮＶ２の出力電圧はハイレベル、インバータＩＮＶ１の出力電圧すなわちコンパレータ出力電圧はローレベル（０Ｖ）になる。さらに、スイッチＮ５がオン、スイッチＮ６がオフして、差動部２に入力される基準電圧は第１基準電圧Ｖ１すなわち３Ｖになる。このとき、トランジスタＮ１がオフするため、充電電流Ｉｃにより容量Ｃ０が充電され、ＣＧ電圧は上昇していく。
　以上の動作が繰り返されることで、コンパレータ出力は、抵抗Ｒ０の抵抗値と容量Ｃ０の容量値と第１基準電圧Ｖ１及び第２基準電圧Ｖ２とにより定まる周波数の矩形波となる（図１８（ｄ））。このコンパレータ出力を、周波数が１／２となるようにＤフリップフロップ回路Ｄ－ＦＦで分周した後の出力がクロック出力となる（図１８（ｅ））。
　図１９に、発振器回路１のクロック出力を動作クロックとするデジタル回路を備えた半導体集積回路の出荷試験を行う際の構成を示す。図１７と同じ要素には同じ符号を付して詳細な説明は省略する。出荷試験を行う際は、入力端子ＣＧに対し、抵抗Ｒ０及び容量Ｃ０に代えて、抵抗Ｒ０の抵抗値と容量Ｃ０の容量値とにより定まる発振周波数よりも高い周波数の矩形波制御信号を入力端子ＣＧに入力するための矩形波発生回路９を外付けする。このように比較的高周波の制御信号を入力する目的は、発振器回路１のクロック出力のクロックアップを図り、半導体集積回路の出荷試験に要する時間を短縮することにある。
　図２０に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１の各部電圧シミュレーション波形を示す。同図（ａ）に示すように、矩形波は０Ｖ、５Ｖ振幅の２ＭＨｚとする。すなわち周期は５００ｎｓである。
　ＣＧ電圧がローレベル（０Ｖ）からハイレベル（５Ｖ）に立ち上がると、差動部出力電圧は、トランジスタＮ３に流れる電流によりトランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量を放電しながら、徐々に低下する。これを符号Ｋ５１として図２０（ｂ）に示す。
　差動部出力電圧がトランジスタＮ２のゲート閾値電圧を下回ると、トランジスタＮ２がオフする。そして、利得部出力電圧は、トランジスタＰ１からの定電流によりトランジスタＮ２のゲート・ドレイン間のミラー容量を充電しながら、徐々に上昇する。これを符号Ｋ５２として図２０（ｃ）に示す。
　このように、ＣＧ電圧が立ち上がると、差動部出力電圧が低下し、利得部出力電圧は上昇する。しかし、利得部出力電圧がインバータＩＮＶ２の論理閾値電圧（２．５Ｖ）に達する前に、ＣＧ電圧が立ち下がる。ＣＧ電圧が立ち下がると、利得部出力電圧も低下し、やがてローレベルとなる。
　すなわち、周期全体を通して、利得部出力電圧がインバータＩＮＶ２の論理閾値電圧（２．５Ｖ）に達することはない。そのため、コンパレータ出力電圧は、周期全体を通してローレベル（０Ｖ）に固定され、発振しない。したがって、クロック出力電圧は、周期全体を通してハイレベル（５Ｖ）（図２０（ｅ）の場合）又はローレベル（０Ｖ）に固定され、発振しない。
　このように、コンパレータ出力電圧は、矩形波発生回路９から入力される２ＭＨｚの矩形波制御信号に追従できず、２ＭＨｚまでクロックアップさせることができない。
特開２００１－２６７８９３号公報
　コンパレータの出力が外部から入力される比較的高周波の制御信号に追従できないのは、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電に要する時間が影響しているということを本発明の発明者は見いだした。
　本発明は、コンパレータを用いた発振器回路において、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電を制御し、比較的高周波の制御信号が外部から入力された場合でも該制御信号にコンパレータ出力が追従できるようにすることを目的とする。
　上記の目的を達成するために、本発明の一態様に係る発振器回路は、差動部と利得部とを有するコンパレータを用いた発振器回路であって、前記差動部の出力に接続し、前記利得部の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び前記ＭＯＳＦＥＴのゲート容量の充放電を制御する充放電制御部と、前記利得部の出力を制御する出力制御部とを有する。
　別の態様によれば、前記差動部の出力が前記ＭＯＳＦＥＴのゲートに接続され、前記出力制御部は、ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記差動部の出力に接続される第１トランジスタを有する。
　前記充放電制御部は、前記発振器回路を制御するための制御信号が入力される論理回路と、前記論理回路の出力が入力されるインバータとを有し、前記出力制御部はさらに、ドレインが前記利得部の出力に接続され、ソースが前記第１トランジスタのドレインに接続され、ゲートが前記インバータの出力に接続される第２トランジスタと、前記差動部の出力と前記第１トランジスタのゲートとの間に介挿され、ゲートが前記インバータの出力に接続されるスイッチとを有するものとすることができる。
　前記出力制御部はさらに、ドレインが前記第１トランジスタのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第３トランジスタを有するものとすることができる。
　前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第４トランジスタを有するものとすることができる。
　さらに別の態様によれば、前記充放電制御部は、前記発振器回路を制御するための制御信号が入力される第１インバータを有し、前記出力制御部は、前記第１インバータの出力と前記利得部の出力とが入力される論理回路と、ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第１トランジスタとを有するものとすることができる。
　前記論理回路は、前記利得部の出力が入力される第２インバータと、前記第２インバータの出力と前記第１インバータの出力とが入力される否定論理積回路と、前記否定論理積回路の出力が入力される第３インバータとを有し、前記第３インバータの出力を前記論理回路の出力とすることができる。
　前記第２インバータの論理閾値電圧が前記第１インバータの論理閾値電圧よりも高いものとすることができる。
　前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが、前記第１インバータの出力と前記差動部の出力とが入力される否定論理和回路の出力に接続される第２トランジスタを有するものとすることができる。
　前記制御信号は、前記利得部の出力から生成される信号又は前記発振器回路の外部から入力される信号であり、前記制御信号は前記差動部の一方の入力に入力されるものとすることができる。
　本発明によれば、コンパレータを用いた発振器回路において、コンパレータの利得部内の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び同ＭＯＳＦＥＴのゲート容量の充放電を制御し、比較的高周波の制御信号が外部から入力された場合でも該制御信号にコンパレータ出力が追従できるようになる。
本発明の一実施形態に係る発振器回路（２ＭＨｚ制御信号入力）を示す説明図である。 本発明の一実施形態に係る発振器回路（２ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の一実施形態に係る発振器回路（５ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の一実施形態に係る発振器回路（ＣＲ外付け）を示す説明図である。 本発明の一実施形態に係る発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（２ＭＨｚ制御信号入力）を示す説明図である。 本発明の第２実施形態に係る発振器回路（２ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（１０ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（２０ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第２実施形態に係る発振器回路（ＣＲ外付け）を示す説明図である。 本発明の第２実施形態に係る発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 本発明の第３実施形態に係る発振器回路（１０ＭＨｚ制御信号入力）を示す説明図である。 本発明の第３実施形態に係る発振器回路（１０ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第３実施形態に係る発振器回路（１７ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。 本発明の第３実施形態に係る発振器回路（ＣＲ外付け）を示す説明図である。 本発明の第３実施形態に係る発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 従来の発振器回路（ＣＲ外付け）を示す説明図である。 従来の発振器回路（ＣＲ外付け）の動作を示すタイミングチャートである。 従来の発振器回路（２ＭＨｚ制御信号入力）を示す説明図である。 従来の発振器回路（２ＭＨｚ制御信号入力）の動作を示すタイミングチャートである。
　以下に本発明の実施形態を説明する。ただし、本発明は、以下の実施形態によって限定されるものではない。
　［第１実施形態］
　図１に、本発明の第１実施形態として、矩形波発生回路９が外付けされた発振器回路１ａを示す。図１９と同じ要素には同じ符号を付して詳細な説明は省略する。発振器回路１ａは、従来の構成に加えて、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量の充放電を制御する充放電制御部４を有する。充放電制御部４は、インバータＩＮＶ３と、否定論理和回路ＮＯＲ１と、トランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ７と、インバータＩＮＶ４と、トランジスタ（Ｐ型ＭＯＳＦＥＴ）Ｐ６とを有する。
　インバータＩＮＶ３の入力は、入力端子ＣＧに接続される。つまり、インバータＩＮＶ３には、矩形波発生回路９から矩形波制御信号が入力される。このインバータＩＮＶ３の出力は、否定論理和回路ＮＯＲ１の一方の入力に送られる。否定論理和回路ＮＯＲ１の出力は、トランジスタＮ７のゲートに接続される。トランジスタＮ７のソースは、接地端子ＧＮＤに接続される。
　差動部２の出力（トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続点）は、トランジスタＮ２のゲートのみならず、否定論理和回路ＮＯＲ１の他方の入力と、トランジスタＮ７のドレインとに接続される。つまり、トランジスタＮ７のドレインはトランジスタＮ２のゲートに接続される。
　否定論理和回路ＮＯＲ１の出力は、インバータＩＮＶ４の入力にも接続される。インバータＩＮＶ４の出力は、トランジスタＰ６のゲートに接続される。トランジスタＰ６のソースは、電源端子ＶＤＤに接続され、ドレインは利得部出力（トランジスタＰ１のドレインとトランジスタＮ２のドレインとの接続点）に接続される。
　一例として、電源電圧ＶＤＤは５Ｖであり、発振器回路１ａの基準電位はグランドレベルすなわち０Ｖである。抵抗Ｒ２～Ｒ６の各抵抗値は等しい。すなわち、コンパレータに入力される第１基準電圧Ｖ１は３Ｖであり、第２基準電圧Ｖ２は２Ｖである。インバータＩＮＶ１～ＩＮＶ４と否定論理和回路ＮＯＲ１とＤフリップフロップ回路Ｄ－ＦＦとにおける論理閾値電圧はいずれも、１／２×ＶＤＤである。また、トランジスタＮ２のゲート閾値電圧は０．７Ｖとする。
　図２に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ａの各部電圧シミュレーション波形を示す。同図において横軸は時間（μｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては否定論理和回路ＮＯＲ１の出力電圧（Ｖ）を示し、同図（ｄ）においては利得部出力電圧（Ｖ）を示し、同図（ｅ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｆ）においてはクロック出力電圧（Ｖ）を示す。
　このときの矩形波制御信号は、同図（ａ）に示すように、０Ｖ、５Ｖ振幅の２ＭＨｚとする。すなわち周期は５００ｎｓである。
　ＣＧ電圧がローレベル（０Ｖ）からハイレベル（５Ｖ）に変わると、否定論理和回路ＮＯＲ１の一方の入力であるインバータＩＮＶ３の出力がローレベルになる。続いて、差動部出力電圧は、トランジスタＰ３のゲート電圧がハイレベルとなったので、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量を放電しながら徐々に低下する。これを符号Ｋ１１として図２（ｂ）に示す。
　差動部出力電圧が否定論理和回路ＮＯＲ１の論理閾値電圧１／２×ＶＤＤ（２．５Ｖ）を下回ると、否定論理和回路ＮＯＲ１の両入力がローレベルとなり、否定論理和回路ＮＯＲ１の出力がハイレベル（５Ｖ）になる。
　これにより、トランジスタＮ７がオンし、差動部出力が接地端子ＧＮＤにショートする。そのため、前記ミラー容量及び前記ゲート容量の放電が高速になされ、差動部出力電圧は、２．５Ｖを下回るのとほぼ同時に０Ｖになる。これを符号Ｋ１２として図２（ｂ）に示す。その結果、トランジスタＮ２はオフする。
　否定論理和回路ＮＯＲ１の出力を受け、インバータＩＮＶ４の出力はローレベルとなる。その結果、トランジスタＰ６がオンする。このとき、トランジスタＰ６を流れる電流は、トランジスタＰ１を流れる定電流よりもはるかに大きく、前記ミラー容量は、トランジスタＰ６を流れる電流によって高速に充電される。そのため、否定論理和回路ＮＯＲ１の出力がハイレベルになるのとほぼ同時に、利得部出力電圧がハイレベルになる。これを符号Ｋ２１として図２（ｄ）に示す。
　図２０に示したように、従来の発振器回路１においてはＣＧ電圧が立ち上がってから２５０ｎｓ経過してもなお利得部出力がローレベル（２．５Ｖ未満）のままであった。これに対し、本実施形態によれば、図２に示したように、ＣＧ電圧が立ち上がってから１００ｎｓも経たないうちに利得部出力がハイレベルになり、コンパレータ出力電圧もハイレベルになる。
　このように、トランジスタＮ２のゲート・ドレイン間のミラー容量及び同トランジスタのゲート容量の放電に要する時間は、トランジスタＮ７により短縮される。また、前記ミラー容量の充電に要する時間は、トランジスタＰ６により短縮される。これにより、利得部出力電圧がインバータＩＮＶ２の論理閾値電圧に達するまでの時間が短縮される。そのため、比較的高周波の制御信号が外部から入力された場合でも、該制御信号にコンパレータ出力が追従できるようになる。
　また、差動部出力がトランジスタＮ２のゲートと否定論理和回路ＮＯＲ１とに入力され、この否定論理和回路ＮＯＲ１の出力が、差動部出力と接地端子ＧＮＤとに接続されるトランジスタＮ７のゲートに入力される。このような構成は、否定論理和回路ＮＯＲ１の論理閾値電圧がトランジスタＮ２のゲート閾値電圧よりも高いことを利用したものである。
　すなわち、従来の発振器回路１では差動部の出力電圧がトランジスタＮ２のゲート閾値電圧（例えば０．７Ｖ）まで下がりきらないとトランジスタＮ２がターンオフして利得部出力電圧が上昇を開始しなかったが、本発明の実施形態の発振器回路１ａでは、差動部の出力電圧がトランジスタＮ２のゲート閾値電圧より高い否定論理和回路ＮＯＲ１の論理閾値電圧（例えば２．５Ｖ）まで下がれば、トランジスタＮ２がターンオフして利得部出力電圧が上昇を開始する。さらに、トランジスタＮ２がターンオフするタイミングでトランジスタＰ６による充電が開始される。これにより、利得部出力が立ち上がるまでの時間を短縮することができる。
　図３に、０Ｖ、５Ｖ振幅かつ５ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ａの各部電圧シミュレーション波形を示す。同図によれば、コンパレータ出力電圧は、入力端子ＣＧの電圧に追従して変化していることがわかる。つまり、コンパレータ出力電圧を５ＭＨｚ程度までクロックアップすることができている。
　図４に、通常動作させる際の発振器回路１ａを示す。入力端子ＣＧと電源端子ＶＤＤとの間に抵抗Ｒ０が外付けされ、さらに、入力端子ＣＧと接地端子ＧＮＤとの間に容量Ｃ０が外付けされる。そして、図５に、発振器回路１ａを通常動作させた際の各部電圧シミュレーション波形を示す。図１８と同様に、コンパレータ出力電圧で約２００ｋＨｚ、Ｄフリップフロップ回路Ｄ－ＦＦの出力で約１００ｋＨｚのクロック出力が得られることがわかる。
　インバータＩＮＶ３及びＩＮＶ４をそれぞれ、充放電制御部における第１インバータ及び第２インバータと呼ぶこともできる。さらに、トランジスタＮ７及びＰ６をそれぞれ、放電スイッチ及び充電スイッチと呼ぶこともできる。
　充放電制御部４の構成は適宜変更することができる。例えば、インバータＩＮＶ３と否定論理和回路ＮＯＲ１とを組み合わせて一つの論理回路とすることができる。このとき、インバータＩＮＶ３の入力をこの論理回路の入力とし、否定論理和回路ＮＯＲ１の出力をこの論理回路の出力とすることができる。
　［第２実施形態］
　図６に、本発明の第２実施形態として、矩形波発生回路９が外付けされた発振器回路１ｂを示す。図１と同じ要素には同じ符号を付して詳細な説明は省略する。ただし、図１の充放電制御部４は、図６における第１検出ロジック部４１と第１補助回路部４２との組み合わせに相当する。第１検出ロジック部４１は、インバータＩＮＶ３と否定論理和回路ＮＯＲ１とインバータＩＮＶ４とを有し、まずＣＧ電圧がハイレベルとなったことを検出する。第１補助回路部４２は、トランジスタＰ６及びＮ７とを有し、利得部出力がハイレベルとなるべきときに利得部出力が速やかにハイレベルとなるように補助を行う。
　発振器回路１ｂは、発振器回路１ａの構成に加えて、第２補助回路部５を有する。第２補助回路部５は、スイッチ（Ｎ型ＭＯＳＦＥＴ）Ｎ８とトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ９～Ｎ１１とを有し、利得部出力がローレベルとなるべきときに利得部出力が速やかにローレベルとなるように補助を行う。
　トランジスタＮ１０のドレインは利得部出力に接続され、ソースはトランジスタＮ１１のドレインに接続される。トランジスタＮ１１のソースは接地端子ＧＮＤに接続される。インバータＩＮＶ４の出力は、トランジスタＰ６のゲートに加えて、スイッチＮ８及びトランジスタＮ１０の各ゲートに入力される。
　スイッチＮ８は、差動部２の出力と、トランジスタＮ１１のゲートとの間に介挿される。トランジスタＮ１１のゲートには、トランジスタＮ９のドレインが接続される。差動部２の出力は、トランジスタＮ２のゲートに入力されるだけではなく、スイッチＮ８を介してトランジスタＮ９のドレインとトランジスタＮ１１のゲートとにも入力される。トランジスタＮ９のソースは接地端子ＧＮＤに接続され、ゲートには否定論理和回路ＮＯＲ１の出力が入力される。
　図７に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｂの各部電圧シミュレーション波形を示す。同図において横軸は時間（μｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては否定論理和回路ＮＯＲ１の出力電圧（Ｖ）を示し、同図（ｄ）においては利得部出力電圧（Ｖ）を示し、同図（ｅ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｆ）においてはクロック出力電圧（Ｖ）を示す。
　このときの矩形波制御信号は、同図（ａ）に示すように、０Ｖ、５Ｖ振幅の２ＭＨｚとする。すなわち周期は５００ｎｓである。
　「インバータＩＮＶ３の入力であるＣＧ電圧がハイレベル（＞１／２×ＶＤＤ）かつ、差動部２の出力がローレベル（＜１／２×ＶＤＤ）」以外の場合、すなわち利得部３の出力がローレベルになる（ローレベルである）べきときに、否定論理和回路ＮＯＲ１の出力はローレベルになり、インバータＩＮＶ４の出力はハイレベルになる。すると、スイッチＮ８及びトランジスタＮ１０がオンし、トランジスタＮ９はオフする。
　その結果、トランジスタＮ２に対し、トランジスタＮ１１が並列に接続されて、電流能力が増えることから、利得部３の出力は速やかにローレベルに低下する。これを同図（ｄ）の符号Ｑ１として示す。図２（ｄ）の符号Ｑ２と比較して明らかなように、否定論理和回路ＮＯＲ１の出力がローレベルとなってから利得部出力がローレベルとなるまでの時間が短縮される。
　一方、「インバータＩＮＶ３の入力であるＣＧ電圧がハイレベル（＞１／２×ＶＤＤ）かつ、差動部２の出力がローレベル（＜１／２×ＶＤＤ）」の場合、すなわち利得部３の出力がハイレベルになる（ハイレベルである）べきときに、否定論理和回路ＮＯＲ１の出力はハイレベルになり、インバータＩＮＶ４の出力はローレベルになる。すると、スイッチＮ８及びトランジスタＮ１０がオフし、トランジスタＮ９はオンする。そのため、トランジスタＮ２および利得部出力からトランジスタＮ１１が切り離される。
　図８に、０Ｖ、５Ｖ振幅かつ１０ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｂの各部電圧シミュレーション波形を示す。また、図９に、０Ｖ、５Ｖ振幅かつ２０ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｂの各部電圧シミュレーション波形を示す。両図によれば、コンパレータ出力電圧は、入力端子ＣＧの電圧に追従して変化していることがわかる。つまり、コンパレータ出力電圧を２０ＭＨｚ程度までクロックアップすることができている。
　図１０に、通常動作させる際の発振器回路１ｂを示す。入力端子ＣＧと電源端子ＶＤＤとの間に抵抗Ｒ０が外付けされ、さらに、入力端子ＣＧと接地端子ＧＮＤとの間に容量Ｃ０が外付けされる。そして、図１１に、発振器回路１ｂを通常動作させた際の各部電圧シミュレーション波形を示す。図１８と同様に、コンパレータ出力電圧で約２００ｋＨｚ、Ｄフリップフロップ回路Ｄ－ＦＦの出力で約１００ｋＨｚのクロック出力が得られることがわかる。
　第２補助回路部５を、利得部の出力を制御する出力制御部と呼ぶこともできる。
　［第３実施形態］
　図１２に、本発明の第３実施形態として、矩形波発生回路９が外付けされた発振器回路１ｃを示す。図６と同じ要素には同じ符号を付して詳細な説明は省略する。
　発振器回路１ｃは、発振器回路１ａの構成に加えて、第２検出ロジック部６と第２補助回路部７とを有する。第２検出ロジック部６は、インバータＩＮＶ５と否定論理積回路ＮＡＮＤ１とインバータＩＮＶ６とを有し、まずＣＧ電圧がローレベルとなったことを検出する。第２補助回路部７は、ドレインが利得部出力に接続され、ソースが接地端子ＧＮＤに接続されるトランジスタ（Ｎ型ＭＯＳＦＥＴ）Ｎ８ａを有し、利得部出力がローレベルとなるべきときにトランジスタＮ８ａがオンして利得部出力が速やかにローレベルとなるように補助を行う。
　インバータＩＮＶ５には利得部出力が入力される。このインバータＩＮＶ５の出力とインバータＩＮＶ３の出力とは、否定論理積回路ＮＡＮＤ１に入力される。否定論理積回路ＮＡＮＤ１の出力はインバータＩＮＶ６に入力され、このインバータＩＮＶ６の出力はトランジスタＮ８ａのゲートに入力される。
　一例として、電源電圧ＶＤＤは５Ｖであり、発振器回路１ｃの基準電位はグランドレベルすなわち０Ｖである。抵抗Ｒ２～Ｒ６の各抵抗値は等しい。すなわち、コンパレータに入力される第１基準電圧Ｖ１は３Ｖであり、第２基準電圧Ｖ２は２Ｖである。インバータＩＮＶ１～ＩＮＶ４及びＩＮＶ６とＤフリップフロップ回路Ｄ－ＦＦとにおける論理閾値電圧はいずれも、１／２×ＶＤＤである。また、インバータＩＮＶ５の論理閾値電圧は２／３×ＶＤＤとする。すなわち、インバータＩＮＶ５の論理閾値電圧は、インバータＩＮＶ３の論理閾値電圧よりも高い。
　図１３に、矩形波発生回路９による矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｃの各部電圧シミュレーション波形を示す。同図において横軸は時間（ｎｓ）を示す。縦軸は、同図（ａ）においては入力端子ＣＧの電圧であるＣＧ電圧（Ｖ）を示し、同図（ｂ）においては差動部出力電圧（Ｖ）を示し、同図（ｃ）においては否定論理和回路ＮＯＲ１の出力電圧（Ｖ）を示し、同図（ｄ）においては否定論理積回路ＮＡＮＤ１の出力電圧（Ｖ）を示し、同図（ｅ）においては利得部出力電圧（Ｖ）を示し、同図（ｆ）においてはコンパレータ出力電圧（Ｖ）を示し、同図（ｇ）においてはクロック出力電圧（Ｖ）を示す。
　このときの矩形波制御信号は、同図（ａ）に示すように、０Ｖ、５Ｖ振幅の１０ＭＨｚとする。すなわち周期は１００ｎｓである。
　第２検出ロジック部６においては、ＣＧ電圧及び利得部出力が入力され、ＣＧ電圧がローレベル（図１２では０Ｖ）かつ利得部出力がローレベル（２／３×ＶＤＤ以下）になったことが検出されると、否定論理積回路ＮＡＮＤ１の出力がローレベル（インバータＩＮＶ６の出力はハイレベル）となる。この否定論理積回路ＮＡＮＤ１のローレベルの出力（インバータＩＮＶ６のハイレベルの出力）により、第２補助回路部のトランジスタＮ８ａがオンし、利得部出力が速やかにローレベルとなる（図１３（ｅ）の符号Ｑ３）。なお、図１３（ｅ）に示すように、利得部出力電圧は、立ち下がりの初期では変化がなだらかで低下が遅いため、利得部出力電圧の立下りを検出するインバータＩＮＶ５の論理閾値電圧を他のインバータの論理閾値電圧より高くして、利得部出力電圧が立下り始めたことを速やかに検出するようにしている。
　図１４に、０Ｖ、５Ｖ振幅かつ１７ＭＨｚの矩形波制御信号を入力端子ＣＧに入力した場合の、発振器回路１ｃの各部電圧シミュレーション波形を示す。コンパレータ出力電圧は、入力端子ＣＧの電圧に追従して変化していることがわかる。つまり、コンパレータ出力電圧を１７ＭＨｚ程度までクロックアップすることができている。
　図１５に、通常動作させる際の発振器回路１ｃを示す。入力端子ＣＧと電源端子ＶＤＤとの間に抵抗Ｒ０が外付けされ、さらに、入力端子ＣＧと接地端子ＧＮＤとの間に容量Ｃ０が外付けされる。そして、図１６に、発振器回路１ｃを通常動作させた際の各部電圧シミュレーション波形を示す。図１８と同様に、コンパレータ出力電圧で約２００ｋＨｚ、Ｄフリップフロップ回路Ｄ－ＦＦの出力で約１００ｋＨｚのクロック出力が得られることがわかる。
　第２検出ロジック部６及び第２補助回路部７をまとめて、利得部の出力を制御する出力制御部と呼ぶこともできる。
　第２検出ロジック部６の構成は適宜変更することができる。例えば、インバータＩＮＶ５と否定論理積回路ＮＡＮＤ１とインバータＩＮＶ６とを組み合わせて一つの論理回路とすることができる。このとき、インバータＩＮＶ５の入力をこの論理回路の入力とし、インバータＩＮＶ６の出力をこの論理回路の出力とすることができる。
　本発明の特定の実施形態について説明したが、本発明はこのような実施形態に限定されず、本発明の技術的思想に基づく種々の変更は本発明の概念に含まれる。
　例えば、発振器回路の基準電位は、グランドに限られず、任意に定めることができる。また、複数のインバータを区別するために、各々を第ｎインバータと呼ぶことができる。ただし、ｎは自然数である。同様に、複数のトランジスタを区別するために、各々を第ｎトランジスタと呼ぶこともできる。
　先に述べたように、発振器回路を制御するための制御信号は、利得部の出力から生成される信号又は発振器回路の外部から入力される信号とすることができる。この制御信号は、差動部の一方の入力に入力される。
１　　　　　発振器回路
ＶＤＤ　　　電源端子
ＣＧ　　　　入力端子
ＧＮＤ　　　接地端子
 
２　　　　　差動部
Ｐ２～Ｐ５　トランジスタ
Ｎ３、Ｎ４　トランジスタ
Ｎ５、Ｎ６　スイッチ
Ｒ２～Ｒ６　抵抗
Ｖ１、Ｖ２　基準電圧
 
３　　　　　利得部
Ｐ１　　　　トランジスタ
Ｎ２　　　　トランジスタ
 
ＩＮＶ２　　インバータ
ＩＮＶ１　　インバータ
 
Ｒ１　　　　抵抗
Ｎ１　　　　トランジスタ
Ｄ－ＦＦ　　Ｄフリップフロップ回路
 
１ａ　　　　発振器回路
４　　　　　充放電制御部
ＩＮＶ３　　インバータ
ＮＯＲ１　　否定論理和回路
Ｎ７　　　　トランジスタ
ＩＮＶ４　　インバータ
Ｐ６　　　　トランジスタ
 
Ｒ０　　　　抵抗
Ｃ０　　　　容量
９　　　　　矩形波発生回路
 
１ｂ　　　　発振器回路
４１　　　　第１検出ロジック部
４２　　　　第１補助回路部
５　　　　　第２補助回路部
Ｎ８　　　　スイッチ
Ｎ９～Ｎ１１　トランジスタ
 
１ｃ　　　　発振器回路
６　　　　　第２検出ロジック部
ＩＮＶ５、ＩＮＶ６　インバータ
ＮＡＮＤ１　否定論理積回路
７　　　　　第２補助回路部
Ｎ８ａ　　　トランジスタ

Claims (11)

  1. 　差動部と利得部とを有するコンパレータを用いた発振器回路であって、
    　前記差動部の出力に接続し、前記利得部の増幅器として用いられるＭＯＳＦＥＴのゲート・ドレイン間のミラー容量及び前記ＭＯＳＦＥＴのゲート容量の充放電を制御する充放電制御部と、
    　前記利得部の出力を制御する出力制御部と
    　を有する発振器回路。
  2. 　前記差動部の出力が前記ＭＯＳＦＥＴのゲートに接続され、
    　前記出力制御部は、ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記差動部の出力に接続される第１トランジスタを有する、請求項１に記載の発振器回路。
  3. 　前記充放電制御部は、
    　前記発振器回路を制御するための制御信号が入力される論理回路と、
    　前記論理回路の出力が入力されるインバータと
    　を有し、
    　前記出力制御部はさらに、
    　ドレインが前記利得部の出力に接続され、ソースが前記第１トランジスタのドレインに接続され、ゲートが前記インバータの出力に接続される第２トランジスタと、
    　前記差動部の出力と前記第１トランジスタのゲートとの間に介挿され、ゲートが前記インバータの出力に接続されるスイッチと
    　を有する、請求項２に記載の発振器回路。
  4. 　前記出力制御部はさらに、ドレインが前記第１トランジスタのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第３トランジスタを有する、請求項３に記載の発振器回路。
  5. 　前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第４トランジスタを有する、請求項３に記載の発振器回路。
  6. 　前記充放電制御部は、前記発振器回路を制御するための制御信号が入力される第１インバータを有し、
    　前記出力制御部は、
    　前記第１インバータの出力と前記利得部の出力とが入力される論理回路と、
    　ドレインが前記利得部の出力に接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが前記論理回路の出力に接続される第１トランジスタと
    　を有する、請求項１に記載の発振器回路。
  7. 　前記論理回路は、
    　前記利得部の出力が入力される第２インバータと、
    　前記第２インバータの出力と前記第１インバータの出力とが入力される否定論理積回路と、
    　前記否定論理積回路の出力が入力される第３インバータと
    　を有し、前記第３インバータの出力を前記論理回路の出力とする、請求項６に記載の発振器回路。
  8. 　前記第２インバータの論理閾値電圧が前記第１インバータの論理閾値電圧よりも高い、請求項７に記載の発振器回路。
  9. 　前記充放電制御部はさらに、ドレインが前記ＭＯＳＦＥＴのゲートに接続され、ソースが前記発振器回路の基準電位に接続され、ゲートが、前記第１インバータの出力と前記差動部の出力とが入力される否定論理和回路の出力に接続される第２トランジスタを有する、請求項６に記載の発振器回路。
  10. 　前記制御信号は、前記利得部の出力から生成される信号又は前記発振器回路の外部から入力される信号であり、
    　前記制御信号は前記差動部の一方の入力に入力されることを特徴とする請求項３に記載の発振器回路。
  11. 　前記制御信号は、前記利得部の出力から生成される信号又は前記発振器回路の外部から入力される信号であり、
    　前記制御信号は前記差動部の一方の入力に入力されることを特徴とする請求項６に記載の発振器回路。
PCT/JP2018/032079 2017-10-16 2018-08-30 コンパレータを用いた発振器回路 WO2019077890A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019549142A JP6829824B2 (ja) 2017-10-16 2018-08-30 コンパレータを用いた発振器回路
US16/582,610 US10879858B2 (en) 2017-10-16 2019-09-25 Oscillator circuit using comparator

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017200329 2017-10-16
JP2017-200329 2017-10-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/582,610 Continuation US10879858B2 (en) 2017-10-16 2019-09-25 Oscillator circuit using comparator

Publications (1)

Publication Number Publication Date
WO2019077890A1 true WO2019077890A1 (ja) 2019-04-25

Family

ID=66174395

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/032079 WO2019077890A1 (ja) 2017-10-16 2018-08-30 コンパレータを用いた発振器回路

Country Status (3)

Country Link
US (1) US10879858B2 (ja)
JP (1) JP6829824B2 (ja)
WO (1) WO2019077890A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114629440B (zh) * 2022-05-17 2022-09-13 深圳市泰德半导体有限公司 可编程振荡器电路及电源管理芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494210A (ja) * 1990-08-09 1992-03-26 Nec Corp 電圧制御発振回路
US20080186101A1 (en) * 2007-02-06 2008-08-07 Texas Instruments Incorporated Biasing Scheme for Low-Voltage MOS Cascode Current Mirrors
JP2018042028A (ja) * 2016-09-05 2018-03-15 富士電機株式会社 コンパレータを用いた発振器回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9201053A (nl) * 1992-06-15 1994-01-03 Koninkl Philips Electronics Nv Switched capacitor ladingspomp, alsmede zaagtandoscillator voorzien van een dergelijke switched capacitor ladingspomp.
JPH07202667A (ja) 1994-01-10 1995-08-04 Fuji Electric Co Ltd 半導体装置
JP2001267893A (ja) 2000-03-14 2001-09-28 Fuji Electric Co Ltd コンパレータ回路
US7570100B2 (en) * 2004-08-16 2009-08-04 Texas Instruments Incorporated Potential and rate adjust header switch circuitry reducing transient current
WO2019116764A1 (ja) * 2017-12-15 2019-06-20 富士電機株式会社 コンパレータと、そのコンパレータを用いた発振器回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494210A (ja) * 1990-08-09 1992-03-26 Nec Corp 電圧制御発振回路
US20080186101A1 (en) * 2007-02-06 2008-08-07 Texas Instruments Incorporated Biasing Scheme for Low-Voltage MOS Cascode Current Mirrors
JP2018042028A (ja) * 2016-09-05 2018-03-15 富士電機株式会社 コンパレータを用いた発振器回路

Also Published As

Publication number Publication date
JP6829824B2 (ja) 2021-02-17
US20200021258A1 (en) 2020-01-16
US10879858B2 (en) 2020-12-29
JPWO2019077890A1 (ja) 2020-02-06

Similar Documents

Publication Publication Date Title
US20050258911A1 (en) Ring oscillation circuit
CN108563275B (zh) 一种无静态功耗的修调开关电路
KR100954110B1 (ko) 파워업 신호 생성회로 및 그를 이용한 집적회로
WO2019077890A1 (ja) コンパレータを用いた発振器回路
TW201633706A (zh) 弛緩振盪器
WO2019116764A1 (ja) コンパレータと、そのコンパレータを用いた発振器回路
JP6786968B2 (ja) コンパレータを用いた発振器回路
JP2008193499A (ja) 発振回路
JP4724575B2 (ja) レベル変換回路
US20140232452A1 (en) Internal voltage generation circuit
TWI584596B (zh) 轉壓器
CN108599745B (zh) 单电容占空比可控振荡器
CN114640324A (zh) 一种低功耗周期脉冲产生电路
KR20030072527A (ko) 직류-직류 컨버터의 발진기
CN107070437B (zh) 一种脉宽稳定电路
JP4829724B2 (ja) 発振回路
KR20070036619A (ko) 반도체 장치의 내부전압 발생기
CN112130614B (zh) 反向偏压调整器
JP6753963B2 (ja) 逆バイアス電圧調整器
JP2010016435A (ja) パワーオンリセット回路
JP4241317B2 (ja) 発振回路
KR100211122B1 (ko) 반도체 집적 회로 장치용 발진 회로
JP2004187004A (ja) 発振振幅検出回路、発振回路及び発振用集積回路
US9263988B1 (en) Crystal oscillation circuit
JP5809550B2 (ja) Ｃｒ発振回路及び半導体集積装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18867775

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019549142

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18867775

Country of ref document: EP

Kind code of ref document: A1