KR20070036619A

KR20070036619A - 반도체 장치의 내부전압 발생기

Info

Publication number: KR20070036619A
Application number: KR1020060038700A
Authority: KR
Inventors: 강길옥; 오영훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-29
Filing date: 2006-04-28
Publication date: 2007-04-03

Abstract

본 발명은 제1 기준전압을 생성하는 제1 기준전압생성부와, 제2 기준전압을 생성하는 제2 기준전압생성부와, 상기 제1 기준전압을 인가받고 코어전압을 높여주는 코어전압공급부, 및 상기 제2 기준전압을 인가받아 상기 코어전압을 방전하는 코어전압방전부를 포함하는 반도체 장치의 내부전압 발생기를 제공한다.

코어전압, 기준전압, 충전, 방전, 기준전압 분배부

Description

반도체 장치의 내부전압 발생기{INTERNAL VOLTAGE GENERATOR IN SEMICONDUCTOR DEVICE}

도 1은 일반적인 내부전압발생회로를 설명하기 위하여 도시한 블록도.

도 2는 도 1의 기준전압생성부를 설명하기 위하여 도시한 회로도.

도 3은 도 1의 기준전압생성부의 입출력신호를 시뮬레이션한 결과가 나타나는 도면.

도 4는 종래 기술에 따라 생성되는 코어전압의 전압레벨 값 변위를 설명하기 위하여 도시한 파형도.

도 5는 본 발명에 따른 내부전압발생기를 설명하기 위하여 도시한 블록도.

도 6은 도 5의 기준전압생성부의 실시예를 설명하기 위한 회로도.

도 7은 도 6의 기준전압생성부의 입출력신호를 시뮬레이션한 결과가 나타나는 도면.

도 8은 본 발명에 따른 코어전압단의 전압레벨 값 변위를 설명하기 위하여 도시한 파형도.

* 도면의 주요 부분에 대한 부호의 설명

270 : 전압분배부 280 : 공급기준전압출력부

290 : 방전기준전압출력부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부회로에 입력되는 코어전압(VCORE)을 안정적으로 생성하는 반도체 장치의 내부전압 발생기에 관한 것이다.

일반적으로, 반도체 메모리 칩이 고 집적화되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 메모리 칩은 외부로부터 공급되는 전원전압(VDD)을 사용한다. 그런데, 전원전압(VDD)은 잡음 및 레벨 변화를 갖을 수 있기 때문에, 안정적인 내부전압을 발생시키기 위한 내부전압 발생기는 칩 내에 구비하여 외부 전원의 변화에도 항상 안정적인 동작을 수행하도록 디자인 되어진다.

도 1은 일반적인 내부전압발생회로를 설명하기 위하여 도시한 블록도이다.

도 1을 참조하면, 내부회로(10)에 코어전압(VCORE)을 인가하기 위한 내부전압발생기(20)는 감지증폭 오버드라이빙부(21)와, 코어전압공급부(22)와, 코어전압방전부(23), 및 기준전압생성부(24)로 구성된다.

동작을 살펴보기에 앞서 신호를 살펴보면, 외부전압(VR)은 공정(process)에 따라 변할 수 있는 고전압(high voltage)으로써, 외부전압(VR)을 분배하여 여러 기준전압들을 생성한다. 분배제어신호(TRIM)는 외부전압(VR)에 근거하여 일정한 공급기준전압(VREF)을 생성하기 위한 제어신호이다. 또한, 일반적으로 공급기준전압(VREF)은 필요로하는 코어전압(VCORE) 목표치의 ½ 전압레벨 값을 갖는다.

한편, 감지증폭 오버드라이빙부(21)와 코어전압공급부(22) 및 코어전압방전부(23)에 대한 구체적인 회로적 구성은 이미 널리 공지된 것이기에 여기서 구체적으로 설명하지 않는다. 다만, 본 발명과 밀접한 관계가 있는 기준전압생성부(24)에 대해서 구체적인 회로적 실시예를 살펴본다.

이하, 감지증폭 오버드라이빙부(21)와, 코어전압공급부(22), 및 코어전압방전부(23)의 동작을 살펴보도록 한다.

감지증폭 오버드라이빙부(21)는 DRAM의 동작을 활성화하기 위한 활성화신호(Act:도면에는 생략됨)가 입력되면 내부회로(10)에 충분한 코어전압(VCORE)을 공급해주기 위해서, 외부전원(VDD)과 코어전압단을 단락시켜 코어전압단에 직접적으로 외부전원(VDD)을 인가하는 역할을 한다.

코어전압공급부(22)는 공급기준전압(VREF)과 코어전압(VCORE)의 ½ 전압레벨 값(이하, 하프코어전압이라 칭함)을 비교하여 하프코어전압이 공급기준전압(VREF)보다 낮아지면 코어전압(VCORE)을 충전시키는 역할을 한다.

코어전압방전부(23)는 공급기준전압(VREF)과 하프코어전압을 비교하여 공급기준전압(VREF) 보다 하프코어전압이 높으면 코어전압(VCORE)을 방전시키는 역할을 한다.

기준전압생성부(24)는 입력되는 외부전압(VR)을 분배하고, 분배된 외부전압(VR)중 필요한 전압레벨 값을 분배제어신호(TRIM)에 따라 공급기준전압(VREF)으로 출력하는 역할을 한다.

도 2는 도 1의 기준전압생성부(24)를 설명하기 위하여 도시한 회로도이다.

도 2를 참조하면, 기준전압생성부(24)는 외부전압(VR)을 인가받아 분배하는 전압분배부(27)와, 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)에 따라 전압분배부(27)의 노드(N1, N2, N3)의 전압레벨 값을 공급기준전압(VREF)으로 출력하는 기준전압출력부(28)로 구성된다.

전압분배부(27)는 외부전압단과 접지전압단(VSSA) 사이에 직렬로 연결된 복수의 저항(R1, R2, R3, R4)으로 구성되어 각 노드(N1, N2, N3)에는 외부전압(VR)을 분배한 분배전압이 생성된다.

기준전압출력부(28)는 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)를 입력받는 각각의 인버터(INV1, INV2, INV3), 및 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)와 이에 대응되는 각각의 인버터(INV1, INV2, INV3)의 출력신호의 제어받아 제1 내지 제3 노드(N1, N2, N3)의 분배전압중 어느 하나를 공급기준전압(VREF)으로 출력하는 제1 내지 제3 전달게이트(G1, G2, G3)로 구성된다.

예컨데, 제2 노드(N2)의 전압레벨 값이 필요로 하는 공급기준전압(VREF)을 갖는다면, 제2 분배제어신호(TRIM2)는 논리'하이'(high)가 되고 제1 및 제3 분배제어신호(TRIM1, TRIM3)는 논리'로우'(low)가 되어서, 제2 전달게이트(G2)만 인에이 블(enable)되고 외부전압(VR)을 분배한 제2 노드(N2)의 전압레벨 값이 공급기준전압(VREF)으로 출력되게 된다.

마찬가지로, 제1 노드(N1)와 제3 노드(N3)의 전압레벨 값도 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)에 따라 원하는 공급기준전압(VREF)으로 출력될 수 있다.

도 3은 도 1의 기준전압생성부(24)의 입출력신호를 시뮬레이션한 결과가 나타나는 도면으로서, 공급기준전압(VREF)은 외부전압(VR)을 분배한 전압으로 외부전압(VR)보다 낮은 전압레벨 값을 갖는다.

도 4는 종래 기술에 따라 생성되는 코어전압(VCORE)의 전압레벨 값 변위를 설명하기 위하여 도시한 파형도이다.

도 1 및 도 4를 참조하면, DRAM의 동작을 활성화하기 위한 활성화신호(Act)가 입력되면, 내부회로(10)의 동작에 의해 코어전압(VCORE)은 감소하게 되고 감지증폭 오버드라이빙부(21)와 코어전압공급부(22)는 감소 된 코어전압(VCORE)을 충전시킨다. 한편, 코어전압방전부(23)는 공급기준전압(VREF)과 하프코어전압을 비교하여 공급기준전압(VREF)보다 하프코어전압이 높아지면 코어전압(VCORE)을 방전시킨다.

즉, 종래 기술에 따른 내부전압발생기(20)는 기준전압생성부(24)에서 생성된 하나의 공급기준전압(VREF)이 코어전압공급부(22)와 코어전압방전부(23)의 기준전압으로 입력되는 것을 볼 수 있다.

때문에, 코어전압방전부(23)에 의해 코어전압(VCORE)이 방전할 때, 코어전압 방전부(23)의 응답속도 지연으로 코어전압(VCORE)의 목표치보다 더 방전하게 되고, 방전 된 코어전압(VCORE)은 코어전압공급부(22)에 의해 다시 충전되게 된다. 때문에, 코어전압(VCORE)은 충전과 방전을 반복하면서 톱니 바퀴처럼 불안정한 파형을 갖게 된다.

다시 말하면, 공정(process)에 따라 변할 수 있는 외부전압(VR)은 도 2의 전압분배부(27)의 각 노드(N1, N2, N3)에 분배되어 인가되고 그 중 필요로 하는 전압레벨 값을 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)에 따라 원하는 공급기준전압(VREF)으로 출력할 수 있다.

하지만, 코어전압공급부(22)와 코어전압방전부(23)는 기준전압생성부(24)에서 생성되는 하나의 일정한 공급기준전압(VREF)을 인가받기 때문에, 코어전압방전부(23)의 응답속도 지연으로 인해 코어전압(VCORE)은 충전과 방전을 반복하며 불안정한 전압레벨 값을 가지게 된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 코어전압방전부의 응답속도 지연을 고려한 방전기준전압(VREFdischarge)을 생성하고, 코어전압방전부에 이 방전기준전압을 인가하여 불필요한 충전/방전 동작을 막아주는 반도체 메모리 소자의 내부전압 발생기를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 제1 기준전압과 상기 제1 기준전압보다 높은 전압레벨 값인 제2 기준전압을 생성하는 기준전압생성부; 상기 제1 기준전압에 근거하여 코어전압을 높여주는 코어전압공급부; 및 상기 제2 기준전압에 근거하여 상기 코어전압을 방전하는 코어전압방전부를 포함하고, 상기 제2 기준전압을 상기 코어전압방전부에 공급하는 반도체 장치의 내부전압 발생기를 제공한다.

또한, 제1 기준전압을 생성하는 제1 기준전압생성부; 제2 기준전압을 생성하는 제2 기준전압생성부; 상기 제1 기준전압을 인가받고 코어전압을 높여주는 코어전압공급부; 및 상기 제2 기준전압을 인가받아 상기 코어전압을 방전하는 코어전압방전부를 포함하는 반도체 장치의 내부전압 발생기를 제공한다.

종래의 내부전압 발생기는 하나의 기준전압을 코어전압공급부와 코어전압방전부에 인가하여, 이를 근거로 생성되는 코어전압은 불안정했다. 본 발명에 따른 내부전압 발생기는 코어전압공급부에는 공급기준전압을 인가하고 코어전압방전부에는 공급기준전압보다 높은 방전기준전압을 인가하여, 종래보다 안정적인 코어전압을 생성하였다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 5는 본 발명에 따른 내부전압발생기를 설명하기 위하여 도시한 블록도이다.

도 5를 참조하면, 내부회로(100)에 코어전압(VCORE)을 인가하기 위한 내부전압발생기(200)는 감지증폭 오버드라이빙부(210)와, 코어전압공급부(220)와, 코어전압방전부(230), 및 기준전압생성부(240)로 구성된다.

동작을 살펴보기에 앞서 신호를 살펴보면, 외부전압(VR)은 공정(process)에 따라 변할 수 있는 고전압(high voltage)으로써, 외부전압(VR)을 분배하여 여러 기준전압들을 생성한다. 분배제어신호(TRIM)는 외부전압(VR)에 근거하여 일정한 공급기준전압(VREF) 및 방전기준전압(VREFdischarge)을 생성하기 위한 제어신호이다. 일반적으로 공급기준전압(VREF)은 필요로하는 코어전압(VCORE) 목표치의 ½ 전압레벨 값을 갖고, 방전기준전압(VREFdischarge)은 공급기준전압(VREF)보다 코어전압방전부(230)의 응답속도 지연을 고려한 만큼 높은 전압레벨 값을 갖는다.

동작을 살펴보면, 감지증폭 오버드라이빙부(210)는 DRAM의 동작을 활성화하기 위한 활성화신호(Act:도면에는 생략됨)가 입력되면 내부회로(100)에 충분한 코어전압(VCORE)을 공급해주기 위해서, 외부전원(VDD)과 코어전압단을 단락시켜 코어전압단에 직접적으로 외부전원(VDD)을 인가하는 역할을 한다.

코어전압공급부(220)는 공급기준전압(VREF)과 코어전압(VCORE)의 ½ 전압레벨 값(이하, 하프코어전압이라 칭함)을 비교하여 하프코어전압이 공급기준전압(VREF)보다 낮으면 코어전압(VCORE)을 충전시키는 역할을 한다.

코어전압방전부(230)는 방전기준전압(VREFdischarge)과 하프코어전압을 비교하여 방전기준전압(VREFdischarge) 보다 하프코어전압이 높으면 코어전압(VCORE)을 방전시켜주는 역할을 한다.

기준전압생성부(240)는 제1 및 제2 기준전압생성부(241, 242)로 구성되어, 입력되는 외부전압(VR)을 분배하고 분배된 외부기준전압 중 필요한 전압레벨 값을 분배제어신호(TRIM)에 따라 공급기준전압(VREF) 및 방전기준전압(VREFdischarge)으로 생성하는 역할을 한다. 즉, 제1 기준전압생성부(241)는 공급기준전압(VREF)을 생성하고, 제2 기준전압생성부(242)는 방전기준전압(VREFdischarge)을 생성한다.

도 6은 도 5의 기준전압생성부(240)의 실시예를 설명하기 위한 회로도이다.

도 6을 참조하면, 기준전압생성부(240)는 외부전압(VR)을 받아 분배하는 전압분배부(270)와, 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)에 따라 전압분배부의 제2 및 제4 노드(N5, N6, N7)의 전압레벨 값 중 어느 하나를 공급기준전압(VREF)으로 출력하는 공급기준전압출력부(280), 및 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)에 따라 전압분배부의 제1 내지 제3 노드(N4, N5, N6)의 전압레벨 값 중 어느 하나를 방전기준전압(VREFdischarge)으로 출력하는 방전기준전압출력부(290)로 구성된다.

자세히 살펴보면, 전압분배부(270)는 외부전압단(VR)과 접지전압단(VSSA) 사이에 직렬로 연결된 복수의 저항(R5, R6, R7, R8, R9)로 구성되어 각 노드(N4, N5, N6, N7)에서는 외부전압(VR)을 분배한 서로 다른 분배전압들이 생성된다.

공급기준전압출력부(280)는 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)를 입력받는 각각의 인버터(INV4, INV5, INV6), 및 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)와 이에 대응하는 각각의 인버터(INV4, INV5, INV6)의 출력신호의 제어받아 제2 내지 제4 노드(N5, N6, N7)의 분배된 전압을 공급기준전 압(VREF)으로 출력하는 제1 내지 제3 전달게이트(G4, G5, G6)로 구성된다.

방전기준전압출력부(290)는 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)를 입력받는 각각의 인버터(INV7, INV8, INV9), 및 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)와 이에 대응하는 각각의 인버터(INV7, INV8, INV9)의 출력신호의 제어받아 제1 내지 제3 노드(N4, N5, N6)의 분배된 전압을 방전기준전압(VREFdiscarge)으로 출력하는 제4 내지 제6 전달게이트(G7, G8, G9)로 구성된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

동작을 살펴보면, 전압분배부(270)는 외부전압(VR)을 입력받아 직렬 연결된 저항(R5, R6, R7, R8, R9)을 통해 각 노드(N4, N5, N6, N7)에 여러 전압레벨 값을 생성한다. 공급기준전압출력부(280)는 분배제어신호(TRIM1, TRIM2, TRIM3)에 따라 노드(N5, N6, N7)의 전압레벨 값 중 어느 하나를 공급기준전압(VREF)으로 출력하고, 방전기준전압출력부(290)는 분배제어신호(TRIM1, TRIM2, TRIM3)에 따라 노드(N7, N8, N9)의 전압레벨 값 중 어느 하나를 방전기준전압(VREFdischarge)으로 출력한다.

요컨데, 필요로 하는 공급기준전압(VREF)이 제3 노드(N6)의 전압레벨 값을 갖는다면, 제2 분배제어신호(TRIM2)는 논리'하이'(high)가 되고 제1 및 제3 분배제어신호(TRIM1, TRIM3)는 논리'로우'(low)가 되어, 제2 및 제5 전달게이트(G5, G8) 가 인에이블(enable)되고 나머지 전달게이트(G4, G6, G7, G9)는 디스에이블(disable)된다. 때문에 외부전압(VR)을 분배한 제3 노드(N6)의 전압레벨 값이 공급기준전압(VREF)으로 출력되고 제2 노드(N5)의 전압레벨 값이 방전기준전압(VREFdischarge)으로 출력된다.

요컨데, 공정(process) 시 외부전압(VR)이 높아질 경우가 생기게 되는데, 이 경우에는 제3 분배제어신호(TRIM3)가 논리'하이'(high)가 되고 제1 및 제2 분배제어신호(TRIM1, TRIM2)가 논리'로우'(low)가 되어, 제4 노드(N7)의 전압레벨 값이 공급기준전압(VREF)으로 출력되고 제3 노드(N6)의 전압레벨 값이 방전기준전압(VREFdischarge)으로 출력된다.

또한, 외부전압(VR)이 낮을 경우에는 제1 분배제어신호(TRIM1)가 논리'하이'(high)가 되고 제2 및 제3 분배제어신호(TRIM2, TRIM3)가 논리'로우'(low)가 되어, 제2 노드(N5)의 전압레벨 값이 공급기준전압(VREF)으로 출력되고 제1 노드(N4)의 전압레벨 값이 방전기준전압(VREFdischarge)으로 출력된다.

도 7은 도 6의 기준전압생성부(240)의 입출력신호를 시뮬레이션한 결과가 나타나는 도면이다.

도 7에는 외부전압(VR)과, 외부전압(VR)을 분배한 방전기준전압(VREFdischarge)과 공급기준전압(VREF)이 나타나있다. 방전기준전압은(VREFdischarge)은 공급기준전압(VREF)보다 높은 전압레벨 값을 갖는 것을 볼 수 있다. 다시, 도 6을 참조하면, 제1 내지 제3 분배제어신호(TRIM1, TRIM2, TRIM3)의 제어를 받아 출력하는 방전기준전압(VREFdischarge)은 공급기준전압(VREF)보다 항 상 높은 전압레벨 값을 갖게 된다. 예컨데, 외부전압(VR)이 '1.4V'라면, 이 외부전압(VR)을 분배한 제1 노드(N4)는 '1.2V', 제2 노드(N5)는 '1.0V', 제3 노드(N6)는 '0.8V', 제4 노드(N7)는 '0.6V'의 전압레벨 값을 갖는다면, 공급기준전압(VREF)이 제4 노드(N7)의 '0.6V'의 전압레벨 값을 갖을 때 방전기준전압(VREFdischarge)은 그보다 높은 제3 노드(N6)의 '0.8V'의 전압레벨 값을 갖게 된다. 또한, 공급기준전압(VREF)이 제2 노드(N5)의 '1.0V'의 전압레벨 값을 갖을 때 방전기준전압(VREFdischarge)은 보다 높은 제1 노드(N4)의 '1.2V'의 전압레벨 값을 갖게 된다.

도 8은 본 발명에 따라 생성되는 코어전압단(VCORE)의 전압레벨 값 변위를 설명하기 위하여 도시한 파형도이다.

도 5 및 도 8를 참조하면, DRAM의 동작을 활성화하기 위한 활성화신호(Act)가 입력되면, 내부회로(100)의 동작에 의해 코어전압(VCORE)은 감소하게 되고 감지증폭 오버드라이빙부(210)와 코어전압공급부(220)는 감소 된 코어전압(VCORE)을 충전시킨다.

한편, 코어전압방전부(230)는 방전기준전압(VREFdischarge)과 하프코어전압을 비교하여 방전기준전압(VREFdischarge) 보다 하프코어전압이 높아지면 코어전압(VCORE)을 방전시킨다.

이때, 코어전압방전부(230)는 코어전압방전부(230)의 응답속도 지연을 고려한 공급기준전압(VREF)보다 높은 방전기준전압(VREFdischarge)을 인가받다. 때문에, 코어전압(VCORE)은 코어전압(VCORE)의 목표치까지만 방전하게 되고, 코어전 압(VCORE)은 목표치를 유지하여 더욱 안정적인 상태를 유지하게 된다.

상술한 본 발명은 코어전압방전부에 공급기준전압보다 높은 방전기준전압을 인가함으로써, 내부회로에 입력되는 코어전압을 보다 빠르고 안정적으로 생성할 수 있고, 불필요한 충전/방전 동작을 막아주는 효과를 얻을 수 있다.

Claims

제1 기준전압과 상기 제1 기준전압보다 높은 전압레벨 값인 제2 기준전압을 생성하는 기준전압생성부;

상기 제1 기준전압에 근거하여 코어전압을 높여주는 코어전압공급부; 및

상기 제2 기준전압에 근거하여 상기 코어전압을 방전하는 코어전압방전부

를 포함하고, 상기 제2 기준전압을 상기 코어전압방전부에 공급하는 반도체 장치의 내부전압 발생기.
제1 항에 있어서,

상기 기준전압생성부는,

외부전압을 분배하여 제1 및 제2 분배전압을 생성하는 전압분배부;

정해진 분배제어신호에 응답하여 상기 제1 분배전압을 상기 제1 기준전압으로 출력하는 제1 기준전압출력부; 및

상기 분배제어신호에 응답하여 상기 제2 분배전압을 상기 제2 기준전압으로 출력하는 제2 기준전압출력부

를 포함하는 것을 특징으로 하는 반도체 장치의 내부전압 발생기.
제2 항에 있어서,

상기 제1 분배전압은 상기 제2 분배전압보다 낮은 전압레벨 값을 갖는 것을 특징으로 하는 반도체 장치의 내부전압 발생기.
제2 항에 있어서,

상기 전압분배부는 외부전압단과 접지전압단 사이에 연결된 복수의 저항으로 구성되어, 각 노드에 서로 다른 전압레벨 값을 갖는 것을 특징으로 하는 반도체 장치의 내부전압 발생기.
제4 항에 있어서,

상기 제1 기준전압출력부는 상기 노드의 전압레벨 값 중 어느 하나를 상기 제1 기준전압으로 출력하는 것을 특징으로 하는 반도체 장치의 내부전압 발생기.
제5 항에 있어서,

상기 제1 기준전압출력부는,

상기 제1 분배제어신호를 입력받는 제1 인버터;

상기 제1 분배제어신호와 상기 제1 인버터의 출력신호에 응답하여 상기 제2 노드의 전압레벨 값을 상기 제1 기준전압으로 출력하는 제1 전달게이트;

상기 제2 분배제어신호를 입력받는 제2 인버터;

상기 제2 분배제어신호와 상기 제2 인버터의 출력신호에 응답하여 상기 제3 노드의 전압레벨 값을 상기 제1 기준전압으로 출력하는 제2 전달게이트;

상기 제3 분배제어신호를 입력받는 제3 인버터; 및

상기 제3 분배제어신호와 상기 제3 인버터의 출력신호에 응답하여 상기 제4 노드의 전압레벨 값을 상기 제1 기준전압으로 출력하는 제3 전달게이트

를 포함하는 것을 특징으로 하는 반도체 장치의 내부전압 발생기.
제4 항에 있어서,

상기 제2 기준전압출력부는 상기 노드의 전압레벨 값 중 어느 하나를 상기 제2 기준전압으로 출력하는 것을 특징으로 하는 반도체 장치의 내부전압 발생기.
제7 항에 있어서,

상기 제2 기준전압출력부는,

상기 제1 분배제어신호를 입력받는 제4 인버터;

상기 제1 분배제어신호와 상기 제4 인버터의 출력신호에 응답하여 상기 제1 노드의 전압레벨 값을 상기 제2 기준전압으로 출력하는 제4 전달게이트;

상기 제2 분배제어신호를 입력받는 제5 인버터;

상기 제2 분배제어신호와 상기 제5 인버터의 출력신호에 응답하여 상기 제2 노드의 전압레벨 값을 상기 제2 기준전압으로 출력하는 제5 전달게이트;

상기 제3 분배제어신호를 입력받는 제6 인버터; 및

상기 제3 분배제어신호와 상기 제6 인버터의 출력신호에 응답하여 상기 제3 노드의 전압레벨 값을 상기 제2 기준전압으로 출력하는 제6 전달게이트

를 포함하는 것을 특징으로 하는 반도체 장치의 내부전압 발생기.
제1 기준전압을 생성하는 제1 기준전압생성부;

제2 기준전압을 생성하는 제2 기준전압생성부;

상기 제1 기준전압을 인가받고 코어전압을 높여주는 코어전압공급부; 및

상기 제2 기준전압을 인가받아 상기 코어전압을 방전하는 코어전압방전부

를 포함하는 반도체 장치의 내부전압 발생기.